CN111968909B - 一种半导体结构的制造方法 - Google Patents

一种半导体结构的制造方法 Download PDF

Info

Publication number
CN111968909B
CN111968909B CN202011135359.1A CN202011135359A CN111968909B CN 111968909 B CN111968909 B CN 111968909B CN 202011135359 A CN202011135359 A CN 202011135359A CN 111968909 B CN111968909 B CN 111968909B
Authority
CN
China
Prior art keywords
layer
polysilicon
substrate
oxide layer
polycrystalline silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011135359.1A
Other languages
English (en)
Other versions
CN111968909A (zh
Inventor
温育杰
叶李欣
蔡杰良
李秀伟
李毛劝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Jingxincheng Beijing Technology Co Ltd
Original Assignee
Jingxincheng Beijing Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jingxincheng Beijing Technology Co Ltd filed Critical Jingxincheng Beijing Technology Co Ltd
Priority to CN202011135359.1A priority Critical patent/CN111968909B/zh
Publication of CN111968909A publication Critical patent/CN111968909A/zh
Application granted granted Critical
Publication of CN111968909B publication Critical patent/CN111968909B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明提出一种半导体结构的制造方法，包括：将多个衬底置于沉积腔体中，所述腔体至少包括第一区域，第二区域和第三区域，所述第三区域位于所述腔体的顶部，所述第二区域位于所述腔体的中部，所述第一区域位于所述腔体的底部；将位于所述第一区域上的所述衬底定义为第一衬底，将位于所述第二区域上的所述衬底定义为第二衬底，将位于第三区域上的所述衬底定义为第三衬底；形成多晶硅层于所述第一衬底，所述第二衬底和所述第三衬底上；分别对不同区域的所述多晶硅层进行掺杂处理，以形成第一多晶硅掺杂层，第二多晶硅掺杂层和第三多晶硅掺杂层。该半导体结构的制造方法可以缩小第一半导体结构，第二半导体结构和第三半导体结构之间的电阻差异。

Description

一种半导体结构的制造方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体结构的制造方法。
背景技术
在集成电路工艺制程中经常采用多晶硅薄膜电阻，用于 MOS 栅结构中的多晶硅采用重掺杂以提高导电性，通常方块电阻在25～50Ω/SQ(方块)。轻掺杂多晶薄膜一般为几千到几万欧姆每方块，通常在对多晶硅进行掺杂之后，都需要对多晶硅层进行退火处理，以克服离子注入过程形成的损伤并且活化掺杂的离子，使得多晶硅层的导电性更良好。
通常地，在快速热退火过程中，通入成本相对较低的N2作为保护气体。采用这种传统的快速热退火工艺对多晶硅掺杂激活时，容易导致晶圆上的多晶硅的电阻分布不均匀，同时也导致半导体结构之间的电阻的差异变大。
发明内容
鉴于上述现有技术的缺陷，本发明提出一种半导体结构的制造方法，以缩小半导体结构之间的电阻差异。
为实现上述目的及其他目的，本发明提出一种半导体结构的制造方法，包括：
将多个衬底置于沉积腔体中，所述腔体至少包括第一区域，第二区域和第三区域，所述第三区域位于所述腔体的顶部，所述第二区域位于所述腔体的中部，所述第一区域位于所述腔体的底部；将位于所述第一区域上的所述衬底定义为第一衬底，将位于所述第二区域上的所述衬底定义为第二衬底，将位于第三区域上的所述衬底定义为第三衬底；
形成多晶硅层于所述第一衬底，所述第二衬底和所述第三衬底上；
分别对不同区域的所述多晶硅层进行掺杂处理，以形成第一多晶硅掺杂层，第二多晶硅掺杂层和第三多晶硅掺杂层；
对所述多个衬底分别退火；其中，在对所述第一多晶硅掺杂层、所述第二多晶硅掺杂层和所述第三多晶硅掺杂层分别退火时，向所述第一多晶硅掺杂层、所述第二多晶硅掺杂层和所述第三多晶硅掺杂层通入不同流量的氧气，以分别形成第一氧化层、第二氧化层和第三氧化层；
其中，所述第一氧化层，所述第二氧化层和所述第三氧化层的厚度不同。
进一步地，所述第一氧化层的厚度大于所述第二氧化层的厚度，所述第二氧化层的厚度大于所述第三氧化层的厚度。
进一步地，所述第一多晶硅掺杂层在退火处理时通入所述氧气的流量大于所述第二多晶硅掺杂层在退火处理时通入所述氧气的流量。
进一步地，所述第二多晶硅掺杂层在退火处理时通入所述氧气的流量大于所述第三多晶硅掺杂层在退火处理时通入所述氧气的流量。
进一步地，所述第一氧化层的厚度在30-100埃之间；所述第二氧化层的厚度在20-70埃之间；所述第三氧化层的厚度在10-40埃之间。
进一步地，在所述退火中，当温度上升至200-700℃时，通入所述氧气。
进一步地，所述第一多晶硅掺杂层在退火处理时通入所述氧气的流量在15-20slm之间；所述第二多晶硅掺杂层在退火处理时通入所述氧气的流量在10-15 slm之间；所述第三多晶硅掺杂层在退火处理时通入所述氧气的流量在0.1-10 slm之间。
进一步地，所述第一多晶硅掺杂层，所述第二多晶硅掺杂层和所述第三多晶硅掺杂层的退火温度在850-1100℃之间，退火时间小于60s。
进一步地，当进行掺杂处理时，掺杂剂量在1014 atoms/cm2-1016 atoms/cm2之间。
进一步地，向所述沉积腔体内通入硅烷，以在所述第一衬底，所述第二衬底和所述第三衬底上形成所述多晶硅层；其中，所述硅烷的浓度从所述第一区域至所述第三区域逐渐降低。
综上所述，本发明提出一种半导体结构的制造方法，当形成第一多晶硅掺杂层，第二多晶硅掺杂层和第三多晶硅掺杂层后，由于第一多晶硅掺杂层的电阻大于第二多晶硅掺杂层的电阻，第二多晶硅掺杂层的电阻大于第三多晶硅掺杂层的电阻，且第一多晶硅掺杂层，第二多晶硅掺杂层和第三多晶硅掺杂层之间的电阻差异较大。因此在对第一多晶硅掺杂层，第二多晶硅掺杂层和第三多晶硅掺杂层分别退火时，通入不同流量的氧气，从而在第一多晶硅掺杂层，第二多晶硅掺杂层和第三多晶硅掺杂层上形成不同厚度的第一氧化层，第二氧化层和第三氧化层，由于氧化层可以阻止掺杂离子向外扩散，因此可以缩小第一多晶硅掺杂层，第二多晶硅掺杂层和第三多晶硅掺杂层之间的电阻差异。
附图说明
图1：本实施例中半导体结构的制造方法的流程图。
图2：步骤S1对应的结构图。
图3：步骤S2对应的结构图。
图4：步骤S3对应的结构图。
图5：第一多晶硅掺杂层，第二多晶硅掺杂层和第三多晶硅掺杂层的电阻图。
图6：步骤S4对应的结构图。
图7：第一氧化层的结构图。
图8：第二氧化层的结构图。
图9：第三氧化层的结构图。
图10：退火后第一多晶硅掺杂层，第二多晶硅掺杂层和第三多晶硅掺杂层的电阻图。
标号说明
100：沉积腔体；101：第一区域；102：第二区域；103：第三区域；104：第一加热器；105：第二加热器；106：第三加热器；107：掺杂离子；10：第一衬底；11：第一多晶硅层；11a：第一多晶硅掺杂层；12：第一氧化层；20：第二衬底；21：第二多晶硅层；21a：第二多晶硅掺杂层；22：第二氧化层；30：第三衬底；31：第三多晶硅层；31a：第三多晶硅掺杂层；32：第二氧化层；A：第一流量；B：第二流量；C：第三流量。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1所示，本实施例提出一种半导体结构的制造方法，包括：
S1：将多个衬底置于沉积腔体中，所述腔体至少包括第一区域，第二区域和第三区域，所述第三区域位于所述腔体的顶部，所述第二区域位于所述腔体的中部，所述第一区域位于所述腔体的底部；将位于所述第一区域上的所述衬底定义为第一衬底，将位于所述第二区域上的所述衬底定义为第二衬底，将位于第三区域上的所述衬底定义为第三衬底；
S2：形成多晶硅层于所述第一衬底，所述第二衬底和所述第三衬底上；
S3：分别对不同区域的所述多晶硅层进行掺杂处理，以形成第一多晶硅掺杂层，第二多晶硅掺杂层和第三多晶硅掺杂层；
S4：对所述多个衬底分别退火；其中，在对所述第一多晶硅掺杂层、所述第二多晶硅掺杂层和所述第三多晶硅掺杂层分别退火时，向所述第一多晶硅掺杂层、所述第二多晶硅掺杂层和所述第三多晶硅掺杂层通入不同流量的氧气，以分别形成第一氧化层、第二氧化层和第三氧化层；其中，所述第一氧化层，所述第二氧化层和所述第三氧化层的厚度不同。
如图2所示，在步骤S1中，首先提供多个衬底，并将衬底放置在沉积腔体100内，所述沉积腔体100至少包括第一区域101，第二区域102和第三区域103。第三区域103位于沉积腔体100的顶部，第二区域102位于沉积腔体100的中部，第一区域101位于沉积腔体100的底部。在本实施例中，所述多个衬底分别放置在第一区域101，第二区域102和第三区域103上；并将位于第一区域101上的衬底定义为第一衬底10，将位于第二区域102上的衬底定义为第二衬底20，将位于第三区域103上的衬底定义为第三衬底30。
如图2所示，在沉积腔体100的侧壁上还设置有第一加热器104，第二加热器105和第三加热器106。第三加热器106位于沉积腔体100的顶部，第二加热器105位于沉积腔体100的中部，第一加热器104位于沉积腔体100的底部。第一加热器104为第一区域101加热，第二加热器105为第二区域102加热，第三加热器106为第三区域103加热。在本实施例中，沉积腔体100的底部通入气体，以在第一衬底10，第二衬底20和第三衬底30上形成多晶硅层。在本实施例中，向沉积腔体100内通入的气体例如为硅烷，由于从沉积腔体100的底部通入硅烷，因此第一区域101的硅烷浓度最高，第三区域103的硅烷浓度最低。为使得第一衬底10，第二衬底20和第三衬底30上形成的多晶硅层的厚度一致，因此，第一区域101的温度小于第二区域102的温度，第二区域102的温度小于第三区域103的温度。第一区域101，第二区域102和第三区域103的温度在600-700℃，例如第一区域101的温度为600℃，第二区域102的温度为650℃，第三区域103的温度为700℃。
如图2所示，在本实施例中，所述第一衬底10，第二衬底20和第三衬底30的材料包括但不限于硅、锗、锗硅、碳化硅、绝缘体上硅、绝缘体上锗、III-V族化合物等半导体衬底。所述衬底中形成有各种掺杂区(图中未标示)，例如有源/漏极、N阱、P阱以及轻掺杂源漏区等，此外还形成有其他各种元件隔离，例如浅沟槽隔离结构 (STI) 等用以形成半导体器件的必要结构。
如图2-图3所示，在步骤S2中，当在沉积腔体100的底部通入气体，并通过第一加热器104为第一区域101加热，第二加热器105为第二区域102加热，第三加热器106为第三区域103加热，从而在第一衬底10，第二衬底20和第三衬底30上分别形成多晶硅层，并将位于第一衬底10上的多晶硅层定义为第一多晶硅层11，将位于第二衬底20上的多晶硅层定义为第二多晶硅层，将位于第三衬底30上的多晶硅层定义为第三多晶硅层。需要说明的是，由于第一多晶硅层11，第二多晶硅层和第三多晶硅层的厚度一致，因此在图3中仅显示出第一多晶硅层11。在本实施例中，由于从沉积腔体100的底部通入气体，因此第一区域101的气体浓度大于第三区域103的气体浓度，因此第三区域103的温度大于第一区域101的温度，因此第三多晶硅层的晶粒尺寸大于第一多晶硅层11的晶粒尺寸。在本实施例中，可例如在500-700℃内形成第一多晶硅层11，第二多晶硅层和第三多晶硅层。在本实施例中，所述气体为含硅气体，例如为硅烷或正硅酸乙酯。所述含硅气体通入所述沉积腔体100后，分解生成多晶硅，所述多晶硅淀积在衬底上，形成所述多晶硅层。在本实施例中，第一多晶硅层11的厚度可以在200nm~500nm之间，例如为300nm或400nm；当然，第一多晶硅层11的厚度可以根据实际需要进行设定。在本实施例中，所述第一多晶硅层11用于形成半导体器件的栅极结构，例如形成浮栅电极。
如图4所示，在步骤S3中，本实施例以第一多晶硅层11为例说明掺杂处理，当第一多晶硅层11形成之后，在第一多晶硅层11内形成掺杂离子107。例如向沉积腔体100内通入掺杂气体，以在第一多晶硅层11掺杂P型杂质或N型杂质。在本实施例中，所述掺杂气体可以为AsH3、PH3、B2H6中的一种或多种。在第一多晶硅层11内形成掺杂离子107，从而增加第一多晶硅层11的导电性能。所述掺杂离子的掺杂剂量可以在1014 atoms/cm2-1016 atoms/cm2之间。在本实施例中，第二多晶硅层和第三多晶硅层同样进行掺杂处理。当掺杂处理完成之后，第一多晶硅层11成为第一多晶硅掺杂层，同时第二多晶硅层定义为第二多晶硅掺杂层，第三多晶硅层定义为第三多晶硅掺杂层。
如图4所示，在一些实施例中，还可以向沉积腔体100内同时通入含硅气体和掺杂气体，以在第一衬底10上形成具有掺杂离子107的第一多晶硅层11。
如图5所示，在本实施例中，在掺杂处理完成之后，分别检测第一多晶硅掺杂层11a，第二多晶硅掺杂层21a，第三多晶硅掺杂层31a的电阻。第一多晶硅掺杂层11a的电阻大于第二多晶硅掺杂层21a的电阻，第二多晶硅掺杂层21a的电阻大于第三多晶硅掺杂层31a的电阻，且第一多晶硅掺杂层11a，第二多晶硅掺杂层21a，第三多晶硅掺杂层31a之间的电阻差异很大，也可以说第一半导体结构，第二半导体结构和第三半导体结构之间的电阻差异很大。
如图6-图9所示，在步骤S4中，为缩小第一多晶硅掺杂层11a，第二多晶硅掺杂层21a和第三多晶硅掺杂层31a之间的电阻差异，因此分别对第一多晶硅掺杂层11a，第二多晶硅掺杂层21a和第三多晶硅掺杂层31a进行退火处理。如图7所示，本实施例以第一多晶硅掺杂层11a进行说明。从图6中可以看出，所述退火处理包括加热过程，保温过程和降温过程。当第一多晶硅掺杂层11a放置在退火腔体内时，开始对第一多晶硅掺杂层11a进行加热，并在加热过程中通入氧气，以在第一多晶硅掺杂层11a形成第一氧化层12，第一氧化层12包覆第一多晶硅掺杂层11a。例如当退火腔体内的温度升高至200-700℃时，向退火腔体内通入氧气，通入氧气的流量可以在15-20slm之间，例如氧气的流量为18slm；通入氧气的时间可以在0.1-10s之间，例如为8s。当退火腔体内的温度升高至850-1100℃时，例如当退火腔体内的温度升高至1000℃时，开始对第一多晶硅掺杂层11a进行保温，保温时间例如小于60s，例如为30s，保温过程完成之后进行降温过程。由于第一多晶硅掺杂层11a上形成第一氧化层12后，因此在退火处理中可以阻止掺杂离子107向外扩散。从图7中可以看出，第一氧化层12的厚度例如在30-100埃，例如为90埃。
如图8-图9所示，在本实施例中，分别对第二多晶硅掺杂层21a和第三多晶硅掺杂层31a进行退火处理，以在第二多晶硅掺杂层21a上形成第二氧化层22，在第三多晶硅掺杂层31a上形成第三氧化层32。第二氧化层22包覆第二多晶硅掺杂层21a，第三氧化层32包覆第三多晶硅掺杂层31a。需要说明的是，当对第二多晶硅掺杂层21a进行退火时，在200-700℃之间向退火腔体内通入氧气，通入氧气的流量例如为10-15slm，例如为12 slm，通入氧气的时间在0.1-10s，例如为8s。在本实施例中，第二氧化层22的厚度小于第一氧化层12的厚度，第二氧化层22的厚度在20-70埃，例如为60埃。当对第三多晶硅掺杂层31a进行退火时，在200-700℃之间向退火腔体内通入氧气，通入氧气的流量例如为0.1-10slm，例如为3slm；通入氧气的时间在0.1-10s，例如为8s。在本实施例中，第三氧化层32的厚度小于第二氧化层22的厚度，第三氧化层32的厚度在10-40埃，例如为20埃。在本实施例中，在退火时在升温过程中就向退火腔体内通入氧气，能够增加氧气与多晶硅掺杂层的反应时间，从而可以使得氧化层能够完全覆盖多晶硅掺杂层。
如图7-图9所示，在本实施例中，当对第一多晶硅掺杂层11a，第二多晶硅掺杂层21a和第三多晶硅掺杂层31a进行退火时，第一多晶硅掺杂层11a在退火时通入氧气的流量大于第二多晶硅掺杂层21a在退火时通入氧气的流量，第二多晶硅掺杂层21a在退火时通入氧气的流量大于第三多晶硅掺杂层31a在退火时通入氧气的流量。由于第一多晶硅掺杂层11a，第二多晶硅掺杂层21a和第三多晶硅掺杂层31a的退火时间一致，且通入氧气的时间一致，因此第一氧化层12的厚度大于第二氧化层22的厚度，第二氧化层22的厚度大于第三氧化层32的厚度。由于第一氧化层12的厚度，第二氧化层22的厚度和第三氧化层33的厚度不同，因此第一多晶硅掺杂层11a，第二多晶硅掺杂层21a和第三多晶硅掺杂层31a内的掺杂离子107向外扩散的能力不同。
如图7-图9所示，当在第一多晶硅掺杂层11a上形成第一氧化层12后，并将第一衬底10，第一多晶硅掺杂层11a和第一氧化层12定义为第一半导体结构。同理将第二衬底20，第二多晶硅掺杂层21a和第二氧化层22定义为第二半导体结构，将第三衬底30，第三多晶硅掺杂层31a和第三氧化层32定义为第二半导体结构。
如图10所示，分别测量第一多晶硅掺杂层11a，第二多晶硅掺杂层21a和第三多晶硅掺杂层31a的电阻，也就是测量第一半导体结构，第二半导体结构和第三半导体结构的电阻。从图10中可以看出，当第一多晶硅掺杂层11a，第二多晶硅掺杂层21a和第三多晶硅掺杂层31a在退火时通入氧气，第一多晶硅掺杂层11a，第二多晶硅掺杂层21a和第三多晶硅掺杂层31a的电阻均下降，且第一多晶硅掺杂层11a，第二多晶硅掺杂层21a和第三多晶硅掺杂层31a之间的电阻差异减小，也就是第一半导体结构，第二半导体结构和第三半导体结构之间的电阻差异减小。具体地，当第一多晶硅掺杂层11a，第二多晶硅掺杂层21a和第三多晶硅掺杂层31a在退火时，通入氧气的流量均为第一流量A，则第一多晶硅掺杂层11a和第三多晶硅掺杂层31a的电阻差异较大，也就是第一半导体结构和第三半导体结构的电阻差异较大。当第一多晶硅掺杂层11a，第二多晶硅掺杂层21a和第三多晶硅掺杂层31a在退火时通入不同流量的氧气时，可以减小第一多晶硅掺杂层11a，第二多晶硅掺杂层21a和第三多晶硅掺杂层31a之间的电阻差异，也就是可以减小第一半导体结构，第二半导体结构和第三半导体结构之间的电阻差异。例如当第一多晶硅掺杂层11a在退火时通入氧气的流量为第三流量C，当第二多晶硅掺杂层21a在退火时通入氧气的流量为第二流量B，当第三多晶硅掺杂层31a在退火时通入氧气的流量为第一流量A，且第一流量A小于第二流量B，第二流量B小于第三流量C。从图10中可以看出，由于第一多晶硅掺杂层11a，第二多晶硅掺杂层21a和第三多晶硅掺杂层31a在退火时通入氧气的流量不同，因此在第一半导体结构，第二半导体结构和第三半导体上形成的氧化层的厚度也不同。因此经过退火之后，第一半导体结构，第二半导体结构和第三半导体结构的电阻差异减小。
如图7所示，本实施例还形成第一半导体结构，第一半导体结构包括第一衬底10；第一多晶硅掺杂层11a，位于第一衬底10上；第一氧化层12位于第一多晶硅掺杂层11a。第一氧化层12包覆第一多晶硅掺杂层11a上。第一氧化层12的厚度可以在30-100埃，例如为90埃。
如图8所示，本实施例还形成第二半导体结构，第二半导体结构包括第二衬底20；第二多晶硅掺杂层21a，位于第二衬底20上；第二氧化层22，位于第二多晶硅掺杂层21a。第二氧化层22包覆第二多晶硅掺杂层21a上。第二氧化层22的厚度可以在20-70埃，例如为60埃。
如图9所示，本实施例还形成第三半导体结构，第三半导体结构包括第三衬底30；第二多晶硅掺杂层31a，位于第三衬底30上；第三氧化层32，位于第三多晶硅掺杂层31a。第三氧化层32包覆第三多晶硅掺杂层31a上。第三氧化层32的厚度可以在10-40埃，例如为20埃。
如图7-图9所示，第一半导体结构，第二半导体结构和第三半导体结构相似，其区别仅在于第一氧化层12，第二氧化层22和第三氧化层32的厚度不同。由于第一氧化层12，第二氧化层22和第三氧化层32的厚度不同，因此在第一多晶硅掺杂层11a，第二多晶硅掺杂层21a和第三多晶硅掺杂层31a内的掺杂离子的向外扩散的能力不同，因此在退火后，第一多晶硅掺杂层11a，第二多晶硅掺杂层21a和第三多晶硅掺杂层31a之间的电阻差异性减小，也就是第一半导体结构，第二半导体结构和第三半导体结构之间的电阻差异性减小。
如图7-图9所示，在一些实施例中，还可以在第一氧化层12或第二氧化层22或第三氧化层32上形成其他的半导体层，例如在第一氧化层12或第二氧化层22或第三氧化层32上形成层叠结构。
综上所述，本发明提出的半导体结构的制造方法可以应用于多种集成电路中，所述集成电路例如是存储器电路，如随机存取存储器，动态随机存取存储器，同步随机存取存储器，静态随机存取存储器或只读存储器等等。所述集成电路还可以是逻辑器件，如可编程逻辑阵列，专用集成电路，合并式逻辑集成电路，射频电路或任意其他电路器件。所述集成电路还可以用于例如用户电子产品，如个人计算机，便携式计算机，游戏机，蜂窝式电话，个人数字助理，摄像机，数码相机，手机等各种电子产品中。
综上所述，本发明提出一种半导体结构的制造方法，当形成第一多晶硅掺杂层，第二多晶硅掺杂层和第三多晶硅掺杂层后，由于第一多晶硅掺杂层的电阻大于第二多晶硅掺杂层的电阻，第二多晶硅掺杂层的电阻大于第三多晶硅掺杂层的电阻，且第一多晶硅掺杂层，第二多晶硅掺杂层和第三多晶硅掺杂层之间的电阻差异较大。因此在对第一多晶硅掺杂层，第二多晶硅掺杂层和第三多晶硅掺杂层分别退火时，通入不同流量的氧气，从而在第一多晶硅掺杂层，第二多晶硅掺杂层和第三多晶硅掺杂层上形成不同厚度的第一氧化层，第二氧化层和第三氧化层，由于氧化层可以阻止掺杂离子向外扩散，因此可以缩小第一多晶硅掺杂层，第二多晶硅掺杂层和第三多晶硅掺杂层之间的电阻差异。
在整篇说明书中提到“一个实施例(one embodiment)”、“实施例(anembodiment)”或“具体实施例(a specific embodiment)”意指与结合实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中，并且不一定在所有实施例中。因而，在整篇说明书中不同地方的短语“在一个实施例中(in one embodiment)”、“在实施例中(inan embodiment)”或“在具体实施例中(in a specific embodiment)”的各个表象不一定是指相同的实施例。此外，本发明的任何具体实施例的特定特征、结构或特性可以按任何合适的方式与一个或多个其他实施例结合。应当理解本文所述和所示的发明实施例的其他变型和修改可能是根据本文教导的，并将被视作本发明精神和范围的一部分。
还应当理解还可以以更分离或更整合的方式实施附图所示元件中的一个或多个，或者甚至因为在某些情况下不能操作而被移除或因为可以根据特定应用是有用的而被提供。
另外，除非另外明确指明，附图中的任何标志箭头应当仅被视为示例性的，而并非限制。此外，除非另外指明，本文所用的术语“或”一般意在表示“和/或”。在术语因提供分离或组合能力是不清楚的而被预见的情况下，部件或步骤的组合也将视为已被指明。
如在本文的描述和在下面整篇权利要求书中所用，除非另外指明，“一个(a)”、“一个(an)”和“该(the)”包括复数参考物。同样，如在本文的描述和在下面整篇权利要求书中所用，除非另外指明，“在…中(in)”的意思包括“在…中(in)”和“在…上(on)”。
本发明所示实施例的上述描述(包括在说明书摘要中所述的内容)并非意在详尽列举或将本发明限制到本文所公开的精确形式。尽管在本文仅为说明的目的而描述了本发明的具体实施例和本发明的实例，但是正如本领域技术人员将认识和理解的，各种等效修改是可以在本发明的精神和范围内的。如所指出的，可以按照本发明所述实施例的上述描述来对本发明进行这些修改，并且这些修改将在本发明的精神和范围内。
本文已经在总体上将系统和方法描述为有助于理解本发明的细节。此外，已经给出了各种具体细节以提供本发明实施例的总体理解。然而，相关领域的技术人员将会认识到，本发明的实施例可以在没有一个或多个具体细节的情况下进行实践，或者利用其它装置、系统、配件、方法、组件、材料、部分等进行实践。在其它情况下，并未特别示出或详细描述公知结构、材料和/或操作以避免对本发明实施例的各方面造成混淆。
因而，尽管本发明在本文已参照其具体实施例进行描述，但是修改自由、各种改变和替换意在上述公开内，并且应当理解，在某些情况下，在未背离所提出发明的范围和精神的前提下，在没有对应使用其他特征的情况下将采用本发明的一些特征。因此，可以进行许多修改，以使特定环境或材料适应本发明的实质范围和精神。本发明并非意在限制到在下面权利要求书中使用的特定术语和/或作为设想用以执行本发明的最佳方式公开的具体实施例，但是本发明将包括落入所附权利要求书范围内的任何和所有实施例及等同物。因而，本发明的范围将只由所附的权利要求书进行确定。

Claims (9)

1.一种半导体结构的制造方法，其特征在于，包括：
将多个衬底置于沉积腔体中，所述腔体至少包括第一区域，第二区域和第三区域，所述第三区域位于所述腔体的顶部，所述第二区域位于所述腔体的中部，所述第一区域位于所述腔体的底部；将位于所述第一区域上的所述衬底定义为第一衬底，将位于所述第二区域上的所述衬底定义为第二衬底，将位于第三区域上的所述衬底定义为第三衬底；
形成多晶硅层于所述第一衬底，所述第二衬底和所述第三衬底上；
分别对不同区域的所述多晶硅层进行掺杂处理，以形成第一多晶硅掺杂层，第二多晶硅掺杂层和第三多晶硅掺杂层；
对所述多个衬底分别退火；其中，在对所述第一多晶硅掺杂层、所述第二多晶硅掺杂层和所述第三多晶硅掺杂层分别退火时，向所述第一多晶硅掺杂层、所述第二多晶硅掺杂层和所述第三多晶硅掺杂层通入不同流量的氧气，以分别形成第一氧化层、第二氧化层和第三氧化层；
其中，所述第一氧化层，所述第二氧化层和所述第三氧化层的厚度不同；
其中，向所述沉积腔体内通入硅烷，以在所述第一衬底，所述第二衬底和所述第三衬底上形成所述多晶硅层；其中，所述硅烷的浓度从所述第一区域至所述第三区域逐渐降低；
其中，在形成所述多晶硅层时，所述第一区域的温度小于所述第二区域的温度，所述第二区域的温度小于所述第三区域的温度。
2.根据权利要求1所述的制造方法，其特征在于，所述第一氧化层的厚度大于所述第二氧化层的厚度，所述第二氧化层的厚度大于所述第三氧化层的厚度。
3.根据权利要求1所述的制造方法，其特征在于，所述第一多晶硅掺杂层在退火处理时通入所述氧气的流量大于所述第二多晶硅掺杂层在退火处理时通入所述氧气的流量。
4.根据权利要求3所述的制造方法，其特征在于，所述第二多晶硅掺杂层在退火处理时通入所述氧气的流量大于所述第三多晶硅掺杂层在退火处理时通入所述氧气的流量。
5.根据权利要求1所述的制造方法，其特征在于，所述第一氧化层的厚度在30-100埃之间；所述第二氧化层的厚度在20-70埃之间；所述第三氧化层的厚度在10-40埃之间。
6.根据权利要求1所述的制造方法，其特征在于，在所述退火中，当温度上升至200-700℃时，通入所述氧气。
7.根据权利要求1所述的制造方法，其特征在于，所述第一多晶硅掺杂层在退火处理时通入所述氧气的流量在15-20 slm之间；所述第二多晶硅掺杂层在退火处理时通入所述氧气的流量在10-15 slm之间；所述第三多晶硅掺杂层在退火处理时通入所述氧气的流量在0.1-10 slm之间。
8.根据权利要求1所述的制造方法，其特征在于，所述第一多晶硅掺杂层，所述第二多晶硅掺杂层和所述第三多晶硅掺杂层的退火温度在850-1100℃之间，退火时间小于60s。
9.根据权利要求1所述的制造方法，其特征在于，当进行掺杂处理时，掺杂剂量在1014atoms/cm2-1016 atoms/cm2之间。
CN202011135359.1A 2020-10-22 2020-10-22 一种半导体结构的制造方法 Active CN111968909B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011135359.1A CN111968909B (zh) 2020-10-22 2020-10-22 一种半导体结构的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011135359.1A CN111968909B (zh) 2020-10-22 2020-10-22 一种半导体结构的制造方法

Publications (2)

Publication Number Publication Date
CN111968909A CN111968909A (zh) 2020-11-20
CN111968909B true CN111968909B (zh) 2021-02-09

Family

ID=73387175

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011135359.1A Active CN111968909B (zh) 2020-10-22 2020-10-22 一种半导体结构的制造方法

Country Status (1)

Country Link
CN (1) CN111968909B (zh)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010053459A (ko) * 1998-07-09 2001-06-25 조셉 제이. 스위니 비정질 및 다결정 실리콘 게르마늄 합금 박막 형성 방법및 장치
CN101192539B (zh) * 2006-11-28 2010-09-29 中芯国际集成电路制造(上海)有限公司 器件制作方法及器件电性能的调整方法
CN101651094B (zh) * 2008-08-15 2011-07-06 中芯国际集成电路制造(上海)有限公司 多晶硅薄膜及栅极的形成方法
CN103515224B (zh) * 2012-06-29 2016-12-21 无锡华润上华科技有限公司 多晶硅在离子注入后的快速退火方法
CN105826192A (zh) * 2015-01-07 2016-08-03 中芯国际集成电路制造(上海)有限公司 改善多晶硅退火工艺阻值均匀性的方法
CN108648996A (zh) * 2018-05-03 2018-10-12 武汉新芯集成电路制造有限公司 一种降低浮栅方块电阻的方法

Also Published As

Publication number Publication date
CN111968909A (zh) 2020-11-20

Similar Documents

Publication Publication Date Title
US7563677B2 (en) Recessed gate electrode and method of forming the same and semiconductor device having the recessed gate electrode and method of manufacturing the same
KR19990072884A (ko) 다결정실리콘구조물의제조방법
US8338893B2 (en) Method and resulting structure DRAM cell with selected inverse narrow width effect
CN112038294B (zh) 一种半导体器件及其制造方法
US8928110B2 (en) Dummy cell pattern for improving device thermal uniformity
JP3383140B2 (ja) 不揮発性半導体記憶装置の製造方法
US8053296B2 (en) Capacitor formed on a recrystallized polysilicon layer
US6399458B1 (en) Optimized reachthrough implant for simultaneously forming an MOS capacitor
US5885867A (en) Methods of forming hemispherical grained silicon layers including anti-nucleation gases
US8247303B2 (en) Semiconductor device and method of manufacturing the same
US6204198B1 (en) Rapid thermal annealing of doped polycrystalline silicon structures formed in a single-wafer cluster tool
US20090087956A1 (en) Dummy Contact Fill to Improve Post Contact Chemical Mechanical Polish Topography
KR20050074291A (ko) 저 접합 누설전류를 가지는 반도체 장치의 제조방법
CN111968909B (zh) 一种半导体结构的制造方法
JPH0799259A (ja) 縦型バイポーラトランジスタを有するＢｉ−ＣＭＯＳ ＳＯＩ構造及びその製造方法
US20090191686A1 (en) Method for Preparing Doped Polysilicon Conductor and Method for Preparing Trench Capacitor Structure Using the Same
US11855137B2 (en) SOI device structure for robust isolation
US20100285659A1 (en) Method for Fabricating Dual Poly Gate in Semiconductor Device
CN114678325A (zh) 接触孔中填充多晶硅的方法
CN107369648B (zh) 一种双栅氧化层制造方法
US6297120B1 (en) Method of manufacturing a semiconductor device
US7262443B1 (en) Silicide uniformity for lateral bipolar transistors
JP2004335497A (ja) 半導体装置の製造方法
CN113206094B (zh) 半导体元件的制作方法
JP4651172B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant