CN111968691A - 一种用于存储器阵列的编程方法及装置 - Google Patents

Abstract

本申请实施例提供了一种用于存储器阵列的编程方法及装置，本申请提供的方法和装置主要使用在SONOS型存储器上，主要通过对选中的存储器阵列的行上需要编程的存储单元连接的位线根据待写入的数据施加不同的电压以进行MLC并行写入，并通过对未选中的存储器阵列的行的字线电压的正确控制以防止编程时的干扰。本申请实施例通过将MLC技术应用到SONOS型存储器上，实现了同一行中存储多个级别的电荷的多个存储单元同时编程。

Description

一种用于存储器阵列的编程方法及装置

技术领域

本申请各实施例属于非易失性存储器件领域，具体涉及一种用于存储器阵列的编程方法及装置。

背景技术

在非易失性(NOR)存储器中，SONOS(具有Silicon-Oxide-Nitride-Oxide-Silicon五层结构)技术得到了广泛的应用。它通过在氮化物层吸收电子实现非易失的存储。SONOS型非易失性(NOR)存储器和基于浮动栅极的非易失性(NOR)存储器不同，它的编程(又称为写，Program，注入电子)和擦除(Erase，释放电子)都利用富雷-诺特海姆(Fowler-Nordheim)穿隧的量子力学效应实现。

SONOS型非易失性(NOR)存储器有1T和2T的两种存储单元结构，前者每个存储单元由一个SONOS管组成，后者每个存储单元由一个SONOS管和一个普通NMOS管组成，2T结构增加了一个NMOS管提升了存储器性能，具有读漏电少、读速度更快的优势。

美国专利US78599041B1公开了SONOS管的结构和1T SONOS型非易失性(NOR)存储器的编程方法，其通过控制栅极电压和衬底电压来实现，美国专利US8045373B公开了2TSONOS存储器的编程方法，其也是通过控制栅极电压和衬底电压来实现。

目前市面上大部分的SONOS型非易失性(NOR)存储器，每一个SONOS管只能储存一个比特的信息，如果每个SONOS管可以储存多个比特，芯片的容量将得到成倍提升，另有一种存储器与SONOS型非易失性(NOR)存储器类似，同样基于电荷撷取的mirror-bit存储器技术，利用氮化物的电绝缘特性，在ONO层两端储存不同的电荷实现2-bit，这种技术压缩了每一个比特的存储面积，当工艺向更高级的节点，更小的器件发展，这样的技术很难跟得上。

在先进工艺节点上实现多级存储更好的办法是控制氮化物层的电子注入量，也就是MLC技术，这样可以在同样的芯片面积上储存更多的信息。如果能控制4个不同的级别，就可以存储2比特信息，8个级别对应3比特信息。不同的电子注入量对应于不同的SONOS管阈值电压和等效电阻。这种技术在NAND存储器中已经得到实践，但NAND存储器和非易失性(NOR)存储器结构不同，美国专利US7876614B2描述了MLC NAND存储器的编程方法，主要是在编程时使用不同的字线电压，但NAND存储器和非易失性(NOR)存储器结构不同，把这个方法应用到非易失性(NOR)存储器中，最大的问题是同一行中存储多个级别的电荷的多个存储单元无法同时编程，这对非易失性(NOR)存储器很重要，NAND存储器没有这样的要求。

发明内容

本申请实施例目的在于克服上述问题或者至少部分地解决或缓减上述问题，本申请提供的技术方案可以对同一行中存储多个级别的电荷的多个存储单元进行并行编程。

第一方面，本申请实施例提供了一种用于存储器阵列的编程方法，所述存储器阵列包括按行和列布置的存储单元，所述方法用于对同一行中存储多个级别的电荷的多个存储单元进行并行编程，所述方法包括，

对选中的存储器阵列的行的第一字线施加第一参考电压，对未选中的存储器阵列的行的第一字线施加第二参考电压，所述第一参考电压高于所述第二参考电压；

对选中的存储器阵列的行上需要编程的存储单元连接的位线根据待写入的数据施加不同的第一电压，对选中的存储器阵列的行上不需要编程的存储单元连接的位线施加第二电压，其中，所述第二电压高于所述第一电压。

与现有技术相比，本申请第一方面提供的实施例通过对选中的存储器阵列的行上需要编程的存储单元连接的位线根据待写入的数据施加不同的电压以进行MLC并行写入，并通过对未选中的存储器阵列的行的字线电压的正确控制以防止编程时的干扰。本申请实施例通过将MLC技术应用到SONOS型存储器上，实现了同一行中存储多个级别的电荷的多个存储单元同时编程，

第二方面，本申请实施例提供了一种用于存储器阵列的编程装置，所述装置用于对同一行中存储多个级别的电荷的多个存储单元进行并行编程，所述装置包括，存储器阵列、多个数模转换器、行列选择电路和多个列选择开关，其中，所述存储器单元阵列包括按照行和列配置的存储单元；

所述存储单元阵列中的每条位线通过多个列选择开关与多个所述数模转换器一一对应连接；

所述数模转换器用于输入待写入的数据，对所述列选择开关选中的位线施加不同的第一电压，所述第一电压通过所述数模转换器根据待写入的数据产生；

所述行列选择电路用于根据地址信号选中需要编程的存储器阵列的行，对选中的存储器阵列的行的第一字线施加第一参考电压，对未选中的存储器阵列的行的第一字线施加第二参考电压，所述第二参考电压低于所述第一参考电压；所述行列选择电路还用于对选中的存储器阵列的行上不需要编程的存储器单元连接的位线施加第二电压，其中，所述第二电压高于所述第一电压。

与现有技术相比，本申请第二方面提供实施例的有益效果与上述任一项技术方案的有益效果相同，在此不再赘述。

第三方面，本申请实施例提供了一种用于存储器阵列的编程装置，所述装置用于对同一行中存储多个级别的电荷的多个存储单元进行并行编程，所述装置包括，存储器阵列、多个编程选择开关、多个列选择开关和行列选择电路，其中，所述存储器单元阵列包括按照行和列配置的存储单元；

多个所述编程选择开关与所述多个列选择开关一一对应连接，多个所述编程选择开关分别连接一组多个可选择的编程电压，所述第一电压根据待写入的数据选择连通对应的编程电压得到，连通的编程电压与被列选择开关选中的需要编程的存储单元的漏极连接的位线连接，用于对需要编程的存储单元的漏极连接的位线施加不同的第一电压；

所述行列选择电路用于根据地址信号选中需要编程的存储器阵列的行，对选中的存储器阵列的行的第一字线施加第一参考电压，对未选中的存储器阵列的行的第一字线施加第二参考电压，所述第二参考电压低于所述第一参考电压；所述行列选择电路还用于对选中的存储器阵列的行上不需要编程的存储器单元连接的位线施加第二电压，其中，所述第二电压高于所述第一电压。

与现有技术相比，本申请第三方面提供实施例的有益效果与上述任一项技术方案的有益效果相同，在此不再赘述。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。后文将参照附图以示例性而非限制性的方式详细描述本申请的一些具体实施例。附图中相同的附图标记标示了相同或类似的部件或部分，本领域技术人员应该理解的是，这些附图未必是按比例绘制的，在附图中：

图1为本申请一具体实施例中的SONOS管的结构图；

图2为本申请一具体实施例中一种存储器阵列的示意图；

图3为本申请一具体实施例中另一种存储器阵列的示意图；

图4为本申请一具体实施例提供的一种用于存储器阵列的编程方法的流程图；

图5为本申请一具体实施例提供的另一种用于存储器阵列的编程方法的流程图；

图6为本申请一具体实施例提供的在一种存储器阵列上施加的电压变化状态示意图；

图7为本申请一具体实施例提供的在另一种存储器阵列上施加的电压变化状态示意图；

图8为本申请一具体实施例提供的一种用于存储器阵列的编程装置的结构框图；

图9为本申请一具体实施例提供的另一种用于存储器阵列的编程装置的结构框图。

具体实施方式

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。

根据本申请的某些实施例，SONOS管中电荷俘获层是绝缘层。按照惯例，SONOS代表“半导体-氧化物-氮化物-氧化物-半导体”，其中第一个“半导体”是指沟道区材料，第一个“氧化物”是指隧道介质层，“氮化物”是指电荷、捕获介电层，第二“氧化物”是指顶部介电层(也称为阻挡介电层)，第二“半导体”是指栅极层。然而，SONOS管不限于这些特定材料，并且可以使用其他材料层。

本申请提出的MLC(Multi-Level Cell多层单元)技术为多层单元存储器技术，主要应用在SONOS存储器上的技术。

图1示出了根据本申请实施例的基于N型的示例性SONOS管的横截面。SONOS管包括P型硅衬底101，其具有N⁺源极和N⁺漏极扩散层102，其限定沟道区域，紧靠沟道区域103上方为约2nm厚的氧化物薄层104，称为隧道介质层。紧接在隧道介质物层上方的是约100nm厚的氮化物层105。紧接在氮化物层上方为另一个约3至10nm厚的氧化物层106，称为阻挡介质层。隧道介质层，氮化物层和阻挡介质物层一起被称为ONO叠层108。紧接在阻挡介质物层上方的是控制栅极107，其通常由多晶硅制成。

图2为一具体实施例提供的一种存储器阵列的示意图，在图2中，每个存储单元包括SONOS管200，本申请提供的存储器阵列由多个行(行0-行n)和多个列(列0-列n)存储单元组成，同一行中SONOS管的栅极共享公共控制字线CG，本申请提供的存储器阵列中共有n条公共控制字线CG，分别为公共控制字线CG0～CGn，公共控制字线CG0～CGn用于对每个存储单元执行编程操作；所有列中的每个SONOS管的源极共享公用源极线CSL，作为本申请的另外的实施例，也可以每个列中的每个SONOS管的源极共享单独的每个列的公共源极线；每个列中的每个SONOS管的漏极共享单独的每个列的公共位线BL，本申请提供的存储器阵列中共有n条公共位线BL，分别为公共位线BL0～BLn，与其他类型的非易失性存储器一样，SONOS型存储器中的读取和写入操作是逐行执行的。

图3为一具体实施例提供的一种存储器阵列的示意图，在图3中，每个存储单元包括SONOS管300和NMOS管301，本申请提供的存储器阵列由多个行和多个列存储单元组成，同一行中SONOS管的栅极共享公共控制字线CG，本申请提供的存储器阵列中共有n条公共控制字线CG，分别为公共控制字线CG0～CGn，公共控制字线CG0～CGn用于对每个存储单元执行编程操作；同一行中NMOS管的栅极共享公共选择字线SG，本申请提供的存储器阵列中共有n条公共选择字线SG，分别为公共选择字线SG0～SGn，公共选择字线SG0-SGn用于选择用于读取操作的单元；所有列中的每个SONOS管的源极和每个NMOS管的源极共享公用源极线CSL，作为本申请的另外的实施例，也可以每个列中的每个SONOS管和每个NMOS管的源极共享单独的每个列的公共源极线；每个列中的每个SONOS管的漏极和每个NMOS管的漏极共享单独的每个列的公共位线BL，本申请提供的存储器阵列中共有n条公共位线BL，分别为公共位线BL0～BLn，每个存储单元内SONOS管的源极与NMOS管的漏极串联，与其他类型的非易失性存储器一样，SONOS型存储器中的读取和写入操作是逐行执行的。

本申请公开的实施例，与现有技术中公开的传统方法不同，本申请不使用衬底电压编程，使用衬底电压就无法实现并行编程，本申请利用编程时对选中的存储器阵列的行的第一字线处于高电位，这样SONOS管的栅极下形成沟道，编程时将由第一字线的电压控制，不受衬底电压影响，实现对同一行中存储多个级别的电荷的多个存储单元进行并行编程。并对未选中的存储器阵列的行的第一字线电压处于低电压防止编程干扰，为了防止短路，衬底电压仍然需要置于最低位线电压附近，本申请提供的实施例中的对图2和图3中的存储器阵列进行编程后，也可以采用传统的方法进行擦除。

图4为本申请一具体实施例提供的一种用于存储器阵列的编程方法的流程图，参考图2，图3和图4，首先实施步骤401，对选中的存储器阵列的行的第一字线施加处于4.0～5.0V之间的第一参考电压，本申请实施例第一参考电压优选4.4V，对未选中的存储器阵列的行的第一字线施加处于-3.0～-2.0V之间第二参考电压，本申请实施例第一参考电压优选-2.4V；

在下一操作中实施步骤402，对选中的存储器阵列的行上需要编程的存储单元连接的位线根据待写入的数据施加处于-4.0V～1.5V之间不同的第一电压，本申请实施例第一电压优选-3.1-1.0V之间，对选中的存储器阵列的行上不需要编程的存储单元连接的位线施加处于0.5～1.5V之间第二电压，本申请实施例第二电压优选1.0V。

同时实施步骤403，将需要编程的存储单元源极连接的源极线悬空，或将需要编程的存储单元源极连接的源极线与需要编程的存储单元漏极连接的位线短接以防止源极漏电。

图5为本申请一实施例提供的一种用于存储器阵列的编程方法的流程图，参考图2，图3和图5，首先实施步骤501，对选中的存储器阵列的行的第一字线施加处于4.0～5.0V之间的第一参考电压，本申请实施例第一参考电压优选4.4V，对未选中的存储器阵列的行的第一字线施加处于-3.0～-2.0V之间第二参考电压，本申请实施例第一参考电压优选-2.4V。

在下一操作中实施步骤502，对选中的存储器阵列的行上需要编程的存储单元连接的位线施加处于-4.0V～1.5V之间不同的第一电压，本申请实施例第一电压优选-3.1-1.0V之间，对选中的存储器阵列的行上不需要编程的存储单元连接的位线施加处于0.5～1.5V之间第二电压，本申请实施例第二电压优选1.0V。

同时实施步骤503，将对选中的存储器阵列存储单元的行的第二字线上施加第三参考电压以关闭NMOS管，并将源极线悬空或对源极线上施加第四参考电压，，且源极没有次临界漏电流，源极线与所述存储单元中的NMOS传输管的源极连接。

图6为本申请一具体实施例提供的在一种存储器阵列上施加的电压变化状态示意图，如图6所示，对于每个存储单元包括SONOS管200的存储器阵列，首先选中存储器阵列的第一行(行0)，并在控制字线CG0上施加第一参考电压，然后在未选中的存储器阵列的行(行1-行n)施加第二参考电压，第一参考电压高于第二参考电压；然后在选中存储器阵列的第一行(行0)上需要编程的存储单元的漏极连接的不同位线上BL0和BLn-1上施加不同的第一电压，对在选中存储器阵列的第一行(行0)上不需要编程的存储单元的不同位线上BL1和BLn上施加抑制第二电压，第二电压高于第一电压，同时将需要编程的存储单元源极连接的源极线悬空，或将需要编程的存储单元源极连接的源极线与需要编程的存储单元漏极连接的位线短接，防止源极漏电流，通过本申请提供的技术方案可以在SONOS型存储器上实现MLC的方法，即实现多个存储单元并行编程。本申请提供的技术方案与现有技术中的编程方法不同，本申请不使用衬底电压编程，使用衬底电压就无法实现并行编程，本申请利用编程时字线处于高电位，在SONOS管栅极下形成沟道，编程时将由字线电压控制SONOS管栅极下形成沟道的电压，不受衬底电压影响，为了防止短路，SONOS管的衬底电压仍然需要置于最低位线电压附近。

图7为本申请另一实施例提供的在一种存储器阵列上施加的电压变化状态示意图；如图7所示，对于每个存储单元包括SONOS管和NMOS管的存储器阵列，首先选中存储器阵列的第一行(行0)，并在控制字线CG0上施加第一参考电压，然后在未选中的存储器阵列的行(行1-行n)施加第二参考电压，第一参考电压高于第二参考电压；然后在选中存储器阵列的第一行(行0)上需要编程的存储单元的漏极连接的不同位线上BL0，BLn-1上施加不用第一电压，对在选中存储器阵列的第一行(行0)上不需要编程的存储单元的不同位线上BL1，BLn上施加抑制第二电压，第二电压高于第一电压，同时将需要编程的存储单元源极连接的源极线悬空，或在对选中的存储器阵列存储单元的行的选择字线SG0上施加处于-3.6～-2.5V之间第三参考电压，本申请实施例第三参考电压优选-3.1V，第三参考电压小于第二参考电压，并将源极线悬空或对源极线上施加处于-3.0～-2.0V之间第四参考电压，本申请实施例第四参考电压优选-2.4V，第四参考电压不等于第三参考电压。通过本申请提供的技术方案可以在SONOS型存储器上实现MLC的方法，即实现多个存储单元并行编程。本申请不使用衬底电压编程，使用衬底电压就无法实现并行编程，本申请利用编程时字线处于高电位，在SONOS管栅极下形成沟道，编程时将由字线电压控制SONOS管栅极下形成沟道的电压，不受衬底电压影响，为了防止短路，SONOS管的衬底电压仍然需要置于最低位线电压附近。

图8为本申请一实施例提供的一种用于存储器阵列的编程装置的结构框图，如图8所示，存储器阵列800、多个数模转换器DAC0～DACn、行列选择电路801，行列选择电路包括多个列选择开关关MUX 0～MUX n，其中，所述存储器单元阵列800包括按照行和列配置的多个存储单元；所述装置包括SONOS型存储器阵列800，多个数模转换器DAC0～DACn，行列选择电路801包括多个和列选择开关MUX 0～MUX n，SONOS存储器阵列800可以通过诸如上述多个SONOS存储单元形成的行和列。存储器阵列800中的位线BL0～BLn通过多个列选择开关MUX 0～MUX n与多个所述数模转换器DAC0～DACn一一对应连接；数模转换器DAC0～DACn是一种将二进制数字量形式的离散信号转换成以标准量(或参考量)为基准的模拟量的转换器，又称D/A转换器，简称DAC，最常见的数模转换器是将并行二进制的数字量转换为直流电压或直流电流。多个数模转换器DAC0～DACn分别与待编程的存储器阵列800的位线连接以通过该数模转换器DAC0～DACn输入待写入存储器阵列800中的多个存储单元的多比特数据，并输出对应的编程电压，对列选择开关MUX 0～MUX n选中的位线施加不同的第一电压，即，第一电压通过所述数模转换器DAC0～DACn根据待写入的数据产生。

所述行列选择电路801用于根据地址信号选中需要编程的存储器阵列的行，对选中的存储器阵列800的行的第一字线施加第一参考电压，对未选中的存储器阵列800的行的第一字线施加第二参考电压，所述第二参考电压低于所述第一参考电压；所述行列选择电路801还用于对选中的存储器阵列800的行上不需要编程的存储器单元连接的位线施加第二电压，其中，所述第二电压高于所述第一电压；上述行列选择电路801还用于将将需要编程的存储单元源极连接的源极线悬空，或将需要编程的存储单元源极连接的源极线与需要编程的存储单元漏极连接的位线短接以防止源极漏电。

需要说明的是，所述第一参考电压处于4.0～5.0V之间，所述第一电压处于-2.5V～1.0V之间，所述第二电压处于0.5～1.5V之间，所述第二参考电压处于-3.0～-2.0V之间。

图9为本申请另一实施例提供的一种用于存储器阵列的编程装置的结构框图，如图9所示，所述装置用于对同一行中存储多个级别的电荷的多个存储单元进行并行编程，所述装置包括，存储器阵列900，多个编程选择开关902和行列选择电路901，行列选择电路包括多个列选择开关MUX0-MUXn，其中，所述存储器单元阵列900包括按照行和列配置的存储单元。

多个所述编程选择开关902与所述多个列选择开关MUX0-MUXn一一对应连接，多个所述编程选择开关902分别连接一组多个可选择编程电压，所述第一电压根据待写入的数据选择连通对应的编程电压得到，连通的编程电压与被列选择开关MUX0-MUXn选中的位线连接，需要说明的是，第一电压有很多不同的选择，比如根据待写入的数据是0\1\2\3，电压可以是-4.0--+1.0之间的四个不同的值，列选择开关MUX0-MUXn输入待写入的数值，选取其中一个电压值进行连接用于对需要编程的存储单元的漏极连接的位线施加不同的第一电压。

所述行列选择电路901用于根据地址信号选中需要编程的存储器阵列的行，对选中的存储器阵列900的行的第一字线施加第一参考电压，对未选中的存储器阵列900的行的第一字线施加第二参考电压，所述第二参考电压低于所述第一参考电压；所述行列选择电路901还用于对选中的存储器阵列900的行上不需要编程的存储器单元连接的位线施加第二电压，其中，所述第二电压高于所述第一电压；所述行列选择电路901还用于将将需要编程的存储单元源极连接的源极线悬空，或将需要编程的存储单元源极连接的源极线与需要编程的存储单元漏极连接的位线短接以防止源极漏电。

需要说明的是，所述第一参考电压处于4.0～5.0V之间，所述第一电压处于-2.5V～1.0V之间，所述第二电压处于0.5～1.5V之间，所述第二参考电压处于-3.0～-2.0V之间。

最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (13)

1.一种用于存储器阵列的编程方法，其特征在于，所述存储器阵列包括按行和列布置的存储单元，所述方法用于对同一行中存储多个级别的电荷的多个存储单元进行并行编程，所述方法包括，

对选中的存储器阵列的行的第一字线施加第一参考电压，对未选中的存储器阵列的行的第一字线施加第二参考电压，所述第一参考电压高于所述第二参考电压；

对选中的存储器阵列的行上需要编程的存储单元连接的位线根据待写入的数据施加不同的第一电压，对选中的存储器阵列的行上不需要编程的存储单元连接的位线施加第二电压，其中，所述第二电压高于所述第一电压。

2.如权利要求1所述的一种用于存储器阵列的编程方法，其特征在于，所述第一参考电压处于4.0～5.0V之间，所述第一电压处于-4.0V～1.5V之间，所述第二电压处于0.5～1.5V之间，所述第二参考电压处于-3.0～-2.0V之间。

3.如权利要求1所述的一种用于存储器阵列的编程方法，其特征在于，所述方法还包括，

将需要编程的存储单元源极连接的源极线悬空，或

将需要编程的存储单元源极连接的源极线与需要编程的存储单元漏极连接的位线短接。

4.如权利要求1所述的一种用于存储器阵列的编程方法，其特征在于，每个所述存储单元包括一个存储管和一个传输管，所述存储管为SONOS管，所述传输管为NMOS管，所述选中的存储器阵列的同一行上还设置有第二字线，所述同一行存储单元的SONOS管的栅极与第一字线连接，所述同一行存储单元的NMOS管的栅极与第二字线连接；或，

每个所述存储单元只包括一个存储管，所述存储管为SONOS管，所述同一行存储单元的SONOS管的栅极与第一字线连接。

5.如权利要求4所述的一种用于存储器阵列的编程方法，其特征在于，所述方法还包括，

对选中的存储器阵列存储单元的行的第二字线上施加第三参考电压以关闭NMOS管，并将源极线悬空或对源极线上施加第四参考电压，所述源极线与所述存储单元中的NMOS管的源极连接。

6.如权利要求5所述的一种用于存储器阵列的编程方法，其特征在于，所述第三参考电压处于-3.6～-2.5V之间，所述第四参考电压处于-3.0～-2.0V之间。

7.如权利要求5所述的一种用于存储器阵列的编程方法，其特征在于，与每个所述存储单元中NMOS管的源极连接的源极线为多个列的公用源极线。

8.一种用于存储器阵列的编程装置，其特征在于，所述装置用于对同一行中存储多个级别的电荷的多个存储单元进行并行编程，所述装置包括，存储器阵列、多个数模转换器、行列选择电路和多个列选择开关，其中，所述存储器单元阵列包括按照行和列配置的存储单元；

所述存储单元阵列中的每条位线通过多个列选择开关与多个所述数模转换器一一对应连接；

所述数模转换器用于输入待写入的数据，对所述列选择开关选中的位线施加不同的第一电压，所述第一电压通过所述数模转换器根据待写入的数据产生；

所述行列选择电路用于根据地址信号选中需要编程的存储器阵列的行，对选中的存储器阵列的行的第一字线施加第一参考电压，对未选中的存储器阵列的行的第一字线施加第二参考电压，所述第二参考电压低于所述第一参考电压；所述行列选择电路还用于对选中的存储器阵列的行上不需要编程的存储器单元连接的位线施加第二电压，其中，所述第二电压高于所述第一电压。

9.如权利要求8所述的一种用于存储器单元阵列的编程装置，其特征在于，所述第一参考电压处于4.0～5.0V之间，所述第一电压处于-4.0V～1.5之间，所述第二电压处于0.5～1.5V之间，所述第二参考电压处于-3.0～-2.0V之间。

10.如权利要求8所述的一种用于存储器单元阵列的编程装置，其特征在于，所述行列选择电路还用于将需要编程的存储单元源极连接的源极线悬空，或将需要编程的存储单元源极连接的源极线与需要编程的存储单元漏极连接的位线短接。

11.一种用于存储器阵列的编程装置，其特征在于，所述装置用于对同一行中存储多个级别的电荷的多个存储单元进行并行编程，所述装置包括，存储器阵列、多个编程选择开关、多个列选择开关和行列选择电路，其中，所述存储器单元阵列包括按照行和列配置的存储单元；

多个所述编程选择开关与所述多个列选择开关一一对应连接，多个所述编程选择开关分别连接一组多个可选择的编程电压，所述第一电压根据待写入的数据选择连通对应的编程电压得到，连通的编程电压与被列选择开关选中的需要编程的存储单元的漏极连接的位线连接，用于对需要编程的存储单元的漏极连接的位线施加不同的第一电压；

所述行列选择电路用于根据地址信号选中需要编程的存储器阵列的行，对选中的存储器阵列的行的第一字线施加第一参考电压，对未选中的存储器阵列的行的第一字线施加第二参考电压，所述第二参考电压低于所述第一参考电压；所述行列选择电路还用于对选中的存储器阵列的行上不需要编程的存储器单元连接的位线施加第二电压，其中，所述第二电压高于所述第一电压。

12.如权利要求11所述的一种用于存储器单元阵列的编程装置，其特征在于，所述第一参考电压处于4.0～5.0V之间，所述第一电压处于-2.5V～1.0V之间，所述第二电压处于0.5～1.5V之间，所述第二参考电压处于-3.0～-2.0V之间。

13.如权利要求11所述的一种用于存储器单元阵列的编程装置，其特征在于，所述行列选择电路还用于将将需要编程的存储单元源极连接的源极线悬空，或将需要编程的存储单元源极连接的源极线与需要编程的存储单元漏极连接的位线短接。

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