CN111952183B - 具有环栅结构的场效应晶体管的制备方法 - Google Patents

具有环栅结构的场效应晶体管的制备方法 Download PDF

Info

Publication number
CN111952183B
CN111952183B CN202010849605.3A CN202010849605A CN111952183B CN 111952183 B CN111952183 B CN 111952183B CN 202010849605 A CN202010849605 A CN 202010849605A CN 111952183 B CN111952183 B CN 111952183B
Authority
CN
China
Prior art keywords
layer
semiconductor
substrate
gate
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010849605.3A
Other languages
English (en)
Other versions
CN111952183A (zh
Inventor
俞文杰
母志强
刘强
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Institute of Microsystem and Information Technology of CAS
Original Assignee
Shanghai Institute of Microsystem and Information Technology of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Institute of Microsystem and Information Technology of CAS filed Critical Shanghai Institute of Microsystem and Information Technology of CAS
Priority to CN202010849605.3A priority Critical patent/CN111952183B/zh
Publication of CN111952183A publication Critical patent/CN111952183A/zh
Application granted granted Critical
Publication of CN111952183B publication Critical patent/CN111952183B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明提供一种具有环栅结构的场效应晶体管的制备方法，包括：1)制备衬底结构，包括半导体衬底，半导体衬底中插入有介质牺牲层；2)定义器件区域，对器件区域进行阱掺杂，并器件区域外围形成隔离区；3)刻蚀介质牺牲层上方的半导体层，以形成线型半导体沟道，线型半导体沟道两端连接有半导体层；4)采用湿法腐蚀去除介质牺牲层以在线型半导体沟道下方形成空腔；5)形成包围线型半导体沟道的栅介质层及栅电极层，以形成栅极结构；6)在线型半导体沟道两端的半导体层中形成源区及漏区。本发明可避免介质牺牲层的侧向腐蚀，本发明的器件具有较高的电学性能，同时具有较小的工艺难度，以及更广泛的工艺兼容性。

Description

具有环栅结构的场效应晶体管的制备方法
技术领域
本发明属于半导体设计及制造领域，特别是涉及一种具有环栅结构的场效应晶体管的制备方法。
背景技术
具有环栅结构的场效应晶体管一般具有纳米级的沟道尺寸，其沟道为纳米线悬梁结构。其工艺节点一般小于10nm，在流片过程中，需要采用电子束光刻、DUV、EUV等光刻机进行加工，对光刻对准精度要求高，纳米线结构加工困难、工艺成本高。
在通过SOI衬底101制备纳米线晶体管时，通常通过选择区域的湿法腐蚀来获得纳米线悬梁结构，由于湿法腐蚀具有各向同性腐蚀特性，会在有源区四周造成侧向腐蚀102，如图1所示。该侧向腐蚀102结构增加了器件工艺不稳定性，影响后期薄膜淀积效果，增大器件的寄生电容，增加了芯片制备工艺难度。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种具有环栅结构的场效应晶体管的制备方法，用于解决现有技术中制备纳米线晶体管时，容易造成介质结构的侧向腐蚀的问题。
为实现上述目的及其他相关目的，本发明提供一种具有环栅结构的场效应晶体管的制备方法，所述制备方法包括：1)制备衬底结构，所述衬底结构包括半导体衬底，所述半导体衬底中插入有介质牺牲层；2)定义器件区域，所述器件区域包括所述介质牺牲层及包覆所述介质牺牲层的半导体层，对所述器件区域进行阱掺杂，并所述器件区域外围形成隔离区；3)刻蚀所述介质牺牲层上方的半导体层，以形成线型半导体沟道，所述线型半导体沟道两端连接有所述半导体层；4)采用湿法腐蚀去除所述介质牺牲层以在所述线型半导体沟道下方形成空腔，所述湿法腐蚀自动停止于所述半导体层；5)形成包围所述线型半导体沟道的栅介质层及栅电极层，以形成栅极结构；6)在所述线型半导体沟道两端的所述半导体层中形成源区及漏区。
可选地，所述介质牺牲层的长度范围介于20纳米～2微米，宽度范围介于20纳米～2微米，厚度范围介于10纳米～300纳米。
可选地，步骤1)制备衬底结构包括：1-1)提供半导体衬底，在所述半导体衬底表面形成介质层；1-2)刻蚀所述介质层，以形成图形化的介质牺牲层，所述介质牺牲层的周边显露所述半导体衬底；1-3)基于显露的所述半导体衬底，在所述半导体衬底及所述介质牺牲层上外延半导体层，所述半导体层包覆所述介质牺牲层，以形成所述衬底结构。
可选地，还包括重复进行步骤1-1)～步骤1-3)的步骤，以形成介质牺牲层及半导体层交替层叠的多层结构，步骤3)刻蚀所述多层结构，以形成多根堆叠的线型半导体沟道。
可选地，步骤1)制备衬底结构包括：1-1)提供半导体衬底，在所述半导体衬底上形成图形化的掩膜层；1-2)对所述半导体衬底进行离子注入及退火，以在半导体衬底内部形成介质牺牲层；1-3)去除所述掩膜层，以形成所述衬底结构。
可选地，步骤1-2)注入的离子包括氧离子、氧气、氮离子、氮气、碳离子中的一种或两种以上的混合物，注入剂量介于1e15/cm2～2e17/cm2之间。
可选地，步骤1-2)通过不同深度的多次离子注入，以形成介质牺牲层及半导体层交替层叠的多层结构，步骤3)刻蚀所述多层结构，以形成多根堆叠的线型半导体沟道。
可选地，步骤1)制备衬底结构包括：1-1)提供一SOI衬底，所述SOI衬底包括硅衬底、埋氧层及顶硅层；1-2)通过光刻工艺及刻蚀工艺刻蚀所述顶硅层、埋氧层及硅衬底，以形成显露所述硅衬底的凹槽，所述凹槽间隔所述埋氧层以形成介质牺牲层；1-3)基于显露的所述硅衬底，在所述凹槽及所述顶硅层上外延半导体层，并对所述半导体层进行抛光，以形成所述衬底结构。
可选地，步骤1)制备衬底结构包括：1-1)提供一多层SOI衬底，所述多层SOI衬底包括硅衬底、多个交替层叠的埋氧层及顶硅层；1-2)通过光刻工艺及刻蚀工艺刻蚀多个所述顶硅层、多个所述埋氧层及硅衬底，以形成显露所述硅衬底的凹槽，所述凹槽间隔所述埋氧层以形成介质牺牲层；1-3)基于显露的所述硅衬底，在所述凹槽及所述顶硅层上外延半导体层，并对所述半导体层进行抛光，以形成所述衬底结构。
可选地，步骤1)制备衬底结构包括：1-1)提供半导体衬底，在所述半导体衬底表面形成凹槽；1-2)在所述凹槽中填充介质牺牲层；1-3)提供一半导体基底，键合所述半导体基底与所述半导体衬底，然后减薄所述半导体基底以形成半导体层，所述半导体层包覆所述介质牺牲层，以形成所述衬底结构。
可选地，重复进行步骤1-1)～步骤1-3)，以形成以形成介质牺牲层及半导体层交替层叠的多层结构。
可选地，在形成所述衬底结构后还包括退火的步骤，退火温度介于1300～1400℃之间，退火时长介于8～12小时之间，退火气氛包括氢气，以使所述介质牺牲层上方的半导体层再结晶，获得表面平整的半导体层。
可选地，所述半导体层的表面粗糙度不大于0.2nm。
可选地，步骤5)中，所述栅极结构的宽度大于所述线型半导体沟道的长度。
可选地，步骤5)中，所述栅介质层还覆盖于所述空腔表面。
如上所述，本发明的具有环栅结构的场效应晶体管的制备方法，具有以下有益效果：
本发明通过在半导体衬底中插入预设的介质牺牲层，该介质牺牲层的四周被半导体层包裹，可以在湿法腐蚀去除所述介质牺牲层过程中，使腐蚀停止在半导体层，从而避免介质牺牲层的侧向腐蚀。通过本发明方案制备的CMOS器件及相应集成电路，具有较高的电学性能，同时具有较小的工艺难度，以及更广泛的工艺兼容性。
传统的环栅晶体管面向10nm以下节点工艺，本发明可面向2nm、3nm、5nm、7nm等先进工艺节点，同时，本发明采用14nm、22nm、28nm、45nm、65nm、130nm、0.35μm、0.5μm、1μm及以上工艺也可以制备环栅器件。相比平面栅器件，本发明可以将器件的亚阈值斜率降低至接近热力学极限(越接近极限曲线越陡峭，300K常温下为60mV/dec)，将其开态电流提高两倍左右。
附图说明
图1显示为现有技术中通过SOI衬底制备纳米线晶体管的结构示意图。
图2～图59显示为本发明的具有环栅结构的场效应晶体管的制备方法各步骤所呈现的结构示意图，其中，图2～图6显示为第一个具体实施过程中衬底结构的制备方法各步骤所呈现的结构示意图，图7～图11显示为第二个具体实施过程中衬底结构的制备方法各步骤所呈现的结构示意图，图12～图15显示为第三个具体实施过程中衬底结构的制备方法各步骤所呈现的结构示意图，图48～图51显示为第四个具体实施过程中衬底结构的制备方法各步骤所呈现的结构示意图，图52～图59显示为第五个具体实施过程中衬底结构的制备方法各步骤所呈现的结构示意图，图17、20、23、26、29、32、35、38、41分别显示为图16、19、22、25、28、31、34、37、40中的A-A’处的截面结构示意图，图18、21、24、27、30、33、36、39、42分别显示为图16、19、22、25、28、31、34、37、40中的B-B’处的截面结构示意图。
图60显示为本发明的具有环栅结构的场效应晶体管的I-V曲线图。
元件标号说明
201 半导体衬底
202 介质牺牲层
203 半导体层
301 掩膜层
302 介质层
303 埋氧层
304 顶硅层
305 凹槽
401 刻蚀区域
402 STI结构
403 线型半导体沟道
404 空腔
405 栅介质层
406 栅电极层
407 栅极侧墙
408 源区
409 漏区
410 浅掺杂区
411 阱区
501 半导体基底
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图2～图47所示，本实施例提供一种具有环栅结构的场效应晶体管的制备方法，所述制备方法包括：
如图2～图15所示，首先进行步骤1)，制备衬底结构，所述衬底结构包括半导体衬底201，所述半导体衬底201中插入有介质牺牲层202。
在本实施例中，所述介质牺牲层202的长度范围介于20纳米～2微米，宽度范围介于20纳米～2微米，厚度介于10纳米～100纳米，厚度范围介于10纳米～300纳米。
如图2～图6所示，在一个具体实施过程中，步骤1)制备衬底结构包括：
如图2～图3所示，进行步骤1-1)，提供半导体衬底201，在所述半导体衬底201表面形成介质层301。
在本实施例中，所述半导体衬底201选用为硅衬底。当然，也可以选用其他的半导体衬底201，如Ge、GaN、SiC、GaAs、AlGaN、Ga2O3、InP以及其它晶体半导体。
例如，采用高温干氧氧化或高温氮化工艺制备高质量的氧化硅薄膜或氮化硅薄膜，或使用N2O、NO、氮氧混合气体高温制备氮氧化硅，所述介质层的厚度度优选为20纳米。当然，所述介质牺牲层202也可以为氧化铝、氧化铪、氧化铪铝、氧化锆、氧化铪锆、氧化镧镥以及其它绝缘介质。
如图4所示，然后进行步骤1-2)，刻蚀所述介质层301，以形成图形化的介质牺牲层202，所述介质牺牲层202的周边显露所述半导体衬底201。
在本实施例中，采用高选择比刻蚀工艺刻蚀所述介质层，以避免损伤所述半导体衬底201表面。为了降低介质牺牲层202上方的多晶硅转变为单晶硅的难度，且使得介质牺牲层202上方的外延硅表面与其他区域的外延硅表面较为平整，在本实施例中，所述介质牺牲层202的长度范围介于20纳米～2微米，宽度范围介于20纳米～2微米。
如图5所示，接着进行步骤1-3)，基于显露的所述半导体衬底201，在所述半导体衬底201及所述介质牺牲层202上外延半导体层203，所述半导体层203包覆所述介质牺牲层202，以形成所述衬底结构。
由于介质牺牲层202不能提供原始单晶晶向，外延生长时，介质牺牲层202上方会出现生长速度慢或不生长的情况。本发明通过设置介质牺牲层202的尺寸，通过硅衬底表面的侧向外延，可在介质牺牲层202表面外延出单晶硅层。在本实施例中，所述外延方法优选为混合物理化学气相沉积(HPCVD)生长工艺。
接着，对上述衬底进行900～1350℃退火工艺，退火气氛优选为氢气(或包含氢离子的氢气)。
进一步地，还包括补充退火的步骤，退火温度介于1300～1400℃之间，退火时长介于8～12小时之间，退火气氛包括氢气，以使所述介质牺牲层202上方的半导体层203再结晶，获得表面平整的半导体层203，所述半导体层203的表面粗糙度不大于0.2nm。具体地，在1350℃以下进行一次补充退火，退火时长优选为10小时，其可根据顶层硅厚度、隔离层厚度、外延层厚度进行调整，退火气氛优选氢气(或包含氢离子的氢气)，介质牺牲层202上方的半导体层203在氢离子辅助作用下获得更高的迁移能力，有助于隔离层上方硅层的再结晶，有助于整个顶层硅表面重新变平整，且表面粗糙度小于0.2nm。
需要说明的是，当衬底表面不平整度较大时。可采用先CMP减薄抛光，再退火工艺，或先进行退火，再进行CMP减薄抛光工艺来获得平整的顶层硅表面。
在一具体实施过程中，如图6所示，还可以重复进行步骤1-1)～步骤1-3)的步骤，以形成介质牺牲层202及半导体层203交替层叠的多层结构。
如图7～图11所示，在另一具体实施过程中，步骤1)制备衬底结构可以包括：
如图7～图8所示，首先进行步骤1-1)，提供半导体衬底201，在所述半导体衬底201上形成图形化的掩膜层301。
如图9～图10所示，然后进行步骤1-2)，对所述半导体衬底201进行离子注入及退火，以在半导体衬底201内部形成介质牺牲层202。
例如，注入的离子包括氧离子、氧气、氮离子、氮气、碳离子中的一种或两种以上的混合物，注入剂量介于1e15/cm2～2e17/cm2之间。注入离子在所述半导体衬底201中的分布情况接近高斯分布。注入离子的体浓度峰值所在的深度位置即为隔离层所在的深度位置。本次注入将对半导体层203造成损伤，使受到注入离子轰击的半导体层203中产生大量缺陷，甚至转变为非晶硅。注入元素与半导体层203反应，如与硅反应，生成氧化硅、氮化硅、氮氧化硅、碳化硅等。
如图10所示，接着进行步骤1-3)，去除所述掩膜层301，以形成所述衬底结构。
接着，对上述衬底进行900～1350℃退火工艺，退火气氛优选为氢气(或包含氢离子的氢气)。
进一步地，还包括补充退火的步骤，退火温度介于1300～1400℃之间，退火时长介于8～12小时之间，退火气氛包括氢气，以使所述介质牺牲层202上方的半导体层203再结晶，获得表面平整的半导体层203，所述半导体层203的表面粗糙度不大于0.2nm。具体地，在1350℃以下进行一次补充退火，退火时长优选为10小时，其可根据顶层硅厚度、隔离层厚度、外延层厚度进行调整，退火气氛优选氢气(或包含氢离子的氢气)，介质牺牲层202上方的半导体层203在氢离子辅助作用下获得更高的迁移能力，有助于隔离层上方硅层的再结晶，有助于整个顶层硅表面重新变平整，且表面粗糙度小于0.2nm。
在另一具体实施过程中，如图11所示，上述步骤1-2)通过不同深度的多次离子注入，以形成介质牺牲层202及半导体层203交替层叠的多层结构。
在又一具体实施过程中，如图12～图15所示，步骤1)制备衬底结构可以包括：
如图12所示，首先进行步骤1-1)，提供一SOI衬底，所述SOI衬底包括硅衬底、埋氧层303及顶硅层304；
如图13所示，然后进行步骤1-2)，通过光刻工艺及刻蚀工艺刻蚀所述顶硅层304、埋氧层303及硅衬底，以形成显露所述硅衬底的凹槽305，所述凹槽305间隔所述埋氧层303以形成介质牺牲层202；
如图14～图15所示，最后进行步骤1-3)，基于显露的所述硅衬底，在所述凹槽305及所述顶硅层304上外延半导体层203，并对所述半导体层203进行抛光，以形成所述衬底结构。
接着，对上述衬底进行900～1350℃退火工艺，退火气氛优选为氢气(或包含氢离子的氢气)。
进一步地，还包括补充退火的步骤，退火温度介于1300～1400℃之间，退火时长介于8～12小时之间，退火气氛包括氢气，以使所述介质牺牲层202上方的半导体层203再结晶，获得表面平整的半导体层203，所述半导体层203的表面粗糙度不大于0.2nm。具体地，在1350℃以下进行一次补充退火，退火时长优选为10小时，其可根据顶层硅厚度、隔离层厚度、外延层厚度进行调整，退火气氛优选氢气(或包含氢离子的氢气)，介质牺牲层202上方的半导体层203在氢离子辅助作用下获得更高的迁移能力，有助于隔离层上方硅层的再结晶，有助于整个顶层硅表面重新变平整，且表面粗糙度小于0.2nm。
如图48～图51所示，在又一具体实施过程中，步骤1)制备衬底结构包括：
如图48所示，进行步骤1-1)，提供一多层SOI衬底，所述多层SOI衬底包括硅衬底201、多个交替层叠的埋氧层303及顶硅层304。
如图49所示，进行步骤1-2)，通过光刻工艺及刻蚀工艺刻蚀多个所述顶硅层304、多个所述埋氧层303及硅衬底201，以形成显露所述硅衬底的凹槽305，所述凹槽305间隔所述埋氧层303以形成介质牺牲层202；
如图50～51所示，最后进行步骤1-3)，基于显露的所述硅衬底201，在所述凹槽305及所述顶硅层304上外延半导体层，并对所述半导体层进行抛光，以形成所述衬底结构。
接着，对上述衬底进行900～1350℃退火工艺，退火气氛优选为氢气(或包含氢离子的氢气)。
进一步地，还包括补充退火的步骤，退火温度介于1300～1400℃之间，退火时长介于8～12小时之间，退火气氛包括氢气，以使所述介质牺牲层202上方的半导体层203再结晶，获得表面平整的半导体层203，所述半导体层203的表面粗糙度不大于0.2nm。具体地，在1350℃以下进行一次补充退火，退火时长优选为10小时，其可根据顶层硅厚度、隔离层厚度、外延层厚度进行调整，退火气氛优选氢气(或包含氢离子的氢气)，介质牺牲层202上方的半导体层203在氢离子辅助作用下获得更高的迁移能力，有助于隔离层上方硅层的再结晶，有助于整个顶层硅表面重新变平整，且表面粗糙度小于0.2nm。
如图51～图59所示，在又一具体实施过程中，步骤1)制备衬底结构包括：
步骤1-1)，提供半导体衬底201，在所述半导体衬底201表面形成凹槽306；
步骤1-2)，在所述凹槽306中填充介质牺牲层202；
步骤1-3)，提供一半导体基底501，键合所述半导体基底501与所述半导体衬底201，然后减薄所述半导体基底501以形成半导体层203，所述半导体层203包覆所述介质牺牲层202，以形成所述衬底结构。
步骤1-4)，重复进行步骤1-1)～步骤1-3)，以形成以形成介质牺牲层202及半导体层203交替层叠的多层结构。
接着，对上述衬底进行900～1350℃退火工艺，退火气氛优选为氢气(或包含氢离子的氢气)。
进一步地，还包括补充退火的步骤，退火温度介于1300～1400℃之间，退火时长介于8～12小时之间，退火气氛包括氢气，以使所述介质牺牲层202上方的半导体层203再结晶，获得表面平整的半导体层203，所述半导体层203的表面粗糙度不大于0.2nm。具体地，在1350℃以下进行一次补充退火，退火时长优选为10小时，其可根据顶层硅厚度、隔离层厚度、外延层厚度进行调整，退火气氛优选氢气(或包含氢离子的氢气)，介质牺牲层202上方的半导体层203在氢离子辅助作用下获得更高的迁移能力，有助于隔离层上方硅层的再结晶，有助于整个顶层硅表面重新变平整，且表面粗糙度小于0.2nm。
如图16～图27所示，然后进行步骤2)，定义器件区域，所述器件区域包括所述介质牺牲层202及包覆所述介质牺牲层202的半导体层203，对所述器件区域进行阱掺杂，并所述器件区域外围形成隔离区。
在本实施例中，对所述器件区域进行阱掺杂，使介质牺牲层202下方的半导体衬底201(如硅衬底)区域形成阱区411，以使器件导电沟道仅存在于介质牺牲层202上方。
本步骤对述器件区域外围进行刻蚀，刻蚀深度应达到或超过阱掺杂区域，然后对上述刻蚀区域401进行STI结构402填充，其中，STI介质材料可选用氧化硅、氮化硅、氮氧化硅或其它绝缘介质材料。最后，对上述衬底进行抛光，形成平整表面，同时暴露出器件区域的半导体层203。
如图28～图30所示，然后进行步骤3)，刻蚀所述介质牺牲层202上方的半导体层203，以形成至少一根线型半导体沟道403，所述线型半导体沟道403两端连接有所述半导体层203。在本实施例中，刻蚀所述介质牺牲层202上方的半导体层203，同时形成多根线型半导体沟道403。在刻蚀形成线型半导体沟道403的同时，显露出其下方的介质牺牲层202，以利于后续通过湿法腐蚀将其去除。
如图31～图33所示，接着进行步骤4)，采用湿法腐蚀去除所述介质牺牲层202以在所述线型半导体沟道403下方形成空腔404，所述湿法腐蚀自动停止于所述半导体层。
本发明通过在半导体衬底201中插入预设的介质牺牲层202，该介质牺牲层202的四周被半导体层203包裹，可以在湿法腐蚀去除所述介质牺牲层202过程中，使腐蚀停止在半导体层203，从而避免介质牺牲层202的侧向腐蚀。通过本发明方案制备的CMOS器件及相应集成电路，具有较高的电学性能，同时具有较小的工艺难度，以及更广泛的工艺兼容性。
如图34～图39所示，接着进行步骤5)，形成包围所述线型半导体沟道403的栅介质层405及栅电极层406，以形成栅极结构。
所述栅介质层405可以由热氧化、原子层沉积等方式制备，栅氧介质可以是氧化硅、氮化硅、氮氧化硅、氧化铝、氧化铪、氧化铪铝、氧化锆、氧化铪锆、氧化镧镥，或其它具有良好绝缘性介质。所述栅电极层406可以是多晶硅、Ti、Cu、Al、W、Ni、Cr、Ta、Mo、TiN、TaN等导电材料或合金。
在制作栅氧过程中，所述栅介质层405还覆盖于所述空腔404表面，以避免空腔404底部发生漏电。
栅结构应落在空腔404上方，但不要求正好与空腔404中心对准。在本流程中，所述栅极结构的宽度大于所述线型半导体沟道403的长度，栅极结构的边缘落在线型半导体沟道外的区域，接着，在定义好栅极结构后进行浅掺杂区410(LDD)注入工艺，形成浅掺杂区410，最后，在栅极结构外侧制作栅极侧墙407。
如图40～图42所示，最后进行步骤6)，在所述线型半导体沟道403两端的所述半导体层203中形成源区408及漏区409。
本实施例制备的具有环栅结构的场效应晶体管的器件结构如图47所示，其包括半导体衬底201、阱区411、线型半导体沟道403、源区408、漏区409、浅掺杂区410、栅介质层405、栅电极层406、栅极侧墙407及STI结构402。阱掺杂区可以使器件导电沟道仅存在于介质牺牲层202上方，降低器件的漏电。本发明也可实施于NMOS、PMOS器件中，当更换器件种类时，只要将有源区408各掺杂区域的掺杂元素对调即可。
如图43所示，在另一具体实施例中，通过设置所述线型半导体沟道403的高度，可以使得所述半导体沟道呈竖直结构。
如图44～46所示，采用如图6所示的介质牺牲层202及半导体层203交替层叠的多层结构，上述步骤3)刻蚀所述多层结构，可以形成多根堆叠的线型半导体沟道403，从而制备出含有多层半导体沟道的器件，可大大提高器件的驱动能力。
传统的环栅晶体管面向10nm以下节点工艺，本发明可面向2nm、3nm、5nm、7nm等先进工艺节点，同时，本发明采用14nm、22nm、28nm、45nm、65nm、130nm、0.35μm、0.5μm、1μm及以上工艺也可以制备环栅器件。相比平面栅器件，本发明可以将器件的亚阈值斜率降低至接近热力学极限(越接近极限曲线越陡峭，300K常温下为60mV/dec)，将其开态电流提高两倍左右，如图60所示。
如上所述，本发明的具有环栅结构的场效应晶体管的制备方法，具有以下有益效果：
本发明通过在半导体衬底201中插入预设的介质牺牲层202，该介质牺牲层202的四周被半导体层203包裹，可以在湿法腐蚀去除所述介质牺牲层202过程中，使腐蚀停止在半导体层203，从而避免介质牺牲层202的侧向腐蚀。通过本发明方案制备的CMOS器件及相应集成电路，具有较高的电学性能，同时具有较小的工艺难度，以及更广泛的工艺兼容性。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (15)

1.一种具有环栅结构的场效应晶体管的制备方法，其特征在于，所述制备方法包括：
1)制备衬底结构，所述衬底结构包括半导体衬底，所述半导体衬底中插入有介质牺牲层；
2)定义器件区域，所述器件区域包括所述介质牺牲层及包覆所述介质牺牲层的半导体层，对所述器件区域进行阱掺杂，并所述器件区域外围形成隔离区；
3)刻蚀所述介质牺牲层上方的半导体层，以形成线型半导体沟道，所述线型半导体沟道两端连接有所述半导体层；
4)采用湿法腐蚀去除所述介质牺牲层以在所述线型半导体沟道下方形成空腔，所述湿法腐蚀自动停止于所述半导体层；
5)形成包围所述线型半导体沟道的栅介质层及栅电极层，以形成栅极结构；
6)在所述线型半导体沟道两端的所述半导体层中形成源区及漏区。
2.根据权利要求1所述的具有环栅结构的场效应晶体管的制备方法，其特征在于：所述介质牺牲层的长度范围介于20纳米～2微米，宽度范围介于20纳米～2微米，厚度范围介于10纳米～300纳米。
3.根据权利要求1所述的具有环栅结构的场效应晶体管的制备方法，其特征在于，步骤1)制备衬底结构包括：
1-1)提供半导体衬底，在所述半导体衬底表面形成介质层；
1-2)刻蚀所述介质层，以形成图形化的介质牺牲层，所述介质牺牲层的周边显露所述半导体衬底；
1-3)基于显露的所述半导体衬底，在所述半导体衬底及所述介质牺牲层上外延半导体层，所述半导体层包覆所述介质牺牲层，以形成所述衬底结构。
4.根据权利要求3所述的具有环栅结构的场效应晶体管的制备方法，其特征在于：还包括重复进行步骤1-1)～步骤1-3)的步骤，以形成介质牺牲层及半导体层交替层叠的多层结构，步骤3)刻蚀所述多层结构，以形成多根堆叠的线型半导体沟道。
5.根据权利要求1所述的具有环栅结构的场效应晶体管的制备方法，其特征在于，步骤1)制备衬底结构包括：
1-1)提供半导体衬底，在所述半导体衬底上形成图形化的掩膜层；
1-2)对所述半导体衬底进行离子注入及退火，以在半导体衬底内部形成介质牺牲层；
1-3)去除所述掩膜层，以形成所述衬底结构。
6.根据权利要求5所述的具有环栅结构的场效应晶体管的制备方法，其特征在于，步骤1-2)注入的离子包括氧离子、氮离子、碳离子中的一种或两种以上，注入剂量介于1e15/cm2～2e17/cm2之间。
7.根据权利要求5所述的具有环栅结构的场效应晶体管的制备方法，其特征在于：步骤1-2)通过不同深度的多次离子注入，以形成介质牺牲层及半导体层交替层叠的多层结构，步骤3)刻蚀所述多层结构，以形成多根堆叠的线型半导体沟道。
8.根据权利要求1所述的具有环栅结构的场效应晶体管的制备方法，其特征在于，步骤1)制备衬底结构包括：
1-1)提供一SOI衬底，所述SOI衬底包括硅衬底、埋氧层及顶硅层；
1-2)通过光刻工艺及刻蚀工艺刻蚀所述顶硅层、埋氧层及硅衬底，以形成显露所述硅衬底的凹槽，所述凹槽间隔所述埋氧层以形成介质牺牲层；
1-3)基于显露的所述硅衬底，在所述凹槽及所述顶硅层上外延半导体层，并对所述半导体层进行抛光，以形成所述衬底结构。
9.根据权利要求1所述的具有环栅结构的场效应晶体管的制备方法，其特征在于，步骤1)制备衬底结构包括：
1-1)提供一多层SOI衬底，所述多层SOI衬底包括硅衬底、多个交替层叠的埋氧层及顶硅层；
1-2)通过光刻工艺及刻蚀工艺刻蚀多个所述顶硅层、多个所述埋氧层及硅衬底，以形成显露所述硅衬底的凹槽，所述凹槽间隔所述埋氧层以形成介质牺牲层；
1-3)基于显露的所述硅衬底，在所述凹槽及所述顶硅层上外延半导体层，并对所述半导体层进行抛光，以形成所述衬底结构。
10.根据权利要求1所述的具有环栅结构的场效应晶体管的制备方法，其特征在于，步骤1)制备衬底结构包括：
1-1)提供半导体衬底，在所述半导体衬底表面形成凹槽；
1-2)在所述凹槽中填充介质牺牲层；
1-3)提供一半导体基底，键合所述半导体基底与所述半导体衬底，然后减薄所述半导体基底以形成半导体层，所述半导体层包覆所述介质牺牲层，以形成所述衬底结构。
11.根据权利要求10所述的具有环栅结构的场效应晶体管的制备方法，其特征在于，重复进行步骤1-1)～步骤1-3)，以形成以形成介质牺牲层及半导体层交替层叠的多层结构。
12.根据权利要求3～11任意一项所述的具有环栅结构的场效应晶体管的制备方法，其特征在于：在形成所述衬底结构后还包括退火的步骤，退火温度介于1300～1400℃之间，退火时长介于8～12小时之间，退火气氛包括氢气，以使所述介质牺牲层上方的半导体层再结晶，获得表面平整的半导体层。
13.根据权利要求12所述的具有环栅结构的场效应晶体管的制备方法，其特征在于：所述半导体层的表面粗糙度不大于0.2nm。
14.根据权利要求1所述的具有环栅结构的场效应晶体管的制备方法，其特征在于：步骤5)中，所述栅极结构的宽度大于所述线型半导体沟道的长度。
15.根据权利要求1所述的具有环栅结构的场效应晶体管的制备方法，其特征在于：步骤5)中，所述栅介质层还覆盖于所述空腔表面。
CN202010849605.3A 2020-08-21 2020-08-21 具有环栅结构的场效应晶体管的制备方法 Active CN111952183B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010849605.3A CN111952183B (zh) 2020-08-21 2020-08-21 具有环栅结构的场效应晶体管的制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010849605.3A CN111952183B (zh) 2020-08-21 2020-08-21 具有环栅结构的场效应晶体管的制备方法

Publications (2)

Publication Number Publication Date
CN111952183A CN111952183A (zh) 2020-11-17
CN111952183B true CN111952183B (zh) 2024-07-30

Family

ID=73359979

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010849605.3A Active CN111952183B (zh) 2020-08-21 2020-08-21 具有环栅结构的场效应晶体管的制备方法

Country Status (1)

Country Link
CN (1) CN111952183B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102569048A (zh) * 2010-12-21 2012-07-11 中国科学院微电子研究所 自对准金属硅化物的形成方法
CN104900501A (zh) * 2014-03-04 2015-09-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3358544B2 (ja) * 1998-07-01 2002-12-24 日本電気株式会社 電界効果型トランジスタの製造方法
DE10230696B4 (de) * 2002-07-08 2005-09-22 Infineon Technologies Ag Verfahren zur Herstellung eines Kurzkanal-Feldeffekttransistors
US7767546B1 (en) * 2009-01-12 2010-08-03 International Business Machines Corporation Low cost fabrication of double box back gate silicon-on-insulator wafers with built-in shallow trench isolation in back gate layer
CN105097525B (zh) * 2014-05-04 2018-06-29 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US9224858B1 (en) * 2014-07-29 2015-12-29 Globalfoundries Inc. Lateral double-diffused metal oxide semiconductor field effect transistor (LDMOSFET) with a below source isolation region and a method of forming the LDMOSFET
CN105448642B (zh) * 2014-08-29 2018-12-21 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9786681B1 (en) * 2016-04-01 2017-10-10 Sandisk Technologies Llc Multilevel memory stack structure employing stacks of a support pedestal structure and a support pillar structure
US20180108654A1 (en) * 2016-10-14 2018-04-19 GlobalFoundries, Inc. Finfet device with low resistance fins
US10651291B2 (en) * 2017-08-18 2020-05-12 Globalfoundries Inc. Inner spacer formation in a nanosheet field-effect transistor
CN111435641B (zh) * 2019-01-11 2022-06-24 中国科学院上海微系统与信息技术研究所 三维堆叠的环栅晶体管及其制备方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102569048A (zh) * 2010-12-21 2012-07-11 中国科学院微电子研究所 自对准金属硅化物的形成方法
CN104900501A (zh) * 2014-03-04 2015-09-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
CN111952183A (zh) 2020-11-17

Similar Documents

Publication Publication Date Title
US11145553B2 (en) Nonplanar device and strain-generating channel dielectric
US7164183B2 (en) Semiconductor substrate, semiconductor device, and method of manufacturing the same
JP5669954B2 (ja) 高Ｋ／金属ゲートＭＯＳＦＥＴを有するＶｔ調整及び短チャネル制御のための構造体及び方法。
US20120187523A1 (en) Method and structure for shallow trench isolation to mitigate active shorts
KR102184597B1 (ko) Finfet 반도체의 fin 품질을 향상시키기 위한 어닐링 프로세스 수행
US9324710B2 (en) Very planar gate cut post replacement gate process
US11189532B2 (en) Dual width finned semiconductor structure
US9653602B1 (en) Tensile and compressive fins for vertical field effect transistors
US11756961B2 (en) Staggered stacked vertical crystalline semiconducting channels
US9460971B2 (en) Method to co-integrate oppositely strained semiconductor devices on a same substrate
US20180053697A1 (en) Semiconductor Structure and Method for Forming the Same
TW202141568A (zh) 半導體裝置及其製造方法
TWI710012B (zh) 積體電路結構及其製造方法
CN111952183B (zh) 具有环栅结构的场效应晶体管的制备方法
CN111952184B (zh) 基于图形化埋层介质层的环栅场效应晶体管的制备方法
CN107369648B (zh) 一种双栅氧化层制造方法
CN115472502A (zh) 半导体元件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant