CN111931453A - 数据路径的修复方法、fpga电路、fpga电路设计装置 - Google Patents

数据路径的修复方法、fpga电路、fpga电路设计装置 Download PDF

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Abstract

本申请实施例提供了一种数据路径的修复方法、FPGA电路、FPGA电路设计装置，涉及FPGA电路设计技术领域，可增大数据信号的延时，避免因违例时序电路影响FPGA电路的功能。该数据路径的修复方法，包括：当FPGA电路中的时序路径为违例时序路径时，重新对所述时序路径中的至少一条内部连线进行迭代布线，以延长所述时序路径的长度，直至所述时序路径修复成功或达到预设迭代次数；其中，所述FPGA电路包括多个布线单元，每个所述内部连线为一个所述布线单元中的一条连线。

Description

数据路径的修复方法、FPGA电路、FPGA电路设计装置
技术领域
本申请涉及FPGA电路设计技术领域，具体涉及一种数据路径的修复方法、FPGA电路、FPGA电路设计装置。
背景技术
目前，因FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)电路具有可定制、并行度大、可重构等优势，在行业内广泛使用。利用FPGA的软件开发工具对用户应用设计依次进行逻辑综合、布局布线和配置位流生成，以将用户用硬件描述语言编写的逻辑电路程序编译，并生成用于配置芯片的位流下载文件下载到芯片上，即可构建起实现相应逻辑功能的电路。
发明内容
本申请的目的在于提供一种数据路径的修复方法、FPGA电路、FPGA电路设计装置，可增大数据信号的延时，避免因违例时序电路影响FPGA电路的功能。
第一方面，本申请实施例提供了一种数据路径的修复方法，包括：当FPGA电路中的时序路径为违例时序路径时，重新对时序路径中的至少一条内部连线进行迭代布线，以延长时序路径的长度，直至时序路径修复成功或达到预设迭代次数。其中，FPGA电路包括多个布线单元，每个内部连线为一个布线单元中的一条连线。
第二方面，本申请实施例提供一种FPGA电路，由第一方面所述的数据路径的修复方法设计得到。
第三方面，本申请实施例提供一种FPGA电路设计装置，包括布线模块。布线模块，用于当FPGA电路中的时序路径为违例时序路径时，重新对时序路径中的至少一条内部连线进行迭代布线，以延长时序路径的长度，直至时序路径修复成功或达到预设迭代次数。其中，FPGA电路包括多个布线单元，每个内部连线为一个布线单元中的一条连线。
本发明实施例提供一种数据路径的修复方法、FPGA电路、FPGA电路设计装置，所述数据路径的修复方法用于对FPGA电路中的违例时序路径进行修复。时序路径包括多条布线路径，布线路径包括位于布线单元中的内部连线。当时序路径为违例时序路径时，本发明实施例通过重新对该时序路径的至少一条内部连线进行迭代布线，以延长该时序路径的长度，增大数据信号的延时，从而使得数据信号在时钟信号之前到来，且确保时序单元可以稳定抓取数据信号，避免因违例时序电路影响FPGA电路的功能。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提出的FPGA电路中多条时序路径的示意图；
图2为本申请实施例提出的重新布线后的时序路径的示意图；
图3a为本申请实施例提出的重新布线前的布线路径的示意图；
图3b为本申请实施例提出的重新布线后的布线路径的示意图；
图4为本申请实施例提出的修复数据路径的流程示意图；
图5为本申请实施例提出的修复数据路径的流程示意图；
图6为本申请实施例提出的修复数据路径的流程示意图；
图7为本申请实施例提出的重新布线后的布线路径的示意图；
图8为本申请实施例提出的FPGA电路中各个单元之间的连接关系图。
附图标记：
100-FPGA电路；101-可编程逻辑单元；102-输入单元；103-输出单元；104-可编程布线资源；10-时序路径；11-布线路径；111-内部连线；1111-第一子连线；1112-第二子连线；112-外部连线；21-布线单元。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
Timing path(时序路径)，是指：利用连接关系将数据从一个时序单元到另一个时序单元，从数据的发送时序单元到数据的接收时序单元之间存在Timing path。
数据传输的过程中，为防止数据出现亚稳态，应满足Setup(建立时间)要求和Hold(保持时间)要求。其中，Setup要求为：同步电路应保证时序单元能够有效抓取数据信号，且数据信号应在时钟信号到来之前送到。Hold要求为：时序单元在抓取数据信号的过程中，数据信号应保持稳定不变。若数据路径延时太小或时钟路径延时太大，将会导致数据信号在时钟信号到来之后送到，或者，时钟信号到来的时候，数据信号已不满足保持的时间。即，出现Hold违例问题，该条时序路径为违例时序路径，从而影响FPGA电路的功能。
基于此，本发明实施例提出以下解决方案：
本发明实施例提供一种数据路径补偿方法，如图1-图3b所示，包括：当FPGA电路100中的时序路径10为违例时序路径时，重新对时序路径10中的至少一条内部连线111进行迭代布线，以延长时序路径10的长度，直至时序路径10修复成功或达到预设迭代次数。其中，FPGA电路包括多个布线单元21，每个内部连线111为一个布线单元21中的一条连线。
此处，如图1所示，FPGA电路100包括多条时序路径10，每条时序路径10为两个时序单元之间的路径，时序路径10的起点可以是root pin(根引脚)、终点可以是end pin(结束引脚)。如图2所示，每条时序路径10由多条path arc(布线路径)11构成，多条布线路径11可以根据不同的mask(掩模板)制备得到，以满足布线需求。如图3a和图3b所示，每条布线路径11包括位于SRB(布线单元)21中的routing arc(内部连线)111和用于连接root pin、多条内部连线111、end pin的多条外部连线112。
其中，如图3a所示，每个布线单元21内可以仅设置有一条内部连线111；或者，如图7所示，每个布线单元21内也可以设置有多条内部连线112。
在一些实施例中，在对违例时序路径进行修复的过程中，当数据信号在时钟信号到来之前送到，且时序单元可以稳定抓取数据信号时，可以认为对该条违例时序路径修复成功。
在一些实施例中，如图3a和图3b所示，对时序路径10中的至少一条内部连线111进行迭代布线，以延长时序路径10的长度，即，延长至少一条内部连线111的长度，从而起到延长整条时序路径10的长度的目的。
在一些实施例中，不对预设迭代次数的具体次数与用于设计FPGA的装置等有关，本发明实施例对此不作特殊限定。
可选的，预设迭代次数可以是500，可以认为对内部连线111进行500次迭代布线，还不能修复违例时序路径，则该条时序路径10无法被修复。
本发明实施例提供一种数据路径补偿方法，通过对时序路径10中的至少一条内部连线111进行迭代布线，以延长时序路径10的长度，增大数据信号的延时，从而使得数据信号在时钟信号之前到来，且确保时序单元可以稳定抓取数据信号，避免因违例时序电路影响FPGA电路100的功能。
如图4所示，本发明实施例提供一种数据路径补偿方法，包括：
S11、根据slack(满足时序要求的余量时间)，依次对FPGA电路中的多条时序路径10进行排序，时序路径10的满足时序要求的余量时间越小，其在多条时序路径10中的排序越靠前。
在一些实施例中，可以先按照满足时序要求的余量时间，依次对FPGA电路100中的多条时序路径10进行排序，说明该条时序路径10的违例越严重，其排在多条时序路径10中的排序越靠前，可以优先对该条时序路径进行修复。
S12、按照多条时序路径10的排列顺序，对时序路径10进行预判断，以确认时序路径10为违例时序路径或非违例时序路径。
在一些实施例中，确定FPGA电路100中多条时序路径10的排序后，按照多条时序路径10的排列顺序，对当前排序中时序最差的一条时序路径10进行预判断。
若该条时序路径10为违例时序路径，则重新对时序路径10中的至少一条内部连线111进行迭代布线，直至该条时序路径10修复成功或达到预设迭代次数，输出修复成功或修复失败的结果。
若该条时序路径10为非违例时序路径，由于其还未进行过迭代布线，即可预判断为非违例时序路径，因此，说明该条时序路径10即使未重新布线，也不存在违例现象，可直接输出结果，并跳出迭代布线。
在此基础上，由于该条时序路径10为非违例时序路径，因此，排在该条时序路径10之后的时序路径10也为非违例时序路径，这些非违例时序路径也可以直接跳出迭代布线，可省去预判断的步骤，简化修复过程。
S13、如图3a和图3b所示，当FPGA电路100中的时序路径10为违例时序路径时，重新对时序路径10中的至少一条内部连线111进行迭代布线，以延长时序路径10的长度，直至时序路径10修复成功或达到预设迭代次数。其中，FPGA电路包括多个布线单元21，每个内部连线111为一个布线单元21中的一条连线。
在一些实施例中，在对违例时序路径进行修复的过程中，当数据信号在时钟信号到来之前送到，且时序单元可以稳定抓取数据信号时，可以认为对该条违例时序路径修复成功。
在一些实施例中，在对按照步骤S11和步骤S12排序得到的多条违例时序路径进行修复时，可以按照多条时序路径10的排列顺序，在同一时间仅对一条违例时序路径进行修复。
在一些实施例中，如图3a和图3b所示，对时序路径10中的至少一条内部连线111进行迭代布线，以延长时序路径10的长度，即，延长至少一条内部连线111的长度，从而起到延长整条时序路径10的长度的目的。
在一些实施例中，不对预设迭代次数的具体次数与用于设计FPGA的装置等有关，本发明实施例对此不作特殊限定。
可选的，预设迭代次数可以是500，可以认为对内部连线111进行500次迭代布线，还不能修复违例时序路径，则该条时序路径10无法被修复。
基于上述步骤S11、步骤S12、以及步骤S13，预判断的结果不同，数据路径的修复方法的过程也不相同，具体的：先根据满足时序要求的余量时间，依次对FPGA电路100中的多条时序路径10进行排序。之后，按照多条时序路径10的排列顺序，对多条时序路径10进行预判断，以确认FPGA电路100中是否存在违例时序路径，若存在违例时序路径，则依次重新对时序路径中的至少一内部连线111进行迭代布线，直至修复成功或达到预设迭代次数，并输出结果；若不存在违例时序路径，则直接输出结果。
本发明实施例提供一种数据路径的修复方法，用于对FPGA电路100中的违例时序路径进行修复。时序路径10包括多条布线路径11，布线路径11包括位于布线单元21中的内部连线111。当时序路径10为违例时序路径时，本发明实施例通过重新对该时序路径10的至少一条内部连线111进行迭代布线，以延长该时序路径10的长度，增大数据信号的延时，从而使得数据信号在时钟信号之前到来，且确保时序单元可以稳定抓取数据信号，避免因违例时序电路影响FPGA电路100的功能。
如图6所述，可重新对时序路径10中的一条内部连线111进行布线，该数据路径补偿方法包括：
S11、根据满足时序要求的余量时间，依次对FPGA电路100中的多条时序路径10进行排序，时序路径10的满足时序要求的余量时间越小，其在多条时序路径10中的排序越靠前。
本实施例的步骤S11的解释说明与前述实施例的步骤S11的解释说明相同，在此不再赘述。
S12、按照多条时序路径10的排列顺序，对时序路径10进行预判断，以确认时序路径10为违例时序路径或非违例时序路径。
本实施例的步骤S12的解释说明与前述实施例的步骤S12的解释说明相同，在此不再赘述。
S131、当时序路径10为违例时序路径时，断开该条时序路径10在重新布线前的内部连线111，重新布线前的内部连线111分别与其所在的布线单元21的第一引脚pin1和第二引脚pin2电连接。图7中带箭头的虚线表示重新布线前的内部连线111，该内部连线111的两端分别与第一引脚pin1和第二引脚pin2电连接。
此处，步骤S131对应在对一条时序路径10的一条内部连线111进行迭代布线时，仅需断开重新布线前的一条内部连线111。当然，也可以断开一条时序路径10中的多条内部连线111，以延长该时序路径10的长度，本发明实施例对此不作特殊限定。
在一些实施例中，在对一条内部连线111进行重新布线时，可通过A*算法确定内部连线111上的某一引脚为可扩展的引脚，即，可通过A*算法确定断开时序路径10上的某一引脚，以断开内部连线111。
具体的，f(n)＝g(n)+h(n)，n表示待扩展的引脚，g(n)表示起始引脚pin1到n的实际代价，h(n)表示n到终点r节点(rnode)的预估代价。对于引脚n，若其f(n)的值在区间(min_dly，max_dly)范围内，则认为n是一个可扩展引脚。
如图7所示，当待扩展的引脚n(图7中的第二引脚)与原内部连线111的rnode重合、且f(n)的值在区间(min_dly，max_dly)范围内时，待扩展引脚n为可扩展引脚。
其中，min_dly为时序路径10在保证无Hold违例时，所能接受的最小延时；max_dly为时序路径10在保证无Hold违例时，所能接受的最大延时。min_dly和max_dly的具体取值，可根据客户需求决定。
S132、如图7所示，重新设置分别与第一引脚pin1和第二引脚pin2电连接的内部连线111，重新设置后的内部连线111包括位于多个布线单元21中的多条第一子连线1111和连接多条第一子连线1111的第二子连线1112；其中，每个第一子连线1111为一个布线单元21中的一条连线。图5中加粗的实线表示重新设置后的内部连线111。
此处，步骤S132对应在对一条时序路径10的一条内部连线111进行迭代布线时，仅需重新设置一条内部连线111。当然，也可以重新设置一条时序路径10中的多条内部连线111，以延长该时序路径10的长度，本发明实施例对此不作特殊限定。
在一些实施例中，如图7所示，首尾两端的第一子连线1111分别与第一引脚pin1和第二引脚pin2电连接；或者，首尾两端的第一子连线1111分别通过第二子连线1112与第一引脚pin1和第二引脚pin2电连接。
在一些实施例中，如图7所示，重新布线前的内部连线111位于一个布线单元21中，重新布线后的内部连线111的多条第一子连线1111分设于多个布线单元21中。
在一些实施例中，重新布线后的多条第一子连线1111所在的多个布线单元21中，除重新布线前的内部连线111所在的布线单元21以外的多个布线单元21，其可以是FPGA电路100原有的，也可以是在重新布线时新增的。若除重新布线前内部连线111所在的布线单元21以外的多个布线单元21为FPGA电路100原有的，则应确保新增的第一子连线1111不会干扰这些布线单元21中的其他连线。
在一些实施例中，不对重新布线后的多条第一子连线1111所在的多个布线单元21的个数，以及重新布线后的内部连线111的长度进行限定，可根据该条时序电路10的违例情况来设计。
本发明实施例提供一种数据路径的修复方法，用于对FPGA电路100中的违例时序路径进行修复。时序路径10包括多条布线路径11，布线路径11包括位于布线单元21中的内部连线111。当时序路径10为违例时序路径时，本发明实施例可先断开该时序路径10的一条内部连线111，之后再重新布线，设置新的内部连线111，重新布线后的内部连线111的长度大于重新布线前的内部连线111的长度，从而延长该时序路径10的长度，增大数据信号的延时，从而使得数据信号在时钟信号之前到来，且确保时序单元可以稳定抓取数据信号，避免因违例时序电路影响FPGA电路100的功能。在此基础上，由于仅需重新对一条内部连线111进行布线，还可简化数据路径的修复过程。
本发明实施例还提供一种FPGA电路100，由前述任一实施例所述的数据路径的修复方法设计得到。
如图8所示，FPGA电路100还可以包括可编程逻辑单元101、输入单元102、输出单元103和可编程布线资源104等。多个可编程逻辑单元101按照一定的规则分布于整个FPGA电路100中，可利用可编程布线资源104将多个可编程逻辑单元101、输入单元102、以及输出单元103连接起来，构成特定功能的FPGA电路100。
本发明实施例提供一种FPGA电路100，其解释说明和有益效果与前述一种数据路径的修复方法的解释说明和有益效果相同，在此不再赘述。
本发明实施例还提供一种FPGA电路设计装置，包括布线模块。布线模块，用于当FPGA电路中的时序路径为违例时序路径时，重新对时序路径10中的至少一条内部连线111进行迭代布线，以延长时序路径10的长度，直至时序路径10修复成功或达到预设迭代次数。其中，FPGA电路100包括多个布线单元21，每个内部连线111为一个布线单元21中的一条连线。
在一些实施例中，不对具体的FPGA电路设计装置进行限定，只要FPGA电路设计装置至少可以完成对时序路径10中的至少一条内部连线111进行迭代布线即可。
示例的，FPGA电路设计装置可以为EDA(Electronic design automation，电子设计自动化工具)。
本发明实施例提供一种FPGA电路设计装置，FPGA电路设计装置包括布线模块。可利用布线模块重新对内部连线111进行迭代布线，以延长时序路径10的长度，增大数据信号的延时，从而使得数据信号在时钟信号之前到来，且确保时序单元可以稳定抓取数据信号，避免因违例时序电路影响FPGA电路100的功能。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种数据路径的修复方法，其特征在于，包括：
当FPGA电路中的时序路径为违例时序路径时，重新对所述时序路径中的至少一条内部连线进行迭代布线，以延长所述时序路径的长度，直至所述时序路径修复成功或达到预设迭代次数；
其中，所述FPGA电路包括多个布线单元，每个所述内部连线为一个所述布线单元中的一条连线。
2.根据权利要求1所述的方法，其特征在于，所述重新对所述时序路径中的一条内部连线进行布线，包括：
断开重新布线前的所述内部连线，重新布线前的所述内部连线分别与其所在的所述布线单元的第一引脚和第二引脚电连接；
重新设置分别与所述第一引脚和所述第二引脚电连接的所述内部连线，重新设置后的所述内部连线包括位于多个所述布线单元中的多条第一子连线和连接多条所述第一子连线的第二子连线；其中，每个所述第一子连线为一个所述布线单元中的一条连线。
3.根据权利要求1或2所述的方法，其特征在于，所述重新对所述时序路径中的至少一条内部连线进行迭代布线之前，还包括：
根据满足时序要求的余量时间，依次对所述FPGA电路中的多条所述时序路径进行排序，所述时序路径的满足时序要求的时间越小，其在多条所述时序路径中的排序越靠前；
按照多条所述时序路径的排列顺序，对所述时序路径进行预判断，以确认所述时序路径为违例时序路径或非违例时序路径。
4.根据权利要求3所述的方法，其特征在于，所述方法还包括：
当所述时序路径为所述非违例时序路径时，该时序路径跳出迭代布线。
5.根据权利要求4所述的方法，其特征在于，当所述时序路径为所述非违例时序路径时，排在该条时序路径之后的所述时序路径跳出迭代布线。
6.根据权利要求1或2所述的方法，其特征在于，所述重新对所述时序路径中的至少一条内部连线进行迭代布线，包括：重新对所述时序路径中的一条内部连线进行迭代布线。
7.根据权利要求1或2所述的方法，其特征在于，所述预设迭代次数为500次。
8.一种FPGA电路，其特征在于，由权利要求1-7任一项所述的数据路径的修复方法设计得到。
9.一种FPGA电路设计装置，其特征在于，包括布线模块；
所述布线模块，用于当FPGA电路中的时序路径为违例时序路径时，重新对所述时序路径中的至少一条内部连线进行迭代布线，以延长所述时序路径的长度，直至所述时序路径修复成功或达到预设迭代次数；其中，所述FPGA电路包括多个布线单元，每个所述内部连线为一个所述布线单元中的一条连线。
10.根据权利要求9所述的FPGA电路设计装置，其特征在于，所述FPGA电路设计装置为EDA工具。
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