CN111863973B - 肖特基二极管及其制备方法 - Google Patents
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Abstract
本公开涉及肖特基二极管及其制备方法。一种肖特基二极管包括：衬底层；位于衬底层上的第一结构和第二结构，其中第一结构与第二结构之间为隔离槽结构，第一结构包括第一主体区和从第一主体区延伸的悬臂梁，第二结构包括第二主体区，并且第二主体区包括位于衬底层上的重掺杂层以及位于重掺杂层上的轻掺杂层；以及肖特基接触结构，该肖特基接触结构包括：接触金属层，位于轻掺杂层上并与悬臂梁的端部相接；以及钝化层，位于轻掺杂层上并且包围接触金属层，其中重掺杂层中对应于接触金属层的位置具有一个或多个区域，这一个或多个区域与轻掺杂层相接并且与轻掺杂层的对应区域在接触界面形成耗尽区。
Description
技术领域
本发明涉及二极管技术领域，尤其涉及肖特基二极管及其制备方法。
背景技术
太赫兹波是指频率在100GHz-l0THz范围内的电磁波，与毫米波的高端、亚毫米波及远红外有所交叠，处于宏观电子学向微观光子学的过度领域。太赫兹频率低端范围内，通常是将毫米波通过非线性半导体器件倍频至太赫兹频段来获得固态源。
利用肖特基二极管器件实现高效倍频有许多优点，同时肖特基二极管器件可稳定工作于30GHz~3000GHz整个毫米波及亚毫米波频段，因此肖特基二极管高效倍频技术非常适于高性能的毫米波、亚毫米波、太赫兹波系统。
当肖特基二极管用于倍频工作时，一般输入的功率较大，约为100mW-500mW，有时甚至输入更大的输入功率。在大功率输入的情况下，肖特基二极管中的电流较大。对于传统的肖特基二极管，电流在通过肖特基结时有强烈的拥堵效应，造成电阻升高，耗散了输入功率，降低了肖特基二极管的功率承受容量，进而影响其倍频效率。
发明内容
根据本公开的一方面，提供一种肖特基二极管，包括：衬底层；位于衬底层上的第一结构和第二结构，其中第一结构与第二结构之间为隔离槽结构，第一结构包括第一主体区和从第一主体区延伸的悬臂梁，第二结构包括第二主体区，并且第二主体区包括位于衬底层上的重掺杂层以及位于重掺杂层上的轻掺杂层；以及肖特基接触结构，该肖特基接触结构包括：接触金属层，位于轻掺杂层上并与悬臂梁的端部相接；钝化层，位于轻掺杂层上并且包围接触金属层，其中重掺杂层中对应于接触金属层的位置具有一个或多个区域，这一个或多个区域与轻掺杂层相接并且与轻掺杂层的对应区域在接触界面形成耗尽区。
根据本公开的一方面，提供了一种混频器，该混频器包括如上所述的肖特基二极管。
根据本公开的一方面，提供了一种倍频器，该倍频器包括如上所述的肖特基二极管。
根据本公开的又一方面，提供了一种制备肖特基二极管的方法，包括：提供衬底层；在衬底层上形成第一结构和第二结构，其中第一结构与第二结构之间为隔离槽结构，第一结构包括第一主体区和从第一主体区延伸的悬臂梁，第二结构包括第二主体区，并且第二主体区包括位于衬底层上的重掺杂层以及位于重掺杂层上的轻掺杂层；在第二主体区上形成肖特基接触结构，肖特基接触结构包括：接触金属层，位于轻掺杂层上并与悬臂梁的端部相接；钝化层，位于轻掺杂层上上并且包围接触金属层，其中重掺杂层中对应于接触金属层的位置具有一个或多个区域，这一个或多个区域与轻掺杂层相接并且与轻掺杂层的对应区域在接触界面形成耗尽区。
根据本公开的肖特基二极管及其制备方法，在重掺杂层中对应于接触金属层的位置具有一个或多个区域，这些区域与上方的轻掺杂层的对应区域的接触界面形成耗尽区，这样可以提升和改善肖特基二极管的反偏击穿电压，从而提升肖特基二极管结的功率承受容量。
附图说明
通过参考附图会更加清楚地理解本公开的实施例的特征和优点，附图是示意性的而不应理解为对本公开进行任何限制，在附图中：
图1是示出了根据本公开实施例的一种肖特基二极管的简化结构的顶视图；
图2是示出了根据本公开实施例的一种肖特基二极管的截面示图；
图3是示出了根据本公开实施例的一种肖特基二极管的截面示图；
图4是示出了根据本公开实施例的一种肖特基二极管的截面示图；
图5是示出了根据本公开实施例的一种肖特基二极管的截面示图；
图6是示出了根据本公开实施例的一种肖特基二极管的截面示图；
图7是示出了根据本公开实施例的一种肖特基二极管的截面示图；以及
图8是示出了根据本公开实施例的一种制备肖特基二极管的方法流程图。
具体实施方式
下面对本公开的实施例的详细描述涵盖了许多具体细节，以便提供对本发明的全面理解。但是，对于本领域技术人员来说显而易见的是，本公开的实施例可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本发明的示例来提供对本发明更清楚的理解。本发明绝不限于下面所提出的任何具体配置和方法步骤，而是在不脱离本发明的教导的前提下覆盖了相关元素、部件和方法步骤的任何修改、替换和改进。
倍频器功率容量输出可以通过增加肖特基二极管的个数或增加肖特基结面积来提高，然而增加肖特基二极管的个数会降低频率转换效率，而增加肖特基结面积会改变频率特性，因此还需要在当前工艺基础上提高单个肖特基二极管的处理功率能力，从而整体提高倍频器的工作效率以及承受功率容量。
对于倍频器的肖特基二极管而言，关键的技术参数包括：（1）工作在正向偏压下的串联电阻Rs，其确定倍频器工作时的变频损耗；（2）零偏压下的电容Cjo，其确定倍频输出频率；（3）反偏击穿电压BV，其主要决定倍频器工作时的输出功率容量。串联电阻Rs和零偏压下的电容Cjo这些技术参数主要依赖于肖特基二极管主体区外延层的掺杂浓度、厚度及肖特基接触面积，可以通过优化得到较优的范围区间，但反偏击穿电压BV却很难在外延层参数确定的情况下得到提升或改善，而这也限制了肖特基二极管结的功率承受容量。
本公开提供了一种肖特基二极管及其制备方法，在重掺杂层中对应于接触金属层的位置具有一个或多个区域，这些区域与上方的轻掺杂层的对应区域的接触界面形成耗尽区，这样可以提升和改善肖特基二极管的反偏击穿电压，从而提升肖特基二极管结的功率承受容量。下面参考附图来进行详细描述。
图1是示出了根据本公开实施例的一种肖特基二极管100的简化结构的顶视图。如图1所示，该肖特基二极管100包括：衬底层101；位于衬底层101上的第一结构102和第二结构103，其中第一结构102与第二结构103之间为隔离槽结构104。第一结构102包括第一主体区105和从第一主体区105延伸的悬臂梁106。第二结构103包括第二主体区107，第二主体区包括位于衬底层101上的重掺杂层以及位于重掺杂层上的轻掺杂层。该肖特基二极管100还包括：肖特基接触结构108，该肖特基接触结构108包括：接触金属层，位于轻掺杂层上并与悬臂梁106的端部相接；以及钝化层，位于轻掺杂层上上并且包围接触金属层，其中重掺杂层中对应于接触金属层的位置具有一个或多个区域，这一个或多个区域与轻掺杂层相接并且与轻掺杂层的对应区域在接触界面形成耗尽区。
在一些实施例中，一个或多个区域包括重掺杂区并且掺杂类型不同于重掺杂层中一个或多个区域以外的区域的掺杂类型。
在一些实施例中，重掺杂层为N型掺杂，并且这一个多个区域为P型掺杂
在一些实施例中，这一个多个区域的掺杂浓度大于重掺杂层的掺杂浓度。
在一些实施例中，这一个或多个区域包括内部嵌入有重掺杂多晶硅的绝缘层，重掺杂多晶硅具有导电特性。
在一些实施例中，绝缘层的与轻掺杂层交界的部分越靠近隔离槽结构越薄。
下面参考图2-7并借助于具体的实现方式来更详细的描述根据本公开的肖特基二极管。应注意，图2-7中给出的截面示图对应于图1中的顶部视图沿A-A’的截面的图示。
图2是示出了根据本公开实施例的一种肖特基二极管200的截面示图。如图2所示，该肖特基二极管200包括：衬底层201；位于衬底层201上的第一结构202和第二结构203，其中第一结构202与第二结构203之间为隔离槽结构204。第一结构202包括第一主体区205（包括205-1、205-2、205-3、205-4）和从第一主体区205延伸的悬臂梁206。第二结构203包括第二主体区207，第二主体区207包括位于衬底层上201的重掺杂层207-1以及位于重掺杂层上的轻掺杂层207-2。该肖特基二极管200还包括：肖特基接触结构208，该肖特基接触结构208包括：接触金属层208-1，位于轻掺杂层207-2上并与悬臂梁206的端部相接；以及钝化层208-2，位于轻掺杂层207-2上并且包围接触金属层208-1，其中重掺杂层207-1中对应于接触金属层208-1的位置具有一个区域209，此区域209与轻掺杂层207-2相接并且与轻掺杂层207-2的对应区域在接触界面形成耗尽区。
具体地，衬底层201可以为半绝缘衬底层，例如，半绝缘GaAs层，用以支撑整个肖特基二极管。在一些实施例中，衬底层201在微纳加工后的最终厚度在5μm~100μm之间。
第二主体区207包括：位于衬底层201上的重掺杂层207-1；以及位于重掺杂层207-1上的轻掺杂层207-2。重掺杂层207-1可以从衬底层201外延生长并通过重掺杂而形成。重掺杂层207-1例如可以为重掺杂GaAs层。在一些实施例中，重掺杂层207-1的掺杂浓度大于1×1018cm-3，优选为5×1018cm-3。在一些实施例中，重掺杂层207-1的厚度在1μm~10μm之间。
在本实施例中，重掺杂层207-1中对应于接触金属层208-1的位置具有一个区域209。应理解，这里的重掺杂层中对应于接触金属层的位置并不是仅与接触金属层对应的对准位置，而是包括了这种对准位置的区域。如图2所示，区域209位于重掺杂层207-1中并且对应于接触金属层208-1的位置，并且该区域209在重掺杂层207-1的靠上位置，与上方的轻掺杂层207-2相接。区域209的基材与重掺杂层207-1中此区域以外的基材可以相同或不同。区域209为重掺杂区。区域209中的掺杂类型不同于此区域以外的掺杂类型。在一些实施例中，重掺杂层207-1为N型掺杂，如N型掺杂的GaAs层，并且在此情况中，区域209为P型掺杂，如P型掺杂的GaAs。在一些实施例中，重掺杂层207-1为P型掺杂，如P型掺杂的GaAs层，并且在此情况中，区域209为N型掺杂，如N型掺杂的GaAs。区域209中的掺杂浓度可以与该区域外的掺杂浓度相同或不同。在一些实施例中，区域209的掺杂浓度大于重掺杂层207-1的掺杂浓度。区域209的掺杂浓度例如大于5×1018cm-3。在一些实施例中，区域209的厚度在0.1μm~1μm之间。应理解，虽然图2中示出该区域209可以为一个类似长条状的区域，但是该区域209的形状并不限于图中所示。
轻掺杂层207-2可以从重掺杂层207-1外延生长。轻掺杂层207-2例如可以为轻掺杂GaAs层。轻掺杂层207-2与重掺杂层207-1的掺杂类型相同，如为N型掺杂，则轻掺杂层207-2也为N型掺杂，差别在于轻掺杂层207-2的浓度低于重掺杂层207-1的掺杂浓度。在一些实施例中，轻掺杂层207-2的掺杂浓度在0.2×1016 cm-3~5×1017cm-3范围内，优选在1×1017 cm-3~2×1017cm-3范围内。在一些实施例中，轻掺杂层207-2的厚度在0.1μm ~1μm之间。重掺杂层207-1、轻掺杂层207-2以及区域209的掺杂物可以使用本领域在制作二极管的体区时通常使用的掺杂物，如，Zn掺杂或Si掺杂，本公开并不限于此。
如此，由于轻掺杂层207-2与重掺杂层207-1的掺杂类型相同，而在重掺杂层207-1中提供的特定区域209与重掺杂层207-1的其他区域的掺杂类型不同，这样重掺杂层207-1的此区域209与低掺杂层207-2的对应于区域在接触界面形成PN结，也会在该PN结附近形成耗尽区，且该耗尽区会随着反向偏压的增大而逐渐扩展，直到将低掺杂区域完全耗尽，从而可在提高低掺杂区域内电场分布的同时，平衡电场分布，进而提升改善肖特基二极管的整体反偏击穿电压。
此外，如图所示，接触金属层208-1形成在轻掺杂层207-2上方并与悬臂梁206的端部相接。接触金属层208-1和轻掺杂层207-2之间形成金属-半导体肖特基接触。在一些实施例中，接触金属层208-3可以自下而上为Ti/Pt/Au。应理解，在本公开中，方位词“上”和“下”是相对概念，越靠近衬底层越靠下，越远离衬底层越靠上。
如图所示，钝化层208-2形成在轻掺杂层207-2上方并包围接触金属层208-1。应当理解，这里的包围并不是在接触金属层208-1的整个厚度上都把接触金属层208-1全部围住，而是在接触金属层208-1以外的地方对下方的轻掺杂层207-2形成完全保护。实际上，钝化层208-2的厚度小于接触金属层208-1，从而悬臂梁206能够作为接触金属层208-1和第二结构202的金属电极之间的空气桥。在一些实施例中，钝化层208-2可以包括以下项中的任一项：SiO2、Si3N4、Al2O3。在一些实施例中，钝化层208-2的厚度在0.1μm ~1μm之间。
如图所示，在第一结构202中，第一主体区205包括：位于衬底层201上的重掺杂层205-1；位于重掺杂层205-1上的第一金属层205-2和轻掺杂层205-3；位于轻掺杂层205-3上的钝化层205-4。重掺杂层205-1、轻掺杂层205-3以及钝化层205-4可以与第二主体区203的重掺杂层207-1、轻掺杂层207-2以及钝化层208-2同步形成，因此在此不再赘述。
第一金属层205-2作为肖特基二极管200的第一电极。在一些实施例中，第一金属层205-2可以形成肖特基二极管200的阳极电极。在一些实施例中，第一金属层205-2可以自下而上为Ni/Au/Ge/Ni/Au的堆叠结构。悬臂梁206与第一金属层205-2相接，作为第一金属层205-2与肖特基接触结构208之间的空气桥。悬臂梁206包括第二金属层。在一些实施例中，第二金属层可以包括Au。在一些实施例中，第二金属层的厚度在1μm~2μm之间。
除上述以外，如图所示，第二结构203还包括第三金属层210，作为肖特基二极管200的第二电极。在一些实施例中，第一金属层205-2可以形成肖特基二极管200的阴极电极。在使用中，通过肖特基二极管200的第一电极和第二电极，肖特基二极管200可以按需被反向并联或同向串联。
根据本公开实施例的肖特基二极管，在重掺杂层中对应于接触金属层的位置具有一个区域，该区域中的掺杂类型不同于此区域以外的掺杂类型，这样在该区域与轻掺杂层的对应区域的接触界面形成耗尽区，可以提升和改善肖特基二极管的反偏击穿电压，从而提升肖特基二极管结的功率承受容量。
图3是示出了根据本发明实施例的一种肖特基二极管300的截面示图。与图2中相同的标号表示相同的部位或组件。
肖特基二极管300与肖特基二极管200的不同主要在于在重掺杂层中对应于接触金属层的位置处存在多个区域，每个区域的掺杂类型不同于这多个区域以外的掺杂类型。下面详细描述不同之处，并且其他与图2相同的配置将被省略以免不必要造成模糊
更具体地，替代图2中的区域209，重掺杂层207-1中对应于接触金属层208-1的位置具有多个区域211。如图所示，图中示出了三个区域211。然而应理解，区域211的数量可以更多或更少，这仅受限于重掺杂层207-1的尺寸。这些区域211的基材、掺杂物、掺杂浓度、厚度等可以参照图2中对于区域209的描述的配置，因此在此不再赘述。
如此，重掺杂层的各个区域211与低掺杂层207-1的对应于区域在接触界面形成PN结，也会在PN结附近形成耗尽区，且该耗尽区会随着反向偏压的增大而逐渐扩展，直到将低掺杂区域完全耗尽，从而可在提高低掺杂区域内电场分布的同时，平衡电场分布，进而提升改善肖特基二极管的整体反偏击穿电压，进而提升肖特基二极管结的功率承受容量。
图4是示出了根据本发明实施例的一种肖特基二极管400的截面示图。与图2中相同的标号表示相同的部位或组件。
肖特基二极管400与肖特基二极管200的不同主要在于在重掺杂层中对应于接触金属层的位置的区域包括内部嵌入有重掺杂多晶硅的绝缘层。下面详细描述不同之处，并且其他与图2相同的配置将被省略以免不必要造成模糊。
更具体地，替代图2中的区域209，重掺杂层207-1中对应于接触金属层208-1的位置具有一个区域212。应理解，这里的重掺杂层中对应于接触金属层的位置并不是仅与接触金属层对应的对准位置，而是包括了这种对准位置的区域。如图4所示，区域212位于重掺杂层207-1中并且对应于接触金属层208-1的位置，并且该区域212在重掺杂层207-1的靠上位置，与上方的轻掺杂层207-2相接。
区域212中为绝缘层。在一些实施例中，绝缘层例如为二氧化硅绝缘层。在一些实施例中，此区域（即绝缘层）的厚度为0.05μm-1μm之间。绝缘层内部嵌入有重掺杂多晶硅213。重掺杂多晶硅213可以为N+型或P型重掺杂多晶硅。重掺杂多晶硅213的掺杂浓度可以为大于1×1019 cm-3。掺杂物可以为能够使得多晶硅表现出导电特性的物质，例如但不限于磷、硼等等，从而该结构可以作为隔离电极。将该隔离电极在包括该肖特基二极管的器件芯片的其他位置引出，从而其电位得以控制。应理解，虽然图4中示出该区域212的绝缘层和内部嵌入的重掺杂多晶硅213可以为类似长条状的区域，但是它们的形状并不限于图中所示。
如此，本实施例中埋层结构的绝缘层以及内部嵌入的重掺杂多晶硅整体构成侧氧结构，通过合适偏置电压，该结构可等效正电荷，与低掺杂层在界面位置形成耗尽区，且该耗尽区会随着反向偏压的增大而逐渐扩展，直到将低掺杂区域完全耗尽。因此，可在提高低掺杂区域内电场分布的同时，平衡电场分布，从而提高肖特基二极管的整体反偏击穿电压，进而提升肖特基二极管结的功率承受容量。
图5是示出了根据本发明实施例的一种肖特基二极管500的截面示图。与图4中相同的标号表示相同的部位或组件。
肖特基二极管500与肖特基二极管400的不同主要在于在重掺杂层中对应于接触金属层的位置处的区域内部嵌入有多个重掺杂多晶硅。下面详细描述不同之处，并且其他与图4相同的配置将被省略以免不必要造成模糊。
更具体地，替代图4中的重掺杂多晶硅213，区域212内部嵌入有多个重掺杂多晶硅214。如图所示，图中示出了三个重掺杂多晶硅214。然而应理解，重掺杂多晶硅214的数量可以更多或更少，这仅受限于区域212的尺寸。每个重掺杂多晶硅214的掺杂物可以为能够使得多晶硅表现出导电特性的物质，例如但不限于磷、硼等等，从而该结构可以作为隔离电极。将该隔离电极在包括该肖特基二极管的器件芯片的其他位置引出，从而其电位得以控制。
应理解，上述结构被描述为在一个绝缘层中嵌入有多个重掺杂多晶硅，然而也可以理解为是多个由绝缘层包围各自重掺杂多晶硅的结构，这些结构并排地布置，每个结构作为一个隔离电极，可以从相同或不同位置引出来控制其电位。在一些实现方式中，这些隔离电极也可以分立布置。
如此，本实施例中埋层结构绝缘层以及内部嵌入的重掺杂多晶硅构成侧氧结构，通过合适偏置电压，该结构可等效正电荷，与低掺杂层在界面位置形成耗尽区，且该耗尽区会随着反向偏压的增大而逐渐扩展，直到将低掺杂区域完全耗尽。因此，可在提高低掺杂区域内电场分布的同时，平衡电场分布，从而提高肖特基二极管的整体反偏击穿电压，进而提升肖特基二极管结的功率承受容量。
图6是示出了根据本发明实施例的一种肖特基二极管600的截面示图。与图4中相同的标号表示相同的部位或组件。
肖特基二极管600与图4中的肖特基二极管400的不同主要在于绝缘层中重掺杂多晶硅的倾角设计。下面详细描述不同之处，并且其他与图4相同的配置将被省略以免不必要造成模糊。
更具体地，替代图4中的重掺杂多晶硅213，绝缘层区域212中内部嵌入有重掺杂多晶硅215。如图所示，重掺杂多晶硅215为倾角设计，越靠近隔离槽结构越厚，越靠近电极210越薄。从另一方面来看，如图所示，绝缘层212与低掺杂层207-2的界面部分（即图中位于重掺杂多晶硅上方的部分）越靠近隔离槽结构越薄，越靠近电极210越厚。该重掺杂多晶硅215的掺杂物可以为能够使得多晶硅表现出导电特性的物质，例如但不限于磷、硼等等，从而该结构可以作为隔离电极。将该隔离电极在包括该肖特基二极管的器件芯片的其他位置引出，从而其电位得以控制。
如此，本实施例中埋层结构的绝缘层以及内部嵌入的重掺杂多晶硅整体构成侧氧结构，通过合适偏置电压，该结构可等效正电荷，与低掺杂层在界面位置形成耗尽区，且该耗尽区会随着反向偏压的增大而逐渐扩展，直到将低掺杂区域完全耗尽。因此，可在提高N型低掺杂区域内电场分布的同时，平衡电场分布，从而提高肖特基二极管的整体反偏击穿电压，进而提升肖特基二极管结的功率承受容量。另外，由于绝缘层与低掺杂层的界面处的厚度渐变，形成了倾角侧氧结构，其可在提高低掺杂区域内电场分布的同时，增强内部平衡电场分布，从而进一步提高肖特基二极管的整体反偏击穿电压，进而进一步提升肖特基二极管结的功率承受容量。
图7是示出了根据本发明实施例的一种肖特基二极管600的截面示图。与图6中相同的标号表示相同的部位或组件。
肖特基二极管700与图6中的肖特基二极管600的不同主要在于绝缘层区域中包括多个具有倾角设计的重掺杂多晶硅。下面详细描述不同之处，并且其他与图6相同的配置将被省略以免不必要造成模糊。
更具体地，替代图6中的重掺杂多晶硅215，绝缘层区域212中内部嵌入有多个重掺杂多晶硅216。如图所示，图中示出了三个重掺杂多晶硅216。然而应理解，重掺杂多晶硅216的数量可以更多或更少，这仅受限于区域212的尺寸。重掺杂多晶硅216具有倾角设计。也就是说，如图所示，对于每个重掺杂多晶硅，越靠近隔离槽结构204越厚，越靠近电极210越薄。对于这多个重掺杂多晶硅，也是越靠近隔离槽结构204越厚，越靠近电极210越薄。从另一方面来看，如图所示，绝缘层212与低掺杂层207-2的界面部分（即图中位于重掺杂多晶硅上方的部分）越靠近隔离槽结构204越薄，越靠近电极210越厚。每个重掺杂多晶硅216的掺杂物可以为能够使得多晶硅表现出导电特性的物质，例如但不限于磷、硼等等，从而该结构可以作为隔离电极。将该隔离电极在包括该肖特基二极管的器件芯片的其他位置引出，从而其电位得以控制。
应理解，上述结构被描述为在一个绝缘层中嵌入有多个重掺杂多晶硅，然而也可以理解为是多个由绝缘层包围重掺杂多晶硅的结构，这些结构相接地布置，每个结构作为一个隔离电极，可以从相同或不同位置引出来控制其电位。这些隔离电极也可以分立布置。
如此，如此，本实施例中埋层结构的绝缘层以及内部嵌入的重掺杂多晶硅整体构成侧氧结构，通过合适偏置电压，该结构可等效正电荷，与低掺杂层在界面位置形成耗尽区，且该耗尽区会随着反向偏压的增大而逐渐扩展，直到将低掺杂区域完全耗尽。因此，可在提高N型低掺杂区域内电场分布的同时，平衡电场分布，从而提高肖特基二极管的整体反偏击穿电压，进而提升肖特基二极管结的功率承受容量。另外，由于绝缘层与低掺杂层的界面处的厚度渐变，形成了倾角侧氧结构，其可在提高低掺杂区域内电场分布的同时，增强内部平衡电场分布，从而进一步提高肖特基二极管的整体反偏击穿电压，进而进一步提升肖特基二极管结的功率承受容量。
下面描述根据本公开实施例的肖特基二极管的制备方法。图8是示出了根据本发明实施例的一种制备肖特基二极管的方法800的流程图。如图8所述，制备肖特基二极管的方法800包括步骤S801-S803。在步骤S801，提供衬底层。在步骤S802，在衬底层上形成第一结构和第二结构，其中第一结构与第二结构之间为隔离槽结构，第一结构包括第一主体区和从第一主体区延伸的悬臂梁，第二结构包括第二主体区，并且第二主体区包括位于衬底层上的重掺杂层以及位于重掺杂层上的轻掺杂层。在步骤S803，在第二主体区上形成肖特基接触结构，该肖特基接触结构包括：接触金属层，位于轻掺杂层上并与悬臂梁的端部相接；以及钝化层，位于轻掺杂层上并且包围接触金属层； 其中，重掺杂层中对应于接触金属层的位置具有一个或多个区域，这一个或多个区域与轻掺杂层相接并且与轻掺杂层的对应区域在接触界面形成耗尽区。
在一些实施例中，这一个或多个区域包括重掺杂区并且掺杂类型不同于重掺杂层中这一个或多个区域以外的区域的掺杂类型。在制备中，例如可以通过对重掺杂层进行离子注入来使得这些区域范围的掺杂类型不同于重掺杂层中这一个或多个区域以外的区域的掺杂类型。在替代方式中，可以通过对重掺杂层进行蚀刻形成开口并随后在开口中生长具有与重掺杂层不同掺杂类型的重掺杂半绝缘材料来形成这些区域。
在一些实施例中，重掺杂层为N型掺杂，并且一个多个区域为P型掺杂。
在一些实施例中，这一个多个区域的掺杂浓度大于重掺杂层的掺杂浓度。
在一些实施例中，这一个或多个区域包括内部嵌入有重掺杂多晶硅的绝缘层，重掺杂多晶硅具有导电特性。在制备中，这种区域可以例如通过如下方式形成：对重掺杂层进行蚀刻形成开口；在开口中填充第一绝缘层；在第一绝缘层上形成重掺杂多晶硅层；对重掺杂多晶硅层两侧或进行蚀刻；以及在重掺杂多晶硅层上形成第二绝缘层。在绝缘层中具有多个重掺杂多晶硅的实施例中，还需要对重掺杂多晶硅层进行蚀刻以形成多个多晶硅。
在一些实施例中，绝缘层的与轻掺杂层交界的部分越靠近隔离槽结构越薄。在制备中，在形成重掺杂多晶硅层后，还需要对重掺杂多晶硅层进行蚀刻减薄以使得其越靠近隔离槽结构越厚以形成倾角结构。在绝缘层中具有多个这种倾角结构的重掺杂多晶硅的实施例中，可以先对整个重掺杂多晶硅层进行蚀刻减薄，再对重掺杂多晶硅层进行蚀刻以形成多个重晶硅。
根据本公开的肖特基二极管制备方法，在重掺杂层中对应于接触金属层的位置具有一个或多个区域，这些区域与上方的轻掺杂层的对应区域的接触界面形成耗尽区，这样可以提升和改善肖特基二极管的反偏击穿电压，从而提升肖特基二极管结的功率承受容量。
应注意，虽然上述以GaAs为基材讨论了本发明的各实施例，但是本领域技术人员可以采用替代材料来实施本发明的实施例，例如Si、SiGe、GaN等材料。
根据本公开实施例的肖特基二极管可以用在倍频器中，尤其适用于100GHz~1THz，而且也可以用在混频器中。此外，根据本公开实施例的肖特基二极管不仅可以应用在分立二极管器件中，也可以应用到单片集成芯片或电路集成芯片中。根据应用需求，可以对二极管结数、分布特点进行单一方案或多方案组合方式进行设计，可为本公开中给出的简单结构的反向并联方式连接，也可以为同向串联方式连接。
应当注意，在权利要求中，单词“包含”或“包括”并不排除存在未列在权利要求中的元件或组件。此外，还应当注意，本说明书中使用的语言主要是为了可读性和教导的目的而选择的，而不是为了解释或者限定本发明的主题而选择的。因此，在不偏离所附权利要求书的范围的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。关于本发明的范围，说明书中所做的描述都是说明性的，而非限制性的，本发明的范围由所附权利要求书限定。
Claims (14)
1.一种肖特基二极管，包括：
衬底层；
位于所述衬底层上的第一结构和第二结构，其中所述第一结构与所述第二结构之间为隔离槽结构，所述第一结构包括第一主体区和从所述第一主体区延伸的悬臂梁，所述第二结构包括第二主体区，并且所述第二主体区包括位于所述衬底层上的重掺杂层以及位于所述重掺杂层上的轻掺杂层；以及
肖特基接触结构，该肖特基接触结构包括：
接触金属层，位于所述轻掺杂层上并与所述悬臂梁的端部相接；
钝化层，位于所述轻掺杂层上并且包围所述接触金属层，
其中，所述重掺杂层中对应于所述接触金属层的位置具有一个或多个区域，所述一个或多个区域与所述轻掺杂层相接，并且与所述轻掺杂层的对应区域在接触界面形成耗尽区。
2.根据权利要求1所述的肖特基二极管，其中所述一个或多个区域包括重掺杂区并且掺杂类型不同于所述重掺杂层中所述一个或多个区域以外的区域的掺杂类型。
3.根据权利要求2所述肖特基二极管，其中所述重掺杂层为N型掺杂，并且所述一个或多个区域为P型掺杂。
4.根据权利要求2所述肖特基二极管，其中所述一个或多个区域的掺杂浓度大于所述重掺杂层的掺杂浓度。
5.根据权利要求1所述的肖特基二极管，其中所述一个或多个区域包括内部嵌入有重掺杂多晶硅的绝缘层，所述重掺杂多晶硅具有导电特性。
6.根据权利要求5所述的肖特基二极管，其中所述绝缘层的与所述轻掺杂层交界的部分越靠近所述隔离槽结构越薄。
7.一种混频器，包括如权利要求1所述的肖特基二极管。
8.一种倍频器，包括如权利要求1所述的肖特基二极管。
9.一种制备肖特基二极管的方法，包括：
提供衬底层；
在所述衬底层上形成第一结构和第二结构，其中所述第一结构与所述第二结构之间为隔离槽结构，所述第一结构包括第一主体区和从所述第一主体区延伸的悬臂梁，所述第二结构包括第二主体区，并且所述第二主体区包括位于所述衬底层上的重掺杂层以及位于所述重掺杂层上的轻掺杂层；
在所述第二主体区上形成肖特基接触结构，所述肖特基接触结构包括：
接触金属层，位于所述轻掺杂层上并与所述悬臂梁的端部相接；以及
钝化层，位于所述轻掺杂层上并且包围所述接触金属层；
其中，所述重掺杂层中对应于所述接触金属层的位置具有一个或多个区域，所述一个或多个区域与所述轻掺杂层相接，并且与所述轻掺杂层的对应区域在接触界面形成耗尽区。
10.根据权利要求9所述的制备肖特基二极管的方法，其中所述一个或多个区域包括重掺杂区并且掺杂类型不同于所述重掺杂层中所述一个或多个区域以外的区域的掺杂类型。
11.根据权利要求10所述的制备肖特基二极管的方法，其中所述重掺杂层为N型掺杂，并且所述一个或多个区域为P型掺杂。
12.根据权利要求10所述的制备肖特基二极管的方法，其中所述一个或多个区域的掺杂浓度大于所述重掺杂层的掺杂浓度。
13.根据权利要求9所述的制备肖特基二极管的方法，其中所述一个或多个区域包括内部嵌入有重掺杂多晶硅的绝缘层，所述重掺杂多晶硅具有导电特性。
14.根据权利要求13所述的制备肖特基二极管的方法，其中所述绝缘层的与所述轻掺杂层交界的部分越靠近所述隔离槽结构越薄。
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