CN111833939A - 电源管理集成电路pmic和包括pmic的存储器模块 - Google Patents

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Abstract

电源管理集成电路(PMIC)包括电压调节器、监视电路和计数寄存器。电压调节器被配置为生成输出电压。监视电路被配置为接收输出电压的反馈电压，并在每一个周期性间隔确定反馈电压是否在阈值电压范围之外。计数寄存器被配置为存储指示反馈电压被监视电路确定为在阈值电压范围之外的次数的计数值。

Description

电源管理集成电路PMIC和包括PMIC的存储器模块
技术领域
本文描述的发明构思的实施例涉及电源管理集成电路(power managementintegrated circuit，PMIC)，涉及包括PMIC的存储器模块和计算系统，以及涉及操作包括PMIC的存储器系统的方法。
背景技术
电源管理集成电路(PMIC)主要用于向系统中包含的各种半导体设备提供和分配适当的电源电压。特别地，PMIC可以调节电源电压的电平和/或要提供给系统内给定半导体设备的电流量。然而，由于包括操作环境、操作状态、工作负载、操作频率等在内的许多因素，可能会对PMIC提供的电源电压的电源完整性(power integrity，PI)产生不利影响。
发明内容
根据本发明构思的一方面，提供一种电源管理集成电路(PMIC)，其包括电压调节器、监视电路和计数寄存器。电压调节器被配置为生成输出电压。监视电路被配置为接收输出电压的反馈电压，并在每一个周期性间隔确定反馈电压是否在阈值电压范围之外。计数寄存器被配置为存储指示反馈电压被监视电路确定为在阈值电压范围之外的次数的计数值。
根据本发明构思的另一方面，一种动态访问存储器(dynamic access memory，DRAM)模块，其包括DRAM设备和电源管理集成电路(PMIC)，被配置为向DRAM设备提供操作电压。PMIC包括电压调节器、监视电路、计数寄存器和接口(interface，I/F)。电压调节器被配置为向DRAM设备输出操作电压。监视电路被配置为接收操作电压的反馈电压，并在每一个周期性间隔确定反馈电压是否在阈值电压范围之外。计数寄存器被配置为存储指示反馈电压被监视电路确定为在阈值电压范围之外的次数的计数值。I/F被配置为将与存储在寄存器中的计数值相对应的监视数据输出到DRAM模块外部。
根据本发明构思的再一方面，提供一种动态随机访问存储器(DRAM)模块，其包括模块板，安装在该模块板上的DRAM设备以及安装在该模块板上的电源管理集成电路(PMIC)。DRAM设备包括多个操作电压端子，并且PMIC被配置为生成施加到DRAM的相应多个操作电压端子的多个操作电压，并且接收相应多个操作电压的多个反馈电压。PMIC包括监视电路，其被配置为确定多个反馈电压中的每一个在相应阈值电压范围之外的次数，并且将该次数存储在计数寄存器中。
根据本发明构思的又一方面，提供一种计算系统，其包括主机设备以及多个存储器模块。多个存储器模块每个都包括存储器设备和电源管理集成电路(PMIC)，PMIC包括电压调节器，其被配置为向存储器设备提供操作电压，PMIC将监视数据输出到主机设备，所述监视数据指示多个周期性间隔的操作电压的电压范围违规次数。主机设备被配置为基于由PMIC输出的监视数据来维护每个存储器模块的电源完整性。
根据本发明构思的另一方面，提供一种计算系统，其包括主机设备、多个第一存储器模块和多个第二存储器模块。主机设备包括处理器以及可操作地连接到处理器的第一和第二存储器控制器。多个第一存储器模块通过第一通道可操作地连接到第一存储器控制器，第一存储器模块的每一个包括多个第一存储器设备和可操作地连接到第一通道和多个第一存储器模块的第一电源管理集成电路(PMIC)。多个第二存储器模块通过第二通道可操作地连接到第二存储器控制器，第二存储器模块的每一个包括多个第二存储器设备和可操作地连接到第二通道和多个第二存储器模块的第二PMIC。每个第一存储器模块的第一PMIC包括第一电压调节器，其被配置为向第一存储器设备提供第一操作电压，以及第一监视电路，其被配置为以周期性间隔对第一操作电压的电压范围违规次数进行计数，并且将指示电压范围违规次数的监视数据通过第一通道输出到主机设备。每个第二存储器模块的第二PMIC包括第二电压调节器，其被配置为向第二存储器设备提供第二操作电压，以及第二监视电路，其被配置为以周期性间隔对第二操作电压的电压范围违规次数进行计数，并且将指示电压范围违规次数的监视数据通过第二通道输出到主机设备。
根据本发明构思的另一方面，提供一种操作存储器系统的方法。所述存储器系统包括主机设备和存储器模块，所述存储器模块包括存储器设备和电源管理集成电路(PMIC)。所述方法包括：从PMIC向存储器设备提供操作电压；从主机向存储器设备发送读取/写入命令，并对读取/写入命令进行处理，以将读取的数据从存储器设备输出到主机，或将数据从主机写入到存储器设备。所述方法还包括在读取/写入命令的处理期间，由PMIC监视操作电压的反馈电压，以在每一个周期性间隔确定反馈电压是否在阈值电压范围之外。所述方法还包括从PMIC向主机发送表示计数值的监视数据，该计数值对应于反馈电压被确定为在阈值电压范围之外的次数。
附图说明
图1A和1B示出根据本发明构思的实施例的计算系统的框图。
图2示出根据本发明构思的实施例的图1A和图1B的PMIC的框图。
图3示出根据本发明构思的实施例的图2的PMIC的监视电路和寄存器。
图4示出根据本发明构思的实施例的图1A和图1B的PMIC的操作方法的流程图。
图5示出根据本发明构思的实施例的图1A和图1B的PMIC监视反馈电压的流程图。
图6示出根据本发明构思的另一实施例的PMIC的框图。
图7示出根据本发明构思的实施例的图6的PMIC的监视电路和寄存器。
图8示出根据本发明构思的另一实施例的PMIC的框图。
图9示出根据本发明构思的实施例的图8的PMIC的监视电路和寄存器。
图10示出根据本发明构思的实施例的测试系统的框图。
图11示出根据本发明构思的另一实施例的测试系统的框图。
图12示出根据本发明构思的实施例的图11的存储器设备的框图。
图13示出根据本发明构思的实施例的图12的测试系统的操作方法的流程图。
图14示出根据本发明构思的另一实施例的计算系统的框图。
图15示出根据本发明构思的另一实施例的计算系统的框图。
图16示出根据本发明构思的实施例的计算系统的操作方法的流程图。
图17示出根据本发明构思的另一实施例的图15的计算系统的操作方法的流程图。
图18示出根据本发明构思的另一实施例的计算系统的框图。
图19示出根据本发明构思的另一实施例的计算系统的框图。
具体实施方式
图1A和图1B分别示出根据本发明构思的实施例的计算系统1a和1b的框图。计算系统1a和1b也可以被称为“电子系统”、“存储器系统”、“通信系统”、“测试系统”等。可以在电子设备、台式计算机、膝上型计算机、服务器、工作站、移动设备等中实现计算系统1a和1b。
参考图1A和图1B，计算系统1a和1b可以包括主机10、电源管理集成电路(PMIC)100和负载设备500。与计算系统1a相比，计算系统1b还可以包括分压器50。
主机10是可以与PMIC 100进行通信的主设备。例如，主机10可以根据给定通信协议(诸如串行外围设备接口(serial peripheral interface，SPI)协议、内部集成电路(inter-integrated circuit，I2C)协议或I3C协议)驱动主机10和PMIC 100之间的串行时钟线SCL和串行数据线SDA。主机10可以通过SCL将SCL信号(时钟信号)发送到PMIC 100，并且可以通过SDA将与SCL信号同步的SDA信号(数据信号)发送到PMIC 100。
主机10可以通过将SCL驱动到第一逻辑状态(例如，逻辑高)并且将SDA从第一逻辑状态驱动到第二逻辑状态(例如，逻辑低)来发起通信。主机10可以将包括PMIC 100的地址位和指示读取操作或写入操作的R/W位的SDA信号发送到PMIC 100。如稍后将更详细说明的，主机10可以将设置信息写入PMIC 100，并且可以从PMIC 100读取计数信息。主机10可以从PMIC100接收包括确认(acknowledge，ACK)位的SDA信号。主机10可以通过使用ACK位检查(或确定)地址位和R/W位是否成功发送到PMIC 100。
当R/W位指示写入操作时，主机10可以将包括写入数据位的SDA信号发送到PMIC100。主机10可以从PMIC 100接收包括ACK位的SDA信号，该ACK位指示是否成功发送写入数据。当R/W位指示读取操作时，主机10可以从PMIC 100接收包括读取数据位的SDA信号。主机10可以将包括ACK位的SDA信号发送到PMIC 100，该ACK位指示成功接收读取数据。主机10可以通过将SCL驱动到第一逻辑状态并将SDA从第二逻辑状态驱动到第一逻辑状态来发起通信的结束。然而，主机10与PMIC 100之间的通信协议不限于以上描述或示例。
PMIC 100是可以与主机10通信的从设备。PMIC 100可以包括连接到SCL并接收SCL信号的SCL引脚端子和连接到SDA并接收SDA信号或输出SDA信号的SDA引脚端子。PMIC 100还可以包括：接收输入电压VIN的VIN引脚端子、接收地电压GND的GND引脚端子、输出输出电压VOUT的VOUT引脚端子、以及接收反馈电压VFB的VFB引脚端子。PMIC 100可以基于输入电压VIN来生成输出电压VOUT，并且可以将输出电压VOUT提供给负载设备500。输入电压VIN可以是PMIC 100的电源电压。PMIC 100可以接收基于输出电压VOUT的反馈电压VFB。与图1A和图1B所示的示例不同，主机10可以是负载设备500。在这种情况下，PMIC 100可以将输出电压VOUT提供给主机10。
反馈电压VFB是输出电压VOUT的反馈电压。也就是说，反馈电压VFB可以是与在输出电压VOUT被提供给负载设备500之后反馈到PMIC 100的输出电压相对应的电压。参考图1A，输出电压VOUT可以直接提供给PMIC100，并且反馈电压VFB的电平可以与输出电压VOUT的电平相同。另一方面，参考图1B，输出电压VOUT可以间接地提供给PMIC 100。例如，输出电压VOUT可以通过分压器50或包括无源元件(例如，电阻器、电容器、电感器等)的滤波器电路提供给PMIC 100。在这种情况下，分压器50或滤波器电路可以放置在安装有PMIC 100和负载设备500的基板上。在这种情况下，反馈电压VFB的电平可以与输出电压VOUT的电平不同。在任何情况下，基于反馈电压VFB，PMIC 100可以监视输出电压VOUT，可以调节输出电压VOUT的电平，或者可以确定是否继续提供输出电压VOUT。
负载设备500可以基于从PMIC 100提供的输出电压VOUT进行操作。输出电压VOUT可以是负载设备500的电源电压。负载设备500可以是提供有电源电压的任何电子设备。例如，负载设备500可以是半导体设备或电子设备，诸如主机10、处理器、存储器控制器、存储器模块、存储器设备、存储设备等。
当负载设备500执行伴随各种工作负载的操作时，PMIC 100可以提供用于检查或评估输出电压VOUT的电源完整性(PI)以及管理和改善PI的数值基础。此外，用户可以通过主机10直接设置用于监视PMIC 100中的输出电压VOUT的参考。也就是说，PMIC 100可以根据按照用户的请求设置的设置信息来监视输出电压VOUT。
图2示出根据本发明构思的实施例的图1A和图1B的PMIC的框图。PMIC 100可以包括调节器110、接口电路120、监视电路130和计数寄存器141。PMIC 100以及组件110、120、130和141全部可以以硬件实现。
调节器110可以基于输入电压VIN生成输出电压VOUT，并且可以将输出电压VOUT的电平调节为目标电平。目标电平可以如由负载设备500所指定的那样确定，负载设备500被提供有来自PMIC 100的输出电压VOUT。作为示例，调节器110可以是低压差(low-dropout，LDO)调节器、降压(buck)调节器、升压(boost)调节器等。调节器110可以包括电压生成器111、比较器112和驱动器113。
电压生成器111可以生成具有与输出电压VOUT的目标电平相对应的参考电平的参考电压VREF。当输出电压VOUT被直接提供给PMIC 100时，反馈电压VFB的电平可以与输出电压VOUT的电平相同，并且参考电压VREF的电平可以与目标电平相同。如上所述，当输出电压VOUT不直接提供给PMIC 100而是通过分压器或滤波器电路提供给PMIC 100时，反馈电压VFB的电平可能不同于输出电压VOUT的电平，参考电压VREF的电平可能不同于目标电平。单独地，作为示例，电压生成器111可以包括带隙参考(bandgap reference，BGR)电路。
比较器112可以将反馈电压VFB与参考电压VREF进行比较。比较器112可以确定反馈电压VFB的电平比参考电压VREF的电平更高(更大)或更低(更小)。例如，比较器112可以包括运算放大器，其放大反馈电压VFB和参考电压VREF之间的电压电平差。
驱动器113可以基于比较器112和输入电压VIN的比较结果来驱动输出电压VOUT。当反馈电压VFB的电平低于参考电平时，驱动器113可以增加(升高)输出电压VOUT的电平；当反馈电压VFB的电平高于参考电平时，驱动器113可以减小(降低)输出电压VOUT的电平。驱动器113可以包括开关元件(例如，功率晶体管)和无源元件。
接口电路120可以分别通过SCL引脚端子和SDA引脚端子接收SCL信号和SDA信号。接口电路120可以基于SCL信号和SDA信号从主机10接收地址、写入数据、命令、ACK位等。接口电路120可以基于SCL信号和SDA信号向主机10发送读取数据、ACK位等。接口电路120可以包括对主机10的命令进行解码的命令解码器。命令解码器可以基于主机10的命令来控制PMIC 100的任何其他组件。
监视电路130可以监视与输出电压VOUT从PMIC 100输出之后再次反馈到PMIC 100的输出电压VOUT相对应的反馈电压VFB。监视电路130可以在监视时间期间在监视间隔监视基于输出电压VOUT的反馈电压VFB是否超出参考电压范围。监视电路130可以存储反馈电压VFB超出参考电压范围的次数(以下称为“违规计数”)CNTV。参考电压范围可以根据用户所需的输出电压VOUT的容差来确定。参考电压范围可以比PMIC 100保护负载设备500的输出电压VOUT的保护范围窄。计数寄存器141可以存储监视电路130的监视结果(例如，违规计数CNTV)。可以通过使用静态随机访问存储器(static random access memory，SRAM)、触发器(flip-flop)、锁存器等来实现计数寄存器141。违规计数CNTV可以是要管理的输出电压VOUT的PI的电平被量化的指标。接口电路120可以将存储在计数寄存器141中的违规计数CNTV发送到主机10或外部设备。
图3详细示出图2的PMIC的监视电路和寄存器。除了监视电路130和计数寄存器141之外，未示出PMIC 100的其余组件。PMIC 100还可以包括设置寄存器142。监视电路130可以包括控制器131、电压生成器132、比较器133、计数器134、比较器135和计数器136。
控制器131可以读取存储在设置寄存器142中的设置信息。设置信息可以包括用于控制监视输出电压VOUT的操作的操作参数。操作参数可以包括阈值电压范围、每一个周期性间隔的持续时间、监视电路工作的监视时间、与定义阈值电压范围的目标反馈电压之间的偏差、开始监视电路的监视的监视开始触发器(trigger)、以及停止监视电路的监视的监视停止触发器中的至少一个。主机10可以将设置信息发送到PMIC100。设置寄存器142可以存储从主机10发送的设置信息。
例如，参考图3的设置寄存器中所示的具体示例，控制器131可以基于参考电压范围VRANGE的值和分辨率VRANGE_STEP的值来控制电压生成器132。电压生成器132可以在控制器131的控制下生成参考电压VH和VL。一个电压生成器132可以生成所有参考电压VH和VL，如图3所示，或者两个电压生成器132可以分别生成参考电压VH和VL。例如，电压生成器132可以包括数模转换器(digital to analog converter，DAC)。参考电压VH和VL之间的电压差可以对应于参考电压范围VRANGE。参考电压范围VRANGE可以是与输出电压VOUT的目标电平相对应的反馈电压VFB的电平的百分比。分辨率VRANGE_STEP的值可以是调节(调整)参考电压范围VRANGE的步长。参考电压范围VRANGE的值的单位和分辨率VRANGE_STEP的值的单位中的每一个可以是与输出电压VOUT的目标电平相对应的反馈电压VFB的电平的百分比。主机10可以根据分辨率VRANGE_STEP的值来改变(或调整)参考电压范围VRANGE的值，以改变参考电压范围VRANGE。
控制器131可以基于监视时间TMONITORING的值、监视间隔TSENSE的值以及触发位TTRIGGER来控制比较器133和135。控制器131可以参考触发位TTRIGGER开始、发起或触发监视操作。例如，当主机10将触发位TTRIGGER设置为第一逻辑值时，控制器131可以开始监视操作。当主机10将触发位TTRIGGER设置为第二逻辑值时，控制器131可以终止监视操作。
控制器131可以在监视时间TMONITORING期间以每个监视间隔TSENSE激活(或启用)比较器133和135，然后可以停用(或禁用)激活(或启用)的比较器133和135。每当与监视间隔TSENSE相对应的时间过去时，控制器131就可以激活比较器133和135，然后可以停用激活的比较器133和135。比较器133可以在监视时间TMONITORING期间以监视间隔TSENSE将反馈电压VFB和参考电压VH进行比较。比较器135可以在监视时间TMONITORING期间以监视间隔TSENSE将反馈电压VFB与参考电压VL进行比较。比较器133和135的操作可以类似于比较器112的操作，除了接收参考电压VH和VL而不是参考电压VREF之外。当触发位TTRIGGER被设置为第一逻辑值并且监视时间TMONITORING过去时，控制器131可以不再激活比较器133和135。
计数器134可以基于比较器133的比较结果对反馈电压VFB超过参考电压VH(或等于或大于参考电压VH)的次数CNTH(以下称为“纹波计数”)进行计数。计数器136可以基于比较器135的比较结果对反馈电压VFB小于参考电压VL(或等于或小于参考电压VL)的次数(以下称为“纹波计数”)CNTL进行计数。例如，可以通过使用触发器(flip-flop)来实现计数器134和136。
计数寄存器141可以存储纹波计数CNTH。纹波计数CNTH变大意味着在监视时间期间反馈电压VFB的电平高于参考电压VH的电平的事件相对频繁地发生。计数寄存器141可以存储纹波计数CNTL。纹波计数CNTL变大意味着在监视时间期间反馈电压VFB的电平低于参考电压VL的电平的事件相对频繁地发生。计数寄存器141可以存储作为纹波计数CNTH和纹波计数CNTL之和的违规计数CNTV。控制器131可以计算违规计数CNTV。违规计数CNTV变大意味着输出电压VOUT的纹波相对大并且输出电压VOUT的PI变得相对较差。
计数寄存器141和设置寄存器142可以构成寄存器组。PMIC 100可以包括寄存器组。寄存器组还可以包括地址寄存器，其存储作为从设备的PMIC100的地址。
图4示出图1A和图1B的PMIC的操作方法的流程图。在操作S110中，接口电路120可以从主机10接收设置信息。设置寄存器142可以存储设置信息。例如，主机10可以根据用户的请求通过更新存储在设置寄存器142中的设置信息来改变输出电压VOUT的监视条件。主机10可以根据分辨率VRANGE_STEP的值通过改变参考电压范围VRANGE的值来调整参考电压范围VRANGE。主机10可以通过调整监视时间TMONITORING的值来调整监视时间TMONITORING。主机10可以通过调整监视间隔TSENSE的值来调整监视间隔TSENSE。
在操作S120中，接口电路120可以从主机10接收监视开始命令。监视电路130可以响应于监视开始命令而开始监视操作。例如，主机10可以通过将监视开始命令发送到PMIC100将设置寄存器142的触发位TTRIGGER设置为第一逻辑值。监视电路130可以读取触发位TTRIGGER并且可以开始输出电压VOUT的监视操作。
在操作S130中，监视电路130的比较器133和135可以监视反馈电压VFB是否超出参考电压范围VRANGE。当反馈电压VFB超出参考电压范围VRANGE时，在操作S140中，计数器134可以将纹波计数CNTH增加多达“1”，或者计数器136可以将纹波计数CNTH增加多达“1”。当反馈电压VFB在参考电压范围VRANGE内时，处理进行到操作S150而不增加纹波计数CNTH和CNTL。
在操作S150中，控制器131可以确定从接收到监视开始命令的时间点起监视时间TMONITORING是否过去。当监视时间TMONITORING没过去时，在操作S160中，监视电路130的控制器131可以在由监视间隔TSENSE确定的感测时间点再次激活比较器133和135，并且处理进行到操作S130。可以重复操作S130至操作S160，直到经过监视时间TMONITORING过去。监视电路130可以基于设置信息在监视时间TMONITORING期间以监视间隔TSENSE监视基于输出电压VOUT的反馈电压VFB是否超出参考电压范围VRANGE。
当监视时间TMONITORING过去时，在操作S170中，计数器134和136可以将纹波计数CNTH和CNTL存储在计数寄存器141中。控制器131可以作为纹波计数CNTH和纹波计数CNTL之和的违规计数CNTV存储在计数寄存器141中。在操作S180中，接口电路120可以从主机10接收监视结束命令。例如，主机10可以通过将监视结束命令发送到PMIC100将设置寄存器142的触发位TTRIGGER设置为第二逻辑值。接口电路120可以响应于监视结束命令，将纹波计数CNTL、纹波计数CNTH和违规计数CNTV中的至少一个发送到主机10。
图5示出图1A和图1B的PMIC监视反馈电压的流程图。在图5中，横轴表示时间，纵轴表示电压电平。箭头指示的感测时间点之间的间隔可以是监视间隔TSENSE。在每个感测时间点，比较器133可以将反馈电压VFB与参考电压VH进行比较，并且比较器135可以将反馈电压VFB与参考电压VL进行比较。例如，在虚线箭头指示的感测时间点处，反馈电压VFB可以在参考电压范围VRANGE内，并且在实线箭头指示的感测时间点处，反馈电压VFB可以在超出参考电压范围VRANGE的灰色区域内。VRANGE由上限阈值电压VH和下限阈值电压VL界定，它们从目标电压偏离给定百分比。VH和VL可能在目标电压的正负2％至正负6％之间(请参见下表1)。在图5中示出示例，在监视时间TMONITORING期间监视间隔TSENSE是恒定的(即，具有相同的持续时间)，但是本发明构思不限于此。例如，在监视时间TMONITORING期间监视间隔TSENSE可以不同。下面的表1示出根据存储在设置寄存器142中的设置信息的反馈电压VFB的监视条件的示例。表1中的值是示例性的，并且本发明构思不限于表1中的值。
表1
Figure BDA0002455805930000101
Figure BDA0002455805930000111
图6示出根据本发明构思的另一实施例的PMIC的框图。PMIC 200可以包括调节器211至214、输入驱动器215、接口电路220、监视电路230、寄存器组240和复用器250。将集中描述PMIC 200和PMIC 100之间的差异。调节器211至214可以分别生成输出电压VOUT1至VOUT4，并且可以将输出电压VOUT1至VOUT4分别调节到目标电平。调节器211至214中的每一个的操作可以类似于调节器110的操作。可以向调节器211至213提供输入电压VIN1，并且可以通过使用输入电压VIN1来分别生成输出电压VOUT1至VOUT3。调节器214可以被提供有电平低于输入电压VIN1的输入电压VIN2，并且可以通过使用输入电压VIN2来生成输出电压VOUT4。例如，调节器211至213中的每一个可以是降压调节器，并且调节器214可以是LDO调节器。可以将输出电压VOUT1至VOUT3提供给消耗相对大功率的负载设备。可以将输出电压VOUT4提供给消耗相对较小功率的负载设备。输入驱动器215可以将输入电压VIN1提供给调节器211至213。不同于图6所示的示例，输入电压VIN1可以直接提供给调节器211至213，而非输入驱动器215。
接口电路220的配置和操作可以与接口电路120的配置和操作基本相同。寄存器组240可以包括与计数寄存器141相对应的计数寄存器241和与设置寄存器142相对应的设置寄存器242。与监视电路130不同，监视电路230可以接收从反馈电压VFB1至VFB3中选择的反馈电压S_VFB。监视电路230可以监视选择的反馈电压S_VFB(图4的操作S120至操作S170)。监视电路230的配置和操作可以与监视电路130的配置和操作基本相同。
复用器250可以选择反馈电压VFB1至VFB3之一，并且可以将选择的反馈电压S_VFB提供给监视电路230。例如，复用器250可以从反馈电压VFB1至VFB3中选择与根据主机10的请求监视操作的目标输出电压相对应的反馈电压。从主机10发送的监视开始命令可以请求关于输出电压VOUT1至VOUT3之一的监视操作。
图7详细示出图6的PMIC的监视电路和寄存器。监视电路230可以包括控制器231、电压生成器232、比较器233、计数器234、比较器235和计数器236。
设置寄存器242可以存储包括输出电压VOUT1的监视条件的设置信息、包括输出电压VOUT2的监视条件的设置信息以及包括输出电压VOUT3的监视条件的设置信息。如在设置寄存器142中存储的设置信息中一样，输出电压VOUT1的设置信息、输出电压VOUT2的设置信息以及输出电压VOUT3的设置信息中的每一个可以包括参考电压范围VRANGE的值、参考电压范围VRANGE的分辨率VRANGE_STEP的值、监视时间TMONITORING的值、监视间隔TSENSE的值以及关于反馈电压VFB1至VFB3的每一个的触发位TTRIGGER。主机10可以将输出电压VOUT1的设置信息、输出电压VOUT2的设置信息和输出电压VOUT3的设置信息发送到PMIC 200。
控制器231可以读取与用于根据主机10的请求监视操作的目标输出电压相对应的设置信息，并且可以如控制器131中那样控制电压生成器232、比较器233和235以及计数器234和236。例如，主机10可以向PMIC 200发送用于请求监视输出电压VOUT1至VOUT3中的输出电压VOUT1的监视开始命令(参考操作S120)。主机10可以将输出电压VOUT1的设置信息的触发位TTRIGGER设置为第一逻辑值。复用器250可以选择反馈电压VFB1，并且可以将作为选择的反馈电压S_VFB的反馈电压VFB1提供给监视电路230。
控制器231可以读取输出电压VOUT1的设置信息，并且可以控制电压生成器232、比较器233和235以及计数器234和236。电压生成器232可以生成指示与反馈电压VFB1相关联的参考电压范围VRANGE的参考电压VH和VL。比较器233可以将反馈电压VFB1与参考电压VH进行比较。比较器235可以将反馈电压VFB1与参考电压VL进行比较。计数器234可以基于比较器233的比较结果对指示反馈电压VFB1超过参考电压VH(或等于或大于参考电压VH)的次数的纹波计数CNTH进行计数，并且可以将纹波计数CNTH存储在计数寄存器241中。计数器236可以基于比较器235的比较结果对指示反馈电压VFB1小于参考电压VL(或等于或小于参考电压VL)的次数的纹波计数CNTL进行计数，并且可以将纹波计数CNTL存储在计数寄存器241中。控制器231可以在计数寄存器241中存储反馈电压VFB的违规计数CNTV，其对应于纹波计数CNTH和纹波计数CNTL的和。
当主机10请求关于输出电压VOUT2或VOUT3的监视操作时，以类似于监视输出电压VOUT1的方式，监视电路230可以监视输出电压VOUT2或输出电压VOUT3。监视电路230的组件231至236的操作可以类似于监视电路130的组件131至136的操作。
图8示出根据本发明构思的另一实施例的PMIC的框图。PMIC 300可以包括调节器311至314、输入驱动器315、接口电路320、监视电路330和寄存器组340。PMIC 300的组件311至314、315、320和340可以与PMIC 200的组件211至214、215、220和240基本相同。PMIC 300可以不包括PMIC 200的复用器250。监视电路230可以对从反馈电压VFB1至VFB3中选择的反馈电压S_VFB执行监视操作，然而，监视电路330可以并行或同时对反馈电压VFB1至VFB3执行监视操作。
图9详细示出图8的PMIC的监视电路和寄存器。监视电路330可以包括控制器331。与在控制器231中一样，控制器331可以读取存储在设置寄存器342中的输出电压VOUT1的设置信息、输出电压VOUT2的设置信息和输出电压VOUT3的设置信息，并且可以控制监视电路330的组件332、333_1至333_3、334_1至334_3、335_1至335_3以及336_1至336_3。
监视电路330还可以包括电压生成器332。在控制器331的控制下，电压生成器332可以生成指示反馈电压VFB1的参考电压范围VRANGE的参考电压VH1和VL1、指示反馈电压VFB2的参考电压范围VRANGE的参考电压VH2和VL2以及指示反馈电压VFB3的参考电压范围VRANGE的参考电压VH3和VL3。监视电路330还可以包括用于监视反馈电压VFB1的比较器333_1、计数器334_1、比较器335_1和计数器336_1。以上组件333_1至336_1的操作可以与监视电路130的组件133至136的操作基本相同。监视电路330还可以包括比较器333_2、计数器334_2、比较器335_2和计数器336_2，用于监视反馈电压VFB2。上述组件333_2至336_2的操作可以与监视电路130的组件133至136的操作基本相同。监视电路330还可以包括比较器333_3、计数器334_3、比较器335_3和计数器336_3，用于监视反馈电压VFB3。上述组件333_3至336_3的操作可以与监视电路130的组件133至136的操作基本相同。
如在设置寄存器242中一样，设置寄存器342可以存储包括输出电压VOUT1的监视条件的设置信息、包括输出电压VOUT2的监视条件的设置信息以及包括输出电压VOUT3的监视条件的设置信息。如在计数寄存器241中一样，计数寄存器341可以存储指示反馈电压VFB1超出参考电压范围的计数CNTH、CNTL和CNTV，指示电压VFB2超出参考电压范围的CNTH、CNTL和CNTV，以及指示反馈电压VFB3超出参考电压范围的计数CNTH、CNTL和CNTV。
图10示出根据本发明构思的实施例的测试系统的框图。测试系统1000可以包括存储器模块1100和测试设备1200。存储器模块1100可以是双列直插式存储器模块(dual in-line memory module，DIMM)、注册DIMM(registered DIMM，RDIMM)、减载DIMM(loadreduced DIMM，LRDIMM)、无缓冲的DIMM(unbuffered DIMM，UDIMM)、全缓冲DIMM(fullybuffered DIMM，FB-DIMM)、小尺寸DIMM(small outline DIMM，SO-DIMM)或符合联合电子设备工程委员会(joint electron device engineering council，JEDEC)标准的任何其他存储器模块(例如，单列直插存储器模块(single in-line memory module，SIMM))。
存储器模块1100可以包括：接收输入电压VIN1的VIN1引脚端子、接收输入电压VIN2的VIN2引脚端子、以及接收地电压GND的GND引脚端子。输入电压VIN1和VIN2以及地电压GND可以是被提供给存储器模块1100的电源电压。存储器模块1100还可以包括连接到SCL并接收SCL信号的SCL引脚端子以及连接到SDA并接收SDA信号或输出SDA信号的SDA引脚端子。
存储器模块1100还可以包括：接收时钟信号CK的CK引脚端子、接收命令和地址信号CA的CA引脚端子、接收或发送数据输入/输出信号DQ的DQ引脚端子、以及接收或发送数据选通信号DQS的DQS引脚端子。时钟信号CK、命令和地址CA、数据输入/输出信号DQ，并且数据选通信号DQS可以是与存储器设备1120相关联的信号。命令和地址信号CA可以包括一个或多个信号，并且可以用于提供存储器设备1120的命令或地址。数据输入/输出信号DQ可以包括一个或多个信号，并且可以用于提供写入数据或读取数据。为了便于说明，示出一个CK引脚端子、一个CA引脚端子、一个DQ引脚端子和一个DQS引脚端子，但是每个信号的引脚端子的数量可以是一个或多个。
存储器模块1100可以包括PMIC 1110。PMIC 1110可以是参考图1A至图9描述的PMIC 100、200和300之一。从PMIC 1110的VOUT1、VOUT2和VOUT3引脚端子输出的输出电压可以是存储器设备1120的电源电压VDD(第一电源电压)、VDDQ(第二电源电压)和VPP(升压电源电压)，并且可以被提供给存储器设备1120。例如，可以向PMIC 1110提供12V的输入电压VIN1和3.3V的输入电压VIN2，并且可以向存储器设备1120提供1.1V的电源电压VDD、1.1V的电源电压VDDQ和1.8V的电源电压VPP。然而，本发明构思不限于上述数值。
存储器模块1100可以包括存储器设备1120。存储器设备1120可以被称为“存储器芯片”并且可以包括一个或多个存储器设备。可以通过存储器模块1100的GND引脚端子向存储器设备1120提供电源电压GND。不直接通过存储器模块1100的任何引脚端子向存储器设备1120提供电源电压VDD、VDDQ和VPP。而是，从安装在存储器模块1100上的PMIC 1110向存储器设备1120提供电源电压VDD、VDDQ和VPP。存储器设备1120可以包括分别接收电源电压VDD、VDDQ、VPP和GND的VDD引脚端子、VDDQ引脚端子、VPP引脚端子和GND引脚端子。存储器设备1120还可以包括：接收时钟信号CK的CK引脚端子、接收命令和地址信号CA的CA引脚端子、接收或发送数据输入/输出信号DQ的DQ引脚、以及接收或发送数据选通信号DQS的DQS引脚端子。为了便于说明，示出一个CK引脚端子、一个CMD引脚端子、一个ADD引脚端子、一个DQ引脚端子和一个DQS引脚端子，但是每个信号的引脚端子的数量可以是一个或多个。
存储器设备1120可以是各种DRAM设备，诸如双倍数据速率同步动态随机访问存储器(double data rate synchronous dynamic random access memory，DDR SDRAM)、DDR2SDRAM、DDR3 SDRAM、DDR4 SDRAM、DDR5SDRAM、DDR6 SDRAM、低功率双倍数据速率(low powerdouble data rate，LPDDR)SDRAM、LPDDR2 SDRAM、LPDDR3 SDRAM、LPDDR4 SDRAM、LPDDR4XSDRAM、LPDDR5 SDRAM、LPDDR6 SDRAM、图形双倍数据速率同步图形随机访问存储器(graphics double data rate synchronous graphics random access memory，GDDRSGRAM)、GDDR3 SGRAM、GDDR4 SGRAM、GDDR5 SGRAM、GDDR6 SGRAM和GDDR7 SGRAM。存储器设备1120可以是堆叠了半导体管芯的存储器设备，诸如高带宽存储器(high bandwidthmemory，HBM)、HBM2或HBM3。存储器设备1120可以包括静态随机访问存储器(SRAM)设备、晶闸管RAM(thyristor RAM，TRAM)设备、NAND闪存设备、NOR闪存设备、电阻RAM(resistiveRAM，RRAM)、铁电RAM(ferroelectric RAM，FRAM)、相变RAM(phase change RAM，PRAM)、磁性RAM(magnetic RAM，MRAM)等。存储器设备1120的种类不限于上述种类，并且存储器设备1120可以包括能够存储数据的任何设备。
测试设备1200可以测试存储器模块1100。测试设备1200可以包括处理器1210和存储器1220。例如，测试设备1200可以是自动测试设备(automatic test equipment，ATE)。处理器1210可以生成测试方案(test pattern)并且可以将测试方案存储在存储器1220中。测试方案可以包括用于存储器设备1120的存储器命令。例如，存储器命令可以包括激活命令、写入命令、读取命令、预充电命令、刷新命令等。处理器1210可以执行用于测试存储器模块1100的测试方案。存储器1220可以存储测试方案、在执行测试方案时生成的要存储在存储器模块1100中写入数据、以及从存储器模块1100读取的读取数据。测试设备1200可以将电源电压VIN1、VIN2和GND提供给存储器模块1100。测试设备1200可以向存储器模块1100发送SCL信号、SDA信号、时钟信号CK以及命令和地址信号CA。测试设备1200可以与存储器模块1100交换数据输入/输出信号DQ和数据选通信号DQS。
图11示出根据本发明构思的另一实施例的测试系统的框图。测试系统2000可以包括存储器模块2100和测试设备2200。测试系统2000可以与测试系统1000基本相同。测试设备2200可以与测试设备1200基本相同。将集中描述存储器模块2100和存储器模块1100之间的区别。
存储器模块2100可以包括PMIC 2110、存储器设备2120、串行存在检测(serialpresence detect，SPD)模块2130、寄存器时钟驱动器(register clock driver，RCD)2140和数据缓冲器(data buffer，DB)2150。PMIC 2110可以与PMIC 1110基本相同。存储器设备2120可以与存储器设备1120基本相同。
SPD模块2130可以包括存储存储器模块2100的信息的电可擦可编程只读存储器(electrically erasable and programmable read only memory，EEPROM)。SPD模块2130可以接收SCL信号和SDA信号，并且可以将SCL信号和SDA信号发送到PMIC 2110。可以从PMIC2110向SPD模块2130提供电源电压VOUT4。RCD 2140可以接收时钟信号CK以及命令和地址信号CA，并且可以向存储器设备2120发送时钟信号CK以及命令和地址信号CA。RCD 2140可以缓冲时钟信号CK以及命令和地址信号CA。RCD 2140可以将与存储器设备2120相关联的命令和地址发送到存储器设备2120。可以从PMIC 2110向RCD 2140提供电源电压VDDQ和VOUT4。
DB 2150可以从测试设备2200接收包括写入数据的数据输入/输出信号DQ和数据选通信号DQS，并且可以将包括写入数据的数据输入/输出信号DQ和数据选通信号DQS发送到存储器设备2120。DB 2150可以从存储器设备2120接收包括读取数据的数据输入/输出信号DQ和数据选通信号DQS，可以将包括读取数据的数据输入/输出信号DQ和数据选通信号DQS发送到测试设备2200。DB 2150可以缓冲数据输入/输出信号DQ和数据选通信号DQS。可以从PMIC 2110向DB 2150提供电源电压VDDQ。
图12示出图11的存储器设备的框图。存储器设备2120可以包括CK缓冲器2121_1、CA缓冲器2121_2、DQ缓冲器2121_3、DQS缓冲器2121_4、命令解码器2122、行解码器2123、列解码器2124、存储器单元(cell)阵列2125、输入/输出电路2126、数据电路2127和电压生成器2128。CK缓冲器2121_1可以通过CK引脚端子接收时钟信号CK。CA缓冲器2121_2可以基于时钟信号CK通过CA引脚端子接收命令和地址信号CA。DQ缓冲器2121_3可以通过DQ引脚端子接收包括写入数据的数据输入/输出信号DQ，或者可以通过DQ引脚端子将包括读取数据的数据输入/输出信号DQ发送到外部。DQS缓冲器2121_4可以通过DQS引脚端子接收数据选通信号DQS，或者可以通过DQS引脚端子将数据选通信号DQS发送到外部。缓冲器2121_1至2121_4可以基于电源电压VDDQ或电源电压VDD操作。
命令解码器2122可以基于命令和地址信号CA解码输入到存储器设备2120的命令。命令解码器2122可以基于解码结果来控制存储器设备2120的组件2121_1至2121_4和2123至2128。行解码器2123可以在命令解码器2122的控制下选择存储器单元阵列2125的字线。列解码器2124可以在命令解码器2122的控制下选择存储器单元阵列2125的列选择线和位线，并且位线可以连接到列选择线。存储器单元阵列2125可以包括连接到字线和位线的存储器单元。输入/输出电路2126可以包括写入驱动器WDRV和输入/输出感测放大器IOSA。写入驱动器WDRV可以将写入数据写入由行解码器2123和列解码器2124选择的存储器单元中。输入/输出感测放大器IOSA可以从由行解码器2123和列解码器2124选择的存储器单元中感测和读取读取数据。
数据电路2127可以从DQ缓冲器2121_3和DQS缓冲器2121_4接收数据输入/输出信号DQ和数据选通信号DQS，并且可以将写入数据提供给输入/输出电路2126。数据电路2127可以从输入/输出电路2126接收读取数据，并且可以将数据输入/输出信号DQ和数据选通信号DQS提供给DQ缓冲器2121_3和DQS缓冲器2121_4。
可以向电压生成器2128提供电源电压VDD、VDDQ和VPP，并且可以向存储器设备2120的内部其他组件提供电源电压VDD、VDDQ和VPP。例如，电压生成器2128可以向缓冲器2121_1至2121_4提供电源电压VDDQ。电压生成器2128可以通过使用电源电压VPP来生成字线选择电压和字线非选择电压。电压生成器2128可以将字线选择电压和字线非选择电压提供给行解码器2123和存储器单元阵列2125。
图13示出图11的测试系统的操作方法的流程图。在操作S205中，测试设备2200可以从用户接收设置信息。设置信息可以是包括电源电压VDD的监视条件的设置信息、包括电源电压VDDQ的监视条件的设置信息以及包括电源电压VPP的监视条件的设置信息中的一个。
在操作S210中，测试设备2200可以生成用于测试存储器模块2100的测试方案。可以根据各种测试条件来生成测试方案。例如，测试方案可以包括存储器模块2100中的存储器设备2120的激活命令、写入命令、读取命令和刷新命令中的至少之一。基于在操作S210中生成的测试方案，测试设备2200可以执行操作S215、操作S225、操作S230、操作S240、操作S250和操作S255。在操作S215中，测试设备2200可以将电源电压VIN1、VIN2和GND提供给PMIC 2110。在操作S220中，PMIC 2110可以将电源电压VDD、VDDQ和VPP提供给存储器设备2120。
在操作S225中，测试设备2200可以通过使用SCL信号和SDA信号将在操作S205中接收的设置信息和监视开始命令发送到PMIC 2110。操作S225可以类似于操作S110和操作S120。设置信息可以被存储在PMIC 2110的设置寄存器242/342中。测试设备2200可以将监视开始命令发送到PMIC 2110，以请求PMIC 2110监视PMIC 2110的电源电压VDD、VDDQ和VPP之一。可选地，测试设备2200可以将监视开始命令发送到PMIC 2110，以请求PMIC2110监视PMIC 2110的所有电源电压VDD、VDDQ和VPP。测试设备2200可以通过使用监视开始命令，将存储在PMIC 2110的设置寄存器242/342中的电源电压VDD、VDDQ和VPP的触发位TTRIGGER中的至少一个改变为第一逻辑值。
在操作S230中，测试设备2200可以通过使用时钟信号CK以及命令和地址信号CA通过RCD 2140向存储器设备2120发送存储器命令。测试设备2200可以通过DB 2150将包括写入数据的数据输入/输出信号DQ和数据选通信号DQS发送到存储器设备2120。在操作S235中，存储器设备2120可以处理在操作S230中发送的存储器命令。例如，存储器设备2120可以将写入数据写入存储器单元中，可以从存储器单元读取读取数据，或者可以刷新存储在存储器单元中的数据。在操作S240中，存储器设备2120可以通过DB2150将包括读取数据的数据输入/输出信号DQ和数据选通信号DQS发送到测试设备2200。可以根据在操作S210中生成的测试方案来跳过操作S240。
在操作S245中，PMIC 2110可以响应于监视开始命令来监视电源电压VDD、VDDQ和VPP之一。可选地，PMIC 2110可以响应于监视开始命令来监视所有电源电压VDD、VDDQ和VPP。在任何情况下，PMIC 2110都可以执行操作S130至操作S170。当由PMIC 2110执行监视操作时(在监视时间期间)，存储器设备2120可以处理在操作S230中接收的存储器命令(S235)。此外，存储器设备2120可以将读取数据发送到测试设备2200(S240)。
在操作S250中，测试设备2200可以将监视结束命令发送到PMIC 2110。操作S250可以类似于操作S180。在操作S255中，PMIC 2110可以响应于监视结束命令将监视结果发送到测试设备2200。PMIC 2110可以将与电源电压VDD、VDDQ和VPP中的一个或多个电源电压(对其的监视在操作S215中由监视开始命令请求)相关联的纹波计数CNTV、纹波计数CNTL或违规计数CNTV发送到测试设备2200。在操作S260中，基于在操作S255中接收的监视结果，测试设备2200可以检查存储器模块2100的PI，并可以屏蔽(screen)存储器模块2100。例如，当电源电压VDD、VDDQ和VPP的纹波计数和违规计数之一大于阈值时，测试设备2200可以屏蔽存储器模块2100。可以预先确定阈值。
图14示出根据本发明构思的另一实施例的计算系统的框图。计算系统3000可以包括存储器模块3100、主机3200和系统PMIC 3300。存储器模块3100可以包括PMIC 3110、存储器设备3120、SPD模块3130、RCD 3140和DB 3150。存储器模块3100可以与存储器模块2100基本相同。
可以从系统PMIC 3300向主机3200提供电源电压。主机3200可以包括处理器3210、片上存储器3220和存储器控制器3230。主机3200可以是应用处理器(applicationprocessor，AP)或片上系统(system-on-chip，SoC)。
处理器3210可以执行加载到片上存储器3220上的各种软件(例如，应用程序、操作系统、文件系统、设备驱动器等)。处理器3210可以包括同构多核处理器或异构多核处理器。例如，处理器3210可以包括中央处理单元(central processing unit，CPU)、图像信号处理单元(image signal processing unit，ISP)、数字信号处理单元(digital signalprocessing unit，DSP)、图形处理单元(graphics processing unit，GPU)、视觉处理单元(vision processing unit，VPU)和神经处理单元(neural processing unit，NPU)中的至少一个。用于驱动计算系统3000的应用程序、操作系统、文件系统、设备驱动器等可以被加载到片上存储器3220上。例如，片上存储器3220可以是在主机3200中实现并且具有比存储器模块3100更快的数据输入/输出速度的SRAM或寄存器。片上存储器3220可以被称为“缓冲存储器”。
存储器控制器3230可以包括接口电路3231、时钟生成器3232、命令/地址生成器3233、命令队列3234、写入数据队列3235、读取数据队列3236和数据收发器3237。接口电路3231可以生成基于I2C协议或I3C协议的SCL信号和SDA信号。接口电路3231可以响应于处理器3210的请求将电源电压VDD、VDDQ和VPP的设置信息、监视开始命令和监视结束命令发送到存储器模块3100。
时钟生成器3232可以生成时钟信号CK，并且可以将时钟信号CK发送到存储器模块3100。命令/地址生成器3233可以从命令队列3234接收命令或地址，并且可以将命令或地址发送到存储器模块3100。命令队列3234可以存储由处理器3210生成的命令和地址。写入数据队列3235可以从片上存储器3220接收并存储要存储在存储器模块3100中的写入数据。读取数据队列3236可以存储从存储器模块3100发送的读取数据作为对存储器控制器3230的读取命令的响应。读取数据队列3236可以将读取数据发送到片上存储器3220。数据收发器3237可以将写入数据队列3235的写入数据发送到存储器模块3100。数据收发器3237可以从存储器模块3100接收读取数据，并且可以将读取数据存储在读取数据队列3236中。
系统PMIC 3300可以将电源电压提供给主机3200。系统PMIC 3300可以将电源电压VIN1和VIN2提供给存储器模块3100。从系统PMIC 3300提供的电源电压VIN1和VIN2不是直接提供到存储器模块3100。而是，PMIC3110可以通过使用电源电压VIN1和VIN2来生成电源电压VDD、VDDQ和VPP，并且可以将电源电压VDD、VDDQ和VPP提供给存储器设备3120。
图15示出根据本发明构思的另一实施例的计算系统的框图。计算系统4000可以包括存储器模块4100_1至4100_4和主机4200。计算系统4000还可以包括系统PMIC(图14的3300)，其将输入电压VIN1和VIN2提供给存储器模块4100_1至4100_4。
存储器模块4100_1可以包括PMIC 4110、多个存储器设备4120和RCD4140。存储器模块4100_1还可以包括存储器模块3100的SPD模块3130和多个DB 3150。PMIC 4110可以从主机4200接收SCL信号和SDA信号，并且可以与PMIC 3110基本相同。PMIC 4110可以将电源电压VDD、VDDQ和VPP提供给多个存储器设备4120。RCD 4140可以将从主机4200发送的CK信号和CA信号发送到多个存储器设备4120，并且可以与RCD 3140基本相同。
存储器模块4100_2和4100_4中的每一个可以与存储器模块4100_1基本相同。可以将存储器模块4100_1和4100_2分配给通道CH1。可以将存储器模块4100_3和4100_4分配给通道CH2。通道CH1可以包括用于存储器模块4100_1和4100_2的输入/输出路径，并且通道CH2可以包括用于存储器模块4100_3和4100_4的输入/输出路径。在图15中，通道的数量、存储器设备的数量、存储器模块的数量以及分配给一个通道的存储器模块的数量是示例性的。处理器4210、片上存储器4220以及处理器4210的存储器控制器4231和4232可以分别与处理器3210、片上存储器3220和存储器控制器3230基本相同。存储器控制器4231可以通过通道CH1访问存储器模块4100_1和4100_2。存储器控制器4232可以通过通道CH2访问存储器模块4100_3和4100_4。
图16示出根据本发明构思的实施例的计算系统的操作方法的流程图。在16中，存储器模块4100可以是图15的存储器模块4100_1至4100_4之一。
在操作S310中，PMIC 4110可以将电源电压VDD、VDDQ和VPP提供给存储器设备4120。在操作S320中，主机4200可以通过使用SCL信号和SDA信号将设置信息和监视开始命令发送到PMIC 4110。操作S320可以类似于操作S225。设置信息可以是包括电源电压VDD的监视条件的设置信息、包括电源电压VDDQ的监视条件的设置信息以及包括电源电压VPP的监视条件的设置信息中的一个。设置信息可以存储在PMIC 4110的设置寄存器242/342中。主机4200可以将监视开始命令发送到PMIC 4110，以请求PMIC4110监视电源电压VDD、VDDQ和VPP之一。可选地，主机4200可以将监视开始命令发送到PMIC 4110，以请求PMIC 4110监视PMIC 4110的所有电源电压VDD、VDDQ和VPP。主机4200可以通过使用监视开始命令将存储在PMIC 4110的设置寄存器242/342中的电源电压VDD、VDDQ和VPP的触发位TTRIGGER中的至少一个改变为第一逻辑值。
在操作S330中，主机4200可以通过使用时钟信号CK以及命令和地址信号CA通过RCD 4140将存储器命令发送到存储器设备4120。在操作S340中，存储器设备4120可以通过处理在操作S330中发送的存储器命令来执行数据输入/输出操作。在操作S350中，存储器设备4120可以将读取数据提供给主机4200。操作S330、操作S340和操作S350分别类似于操作S230、操作S235和操作S240。在操作S360中，PMIC 4110可以响应于在操作S320中发送的监视开始命令来监视电源电压VDD、VDDQ和VPP之一。可选地，PMIC 4110可以响应于在操作S320中发送的监视开始命令来监视所有电源电压VDD、VDDQ和VPP。操作S360可以类似于操作S245。在任何情况下，PMIC 4110都可以执行操作S130至操作S170。当由PMIC 4110执行监视操作时(在监视时间期间)，存储器设备4120可以基于电源电压VDD、VDDQ和VPP处理在操作S330中接收的存储器命令(S340)。此外，存储器设备4120可以将读取数据发送到主机4200。
在操作S370中，主机4200可以将监视结束命令发送到PMIC 4110。在操作S380中，PMIC 4110可以响应于监视结束命令将监视结果发送到主机4200。PMIC 4110可以将与电源电压VDD、VDDQ和VPP中的一个或多个电源电压(对其的监视由在操作S320中发送的监视开始命令请求)相关联的纹波计数CNTH、纹波计数CNTL或违规计数CNTV发送到主机4200。操作S370和操作S380分别类似于操作S250和操作S255。在操作S390中，基于在操作S380中接收的监视结果，主机4200可以检查存储器模块2100的PI，并且可以调整存储器模块4100的工作负载。例如，当电源电压VDD、VDDQ和VPP的纹波计数和违规计数中的一个大于预先确定的阈值时，主机4200可以减少存储器模块4100_1的工作负载并且可以代替地增加其他存储器模块4100_2至4100_4的工作负载。主机4200可以将要存储在存储器模块4100_1中的写入数据发送到其他存储器模块4100_2至4100_4。
图17示出根据本发明构思的另一实施例的图15的计算系统的操作方法的流程图。以下，将集中描述图17的流程图和图16的流程图之间的差异。操作S410、操作S430、操作S440、操作S450和操作S490可以分别类似于操作S310、操作S330、操作S340，操作S350和操作S390。
在操作S460中，PMIC 4110可以监视电源电压VDD、VDDQ和VPP中的一个。可选地，PMIC 4110可以监视所有电源电压VDD，VDDQ和VPP。例如，PMIC 4110可以周期性地或随机地监视所有电源电压VDD、VDDQ和VPP，而无需操作S320的监视开始命令。
在操作S470中，PMIC 4110可以确定与电源电压VDD、VDDQ和VPP相关联的纹波计数CNTH、纹波计数CNTL或违规计数CNTV中的一个是否大于预先确定的阈值。当与电源电压VDD、VDDQ和VPP相关联的纹波计数CNTH、纹波计数CNTL或违规计数CNTV中的一个大于阈值时，在操作S480中，PMIC 4110可以将遇险(distress)信号发送到主机4200。例如，遇险信号可以被称为“警报信号”或“中断信号”。在操作S470中使用的阈值可以存储在PMIC 4110的设置寄存器242/342中，并且可以由主机4200更新。PMIC4110的控制器231/331可以将与电源电压VDD、VDDQ和VPP相关联的纹波计数CNTH、纹波计数CNTL或违规计数CNTV中的一个与阈值进行比较。在操作S490中，主机4200可以基于在操作S480中接收的遇险信号来调整存储器模块4100的工作负载。
图18示出根据本发明构思的另一实施例的计算系统的框图。计算系统5000可以包括存储设备5100、主机5200和系统PMIC 5300。存储设备5100可以用固态驱动器(solidstate drive，SSD)、卡存储或嵌入式存储来实现。存储设备5100可以包括PMIC 5110、缓冲存储器设备5120、非易失性存储器设备5130和控制器5140。
可以从系统PMIC 5300向PMIC 5110提供电源电压。PMIC 5110可以包括调节器5111至5113、接口电路5114、监视电路5115和寄存器组5116。PMIC5110和组件5111至5116的操作可以类似于PMIC 200和组件211、212、213、220、230和240的操作，或者PMIC 300和组件311、312、313、320、330和340的操作。PMIC 5110还可以包括复用器250。调节器5111至5113可以基于从系统PMIC 5300提供的电源电压来生成输出电压VOUT1至VOUT3。输出电压VOUT1至VOUT3可以是控制器5140、缓冲存储器设备5120和非易失性存储器设备5130的电源电压。
根据实施例，PMIC 5110的接口电路5114可以与控制器5140的PMIC接口电路5142通信。如在执行操作S330、操作S360和操作S380的PMIC 4110中那样，PMIC 5110可以从控制器5140接收输出电压VOUT1至VOUT3的设置信息、监视开始命令和监视结束命令，可以监视输出电压VOUT1至VOUT3，并且可以将监视输出电压VOUT1至VOUT3的结果发送到控制器5140。如在执行操作S460、操作S470和操作S480的PMIC 4110中那样，PMIC5110可以监视输出电压VOUT1至VOUT3，并且可以基于监视结果将遇险信号发送到控制器5140。根据另一实施例，PMIC 5110的接口电路5114可以与主机5200通信。如在执行操作S330、操作S360和操作S380的PMIC 4110中那样，PMIC 5110可以从主机5200接收输出电压VOUT1至VOUT3的设置信息、监视开始命令和监视结束命令，可以监视输出电压VOUT1至VOUT3，并且可以将监视输出电压VOUT1至VOUT3的结果发送到主机5200。如同与在执行操作S460、操作S470和操作S480的PMIC 4110中，PMIC 5110可以监视输出电压VOUT1至VOUT3，并且可以基于监视结果将遇险信号发送到主机5200。
缓冲存储器设备5120的数据输入/输出速度可以比非易失性存储器设备5130的数据输入/输出速度快。缓冲存储器设备5120可以在控制器5140的控制下存储要存储在非易失性存储器设备5130中的写入数据、从非易失性存储器设备5130读取的读取数据、与控制器5140的操作相关联的元数据等。例如，缓冲存储器设备5120可以包括DRAM设备、SRAM设备或紧密耦合存储器(tightly coupled memory，TCM)。非易失性存储器设备5130可以在控制器5140的控制下写入、读取和擦除数据。非易失性存储器设备5130可以是例如NAND闪存设备、NOR闪存设备、RRAM设备、FRAM设备、PRAM设备、MRAM设备等。
控制器5140可以包括主机接口电路5141。主机接口电路5141可以基于诸如通用串行总线(universal serial bus，USB)、小型计算机系统接口(small computer systeminterface，SCSI)、高级技术附件(advanced technology attachment，ATA)、串行AT附件(serial AT attachment，SATA)、串行SCSI(serial attached SCSI，SAS)、高速芯片间(high speed interchip，HSIC)、外围组件互连(peripheral componentinterconnection，PCI)、PCI express(PCIe)、非易失性存储器express(nonvolatilememory express，NVMe)、通用闪存(universal flash storage，UFS)、安全数字(securedigital，SD)、多媒体卡(multimedia card，MMC)、嵌入式MMC(embedded MMC，eMMC)、集成驱动电子设备(integrated drive electronic，IDE)或增强型IDE(enhanced IDE，EIDE)的协议与主机5200进行通信。
控制器5140可以包括PMIC接口电路5142。PMIC接口电路5142可以基于SPI协议、I2C协议或I3C协议与PMIC 5110通信。与图18所示的示例不同，接口电路5114可以与主机5200通信并且不可以与控制器5140通信。在这种情况下，控制器5140可以不包括PMIC接口电路5142。
控制器5140还可以包括：与缓冲存储器设备5120通信的缓冲存储器接口电路5143；与非易失性存储器设备5130通信的NVM接口电路5144；以及处理器5145。缓冲存储器接口电路5143和NVM接口电路5144可以基于双倍数据速率(DDR)协议操作。处理器5200可以处理主机5200的请求，并且可以控制控制器5140的组件5141至5144。
图19示出根据本发明构思的另一实施例的计算系统的框图。计算系统6000可以用能够使用或支持由移动工业处理器接口(mobile industry processor interface，MIPI)联盟提出的接口协议的电子设备来实现。计算系统6000可以包括应用处理器6100、工作存储器6200、存储设备6300、通信模块6400、输入/输出设备6500和PMIC6600。应用处理器6100可以控制计算系统6000的组件6200至6800。应用处理器6100的操作可以类似于以上主机3200、4200和5200的操作。工作存储器6200可以临时存储由应用处理器6100处理或将要处理的数据。工作存储器6200的操作可以类似于存储器设备2120的操作。存储设备6300可以半永久性地存储由应用处理器6100处理或将要处理的数据。存储设备6300的操作可以类似于存储设备5100的操作。通信模块6400可以基于各种通信协议(诸如全球微波接入(worldinteroperability for microwave access，Wimax)、无线局域网(wireless local areanetwork，WLAN)、超宽带(ultra wideband，UWB)、长期演进(long term evolution，LTE)、全球移动通信系统(global system for mobile communication，GSM)、码分多址(codedivision multiple access，CDMA)、蓝牙、近场通信(near field communication，NFC)、无线保真(wireless fidelity，Wi-Fi)、射频识别(radio frequency identification，RFID)、传输控制协议/互联网协议(transfer control protocol/Internet protocol，TCP/IP)、USB、SCSI、移动PCIe(mobile PCIe，M-PCIe)和火线)与外部设备进行通信。输入/输出设备6500可以包括键盘、鼠标、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、麦克风、陀螺仪传感器、振动传感器，液晶显示(liquid crystal display，LCD)设备、发光二极管(light-emitting diode，LED)显示设备、有机LED(organic LED，OLED)显示设备、有源矩阵OLED(active matrix OLED，AMOLED)显示设备、扬声器、马达、图像传感器、深度传感器、相机、显示器、天线等。PMIC 6600可以包括调节器6610、接口电路6620、监视电路6630和寄存器组6640。PMIC6600的调节器6610可以将电源电压提供给计算系统6000的组件6100至6500。PMIC 6600的操作可以类似于PMIC 200、300、4110和5110的操作。根据实施例，如在执行操作S330、操作S360和操作S380的PMIC 4110中那样，PMIC 6600可以从应用处理器6100接收从调节器6610输出的电源电压的设置信息、监视开始命令和监视结束命令，可以监视电源电压，并且可以将监视电源电压的结果发送到应用处理器6100。如在执行操作S460、操作S470和操作S480的PMIC 4110中那样，PMIC 6600可以监视电源电压，并且可以基于监视结果将遇险信号发送到应用处理器6100。

Claims (19)

1.一种电源管理集成电路PMIC，包括：
电压调节器，被配置为生成输出电压；
监视电路，被配置为接收所述输出电压的反馈电压，并在每一个周期性间隔确定所述反馈电压是否在阈值电压范围之外；以及
计数寄存器，被配置为存储指示所述反馈电压被所述监视电路确定为在所述阈值电压范围之外的次数的计数值。
2.根据权利要求1所述的PMIC，还包括：接口I/F电路，被配置为将指示存储在所述计数寄存器中的计数值的监视数据输出到外部设备。
3.根据权利要求2所述的PMIC，还包括：设置寄存器，其中，所述I/F电路还被配置为接收控制所述监视电路的操作的操作参数，并将所述操作参数存储在所述设置寄存器中。
4.根据权利要求3所述的PMIC，其中，所述操作参数包括所述阈值电压范围、每一个周期性间隔的持续时间、所述监视电路在其中操作的监视时间、与定义所述阈值电压范围的目标反馈电压之间的偏差、开始由监视电路监视的监视开始触发器、以及停止由监视电路监视的监视停止触发器中的至少一个。
5.根据权利要求3所述的PMIC，还包括：耦合到I/F电路的数据引脚端子，其中，在所述数据引脚端子处接收所述操作参数。
6.根据权利要求1所述的PMIC，其中，监视电路包括：
第一比较器，被配置为在每一个周期性间隔将所述反馈电压与所述阈值电压范围的上限阈值电压进行比较；
第一计数器，被配置为在所述第一比较器指示所述反馈电压大于所述上限阈值电压的每一个周期性间隔递增第一计数值；
第二比较器，被配置为在每一个周期性间隔将所述反馈电压与所述阈值电压范围的下限阈值电压进行比较；以及
第二计数器，被配置为在所述第二比较器指示所述反馈电压小于所述下限阈值电压的每一个周期性间隔递增第二计数值。
7.根据权利要求6所述的PMIC，其中，所述计数寄存器被配置为存储所述第一计数器的第一计数值和所述第二计数器的第二计数值。
8.根据权利要求7所述的PMIC，其中，所述计数寄存器还被配置为存储与所述第一计数值和所述第二计数值的和相对应的第三计数值。
9.根据权利要求7所述的PMIC，还包括：接口I/F电路，被配置为将与所述第一计数值和所述第二计数值中的至少一个相对应的监视数据输出到外部设备。
10.根据权利要求1所述的PMIC，所述电压调节器包括：
电压生成器，被配置为输出参考电压；
比较器，被配置为将所述参考电压与所述反馈电压进行比较；以及
电压驱动器，被配置为基于所述比较器的输出来生成输出电压。
11.根据权利要求10所述的PMIC，还包括：连接到所述比较器和所述监视电路的反馈电压引脚端子。
12.根据权利要求1所述的PMIC，其中，所述电压调节器为第一电压调节器，所述输出电压为第一输出电压，所述监视电路为第一监视电路，所述计数寄存器为第一计数寄存器，所述计数值为第一计数值，所述阈值电压范围为第一阈值电压范围，所述反馈电压为第一反馈电压，其中，所述PMIC还包括：
第二电压调节器，被配置为生成第二输出电压；
第二监视电路，被配置为接收所述第二输出电压的第二反馈电压，并在每一个周期性间隔确定所述第二反馈电压是否在第二阈值电压范围之外；以及
第二计数寄存器，被配置为存储指示所述第二反馈电压被所述第二监视电路确定为在所述第二电压范围之外的次数的第二计数值。
13.根据权利要求1所述的PMIC，其中，所述电压调节器是第一电压调节器，所述输出电压为第一输出电压，所述反馈电压为第一反馈电压，其中，所述PMIC还包括：
第二电压调节器，被配置为生成第二输出电压；以及
复用器电路，被配置为将第一反馈电压和所述第二输出电压的第二反馈电压中的一个选择性地施加到所述监视电路，
其中，所述监视电路被配置为将指示所述第二反馈电压被确定为在第二电压范围之外的次数的第二计数值存储在所述计数寄存器中。
14.根据权利要求1所述的PMIC，其中，通过对所述输出电压进行分压获得所述反馈电压。
15.一种动态随机访问存储器DRAM模块，包括：
模块板；
DRAM设备，安装在所述模块板上，所述DRAM设备包括多个操作电压端子；以及
电源管理集成电路PMIC，安装在所述模块板上，所述PMIC被配置为生成施加到所述DRAM的相应多个操作电压端子的多个操作电压，并接收所述相应多个操作电压的多个反馈电压，
其中，所述PMIC包括监视电路，其被配置为确定所述多个反馈电压中的每一个在相应阈值电压范围之外的次数，并且将所述次数存储在计数寄存器中。
16.根据权利要求15所述的DRAM模块，还包括：
至少一个第一引脚端子；以及
串行存在检测SPD电路，安装在所述模块板上，并被配置为在所述至少一个第一引脚端子和所述PMIC之间交换PMIC控制和数据信号。
17.根据权利要求16所述的DRAM模块，还包括：
至少一个第二引脚端子；以及
数据缓冲器电路，安装在所述模块板上，并被配置为在所述至少一个第二端子与所述DRAM设备之间交换存储器数据信号。
18.根据权利要求17所述的DRAM模块，还包括：
至少一个第三引脚端子；以及
寄存器时钟驱动器电路，安装在所述模块板上，并被配置为在所述至少一个第三引脚端子与所述DRAM设备之间交换命令和地址信号。
19.根据权利要求18所述的DRAM模块，还包括：至少一个第四引脚端子，用于向所述PMIC提供输入电压。
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