CN111813169B - 改善电源抑制比的电源电压钳制 - Google Patents

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Abstract

本申请公开了改善电源抑制比的电源电压钳制。一种电路(100)，包括具有DAC输入和DAC输出的数模转换器(DAC，160)。该电路(100)包括具有VREF发生器输入、VREF发生器输出和VREF电源输入的参考电压(VREF)发生器。VREF发生器输出耦合到DAC输入。稳压器具有稳压器输入和稳压器输出。稳压器输出耦合到DAC(160)。钳位电路(110)具有第一钳位电路输入、第二钳位电路输入和钳位电路输出。第一钳位电路输入耦合到稳压器输入，钳位电路输出耦合到VREF电源输入。第二钳位电路输入耦合到稳压器输出。钳位电路(110)包括具有第二钳位电路输入的源极跟随器电路。

Description

改善电源抑制比的电源电压钳制
相关申请的交叉引用
本申请要求于2019年4月8日提交的美国临时申请号62/830,855的优先权，其通过引用合并于此。
背景技术
电源可用于多种用途。电源抑制比(PSRR)指电源的输出电压对电源的输入电压中瞬变的灵敏度。与具有较低PSRR的电源相比，具有较高PSRR的电源在给定输入电压瞬变下的输出电压振幅变化较小。一些应用受益于具有较高PSRR的电源。
发明内容
在一个示例中，电路包括具有DAC输入和DAC输出的数模转换器(DAC)。电路包括具有VREF发生器输入、VREF发生器输出和VREF电源输入的参考电压(VREF)发生器。VREF发生器输出耦合到DAC输入。稳压器具有稳压器输入和稳压器输出。稳压器输出耦合到DAC。钳位电路具有第一钳位电路输入、第二钳位电路输入和钳位电路输出。第一钳位电路输入耦合到稳压器输入，钳位电路输出耦合到VREF电源输入。第二钳位电路输入耦合到稳压器输出。钳位电路包括具有第二钳位电路输入的源极跟随器电路。
附图说明
对于各种示例的详细说明，现在将参考附图，其中：
图1是包括用于增加电源的PSRR的钳位电路的电源的至少一部分的框图。
图2示出了图1的钳位电路的示例实施方式的一部分。
图3示出了图1的钳位电路的示例实施方式的另一部分。
图4示出了用于评估电源的PSRR的满足性的电源的输入电压的波形的示例。
图5示出了使用图4的输入波形示例的电源内的电压的示例波形。
具体实施方式
图1示出了电源100的至少一部分的示例。电源100接收输入电压(VIN)并生成输出电压(VREF_VDDEL)。在一个示例中，VIN在2.5V到5.0V的范围内，VREF_VDDEL是0.473V到1.0V的范围内的电压(例如0.77V)。VREF_VDDEL可被供应给升压转换器以将电压增加到例如8.47V。电源100可提供功率以驱动负载，诸如有源矩阵有机发光二极管(AMOLED)。
在该示例中，电源100包括钳位电路110、输入电压上电复位电路(VINPOR)120、AVDD_low dropout(LDO)稳压器130、带隙和欠压锁定(UVLO)电路140、参考电压(VREF)发生器150、VREF数模转换器(DAC)VDDEL发生器160以及与门170。AVDD_LDO稳压器130生成经调节的输出电压AVDD，该电压AVDD被提供给VREF DAC VDDEL发生器160以在VREFDAC VDDEL发生器160内为DAC供电。向VREF DAC VDDEL发生器160提供数字参考值(DIG_REF)，以转换为相应的模拟输出电压VREF_VDDEL。VREF DAC VDDEL发生器160内的DAC使用VREF发生器150生成的参考电压(VREF)用于数字到模拟转换处理。VREF发生器使用由带隙和UVLO电路140生成的带隙电压(VBG)来生成VREF。带隙和UVLO电路140生成针对所有DAC的整体系统参考电压，并且包括对VIN能力的欠压检测。
VIN POR 120和带隙和UVLO电路140生成各自的POR_VIN_GOOD和UVLO_GOOD信号，以指示VIN是否大于相应的阈值。例如，当VIN大于第一阈值时，VIN POR 120断言(例如，逻辑高)POR_VIN_GOOD，并且当VIN大于第二阈值时，带隙和UVLO电路140断言UVLO_GOOD。在一个示例中，第一阈值为1.9V，第二阈值为2.45V。在通电事件中，VIN从0V斜坡向上到其稳态水平。当VIN达到第一阈值(例如1.9V)时，VIN POR 120断言POR_VIN_GOOD，并且当VIN随后达到第二阈值(例如2.45V)时，带隙和UVLO电路140断言UVLO_GOOD。只有当VIN高于第一阈值时才应该可操作的电源100内的任何电路将接收POR_VIN_GOOD信号，以在VIN达到第一阈值时触发该特定电路操作。类似地，仅当VIN高于第二阈值时才应该可操作的电源100内的任何电路(例如AVDD_LDO稳压器130)将接收UVLO_GOOD信号，以在VIN达到第二阈值时触发该特定电路操作。此外，钳位电路110接收POR_VIN_GOOD信号和UVLO_GOOD信号二者。
当来自AVDD_LDO稳压器130的AVDD电压高于特定阈值时，AVDD_LDO稳压器130断言(例如，逻辑高)AVDD-GOOD信号。在一个示例中，当AVDD(其具有例如1.8V的期望值)高于1.7V时断言AVDD_GOOD。AVDD_GOOD信号也被提供给钳位电路110。
与门170具有接收使能(EN)信号和POR_VIN_GOOD的输入。来自与门170的输出信号被指定为POR_ENABLE。当POR_VIN_GOOD和EN都高时，即当VIN高于第一阈值(例如1.9V)并且至电源100的使能信号被断言为高时，POR_ENABLE被断言为高。将POR_ENABLE信号提供给带隙和UVLO电路140以及VREF发生器150的P_EN输入端。这些电路(带隙和UVLO电路140、VREF发生器150)在POR_ENABLE被断言为高时启用。尽管该示例中显示了与门，但其他类型或逻辑门的组合可用于其他示例中。
来自电源100的输出电压VREF_VDDEL易受来自VREF发生器150的VREF中的瞬变的影响。也就是说，VREF中的瞬变将导致VREF_VDDEL中的瞬变。如果没有钳位电路110(如下所述)，则VIN将被直接提供给带隙和UVLO电路140以及VREF发生器150。因此，VIN上的瞬变会导致VREF上的大量瞬变。然而，可以期望由电源100供电的负载的电源电压应该在VIN上经历低于特定水平的给定瞬变的瞬变。钳位电路100接收VIN并为带隙和UVLO电路140以及VREF发生器150生成电压VIN_REF。钳位电路110有益地减少由于VIN上的瞬变而引起的VREF上的任何瞬变。
钳位电路110耦合到VIN POR 120、AVDD_LDO稳压器130、带隙和UVLO电路140、VREF发生器150和AND门(与门)170。钳位电路110接收POR_VIN_GOOD信号、AVDD_GOOD信号、UVLO_GOOD信号、VIN和AVDD，并生成电压VIN_REF。在稳态操作期间，钳位电路110基于AVDD生成VIN_REF。AVDD由AVDD_LDO稳压器130生成，其本身具有相对高的PSRR。由于AVDD_LDO稳压器130具有高PSRR，并且钳位电路110使用来自AVDD_LDO稳压器130的AVDD来生成用于带隙和UVLO电路140以及VREF发生器150的VIN_REF，因此用具有相对高PSRR的电路来生成VREF和VREF_VDDEL。
图2和图3示出了钳位电路110的示例实施方式。钳位电路110的一部分如图2所示，钳位电路110的另一部分如图3所示。在图2的示例中，所示的钳位电路110的部分包括数字电路210和220、电阻器R1-R3、电容器C1和晶体管M1-M3。数字电路210包括NAND门(与非门)212和反相器214。NAND门212的一个输入耦合到反相器214的输出。反相器214接收AVDD_GOOD信号，并且NAND门212的相应输入接收AVDD_GOOD的逻辑逆。另一个NAND门212输入接收UVLO_GOOD信号。该示例中的晶体管M3是p型金属氧化物半导体场效应(PMOS)晶体管，其栅极耦合到NAND门212的输出。
晶体管M3的源极耦合到VIN，并且晶体管M3的漏极耦合到电阻器R3。电阻器R3的另一端子连接到晶体管M2的栅极。该示例中的晶体管M1和M2包括n型金属氧化物半导体场效应(NMOS)晶体管。晶体管M1和M2的源极在节点N1处连接在一起，并连接到电容器C1。电容器C1连接在晶体管M1和M2的源极(节点N1)和接地之间。节点N1上的电压为VIN_REF。电阻器R2连接在晶体管M2的漏极和VIN之间。类似地，电阻器R1连接在晶体管M1的漏极和VIN之间。
该示例中的数字电路220包括OR门222和反相器224、226和228。反相器224-228的输出连接到OR门222的相应输入。反相器224的输入接收POR_VIN_GOOD。反相器226的输入接收UVLO_GOOD。反相器228的输入接收AVDD_GOOD。
晶体管M2的栅极还接收电压VCLAMP。在VIN已达到其稳态水平的稳态操作期间，VCLAMP由图3所示的钳位电路110的部分生成。钳位电路的该部分(图3)包括PMOS晶体管M4和M6、NMOS晶体管M5和M7、反相器310以及电阻器R4和R5。电阻器R4连接在VIN和晶体管M4的源极之间。电阻器R5连接在晶体管M4和M5的漏极之间。
晶体管M4的源极还连接到晶体管M6的源极。晶体管M6和M7的漏极连接在一起并提供电压VCLAMP。晶体管M6和M7的栅极连接在一起。将POR_ENABLE提供给晶体管M5的栅极和反相器310的输入。反相器310的输出连接到晶体管M6和M7的栅极。AVDD被提供给晶体管M4的栅极。
在通电周期期间，VIN从0伏增加到其稳态电压水平，这是应用特定的。在一个示例中，VIN的稳态电压电平为3.5v。当VIN超过与VIN POR 120相关联的阈值电压(例如，1.9V)时，VIN POR 120断言POR_VIN_GOOD为高。类似地，当VIN达到与带隙和UVLO电路140相关联的阈值电压(例如，2.45V)时，带隙UVLO电路140断言UVLO_GOOD为高。当VIN达到足够高的电压以允许AVDD_LDO稳压器130生成电压AVDD时，AVDD_LDO稳压器130断言AVDD_GOOD为高。向反相器224、226和228的相应输入提供POR_VIN_GOOD、UVLO_GOOD和AVDD_GOOD。OR门222的输出将是高，只要POR_VIN_GOOD、UVLO_GOOD和AVDD_GOOD信号中的至少有一个是低。
POR_VIN_GOOD、UVLO_GOOD和AVDD_GOOD信号中至少有一个低表示电源100仍处于通电周期中，并且VIN尚未达到其最终稳态水平。当POR_VIN_GOOD、UVLO_GOOD和AVDD_GOOD信号中的至少一个为低时，来自OR门222的输出信号将为高，晶体管M1将为导通。当晶体管M1导通时，电容器C1将被充电，并且节点N1将具有大约等于VIN的正电压VIN_REF。
随着在通电周期期间VIN继续增加，最终，UVLO_GOOD被断言为高(例如，当VIN达到2.45V时)，但是AVDD_GOOD仍然是逻辑低(VIN不够高，无法使AVDD_LDO稳压器103生成AVDD)。在此状况期间(UVLO_GOOD高和AVDD_GOOD低)，来自NAND门212的输出信号将为低，并且PMOS晶体管M3将被导通。在通电周期的这部分期间，M3因此被导通，VCLAMP通过电阻器R3和晶体管M3被上拉至VIN。
图3中的钳位电路100的部分在VIN最终达到AVDD_LDO稳压器130能够生成AVDD的水平之后主动断言VCLAMP。然而，在达到该状况之前，VCLAMP被上拉到VIN，以便到由图3的电路主动控制的VCLAMP的瞬变是无毛刺的。当晶体管M3导通并且VCLAMP(经由R3和M3)被上拉到VIN时，晶体管M2的栅极上的电压为VCLAMP。晶体管M2的源极上的电压(VIN_REF)大约等于VCLAMP减去晶体管M2的阈值电压，因此，晶体管M2将VIN_REF钳制到VCLAMP减去晶体管M2的阈值电压。
当VIN最终达到足以允许AVDD_LDO稳压器130生成AVDD的水平时，POR_VIN_GOOD、UVLO_GOOD和AVDD_GOOD信号中的所有三个将为高，来自OR门222的输出信号将为低，并且晶体管M1断开。此外，在AVDD_GOOD为高的情况下，反相器214的输出将为低，并且来自NAND门212的输出信号将为高，这将断开晶体管M3。因此，图2中的电路不再主动控制VCLAMP，并且图3中的电路主动控制VCLAMP，如下所解释的。
参照图3，POR_ENABLE控制晶体管M5-M7的通断状态。当VIN小于与VIN POR 120相关联的阈值时，POR_ENABLE为低。当POR_ENABLE为低时，晶体管M5和M6将断开，并且晶体管M7将导通。晶体管M7导通时，VCLAMP被拉低至接地。当VIN达到VIN POR 120的阈值，并且假设EN为高，则POR_ENABLE变为高，此时晶体管M7断开，并且晶体管M5和M6导通。
当POR_ENABLE变为高，但UVLO_GOOD仍然为低时，AVDD_LDO稳压器130将尚未被启用，AVDD将为0V。当VIN电压达到UVLO_GOOD阈值后，UVLO_GOOD将被断言为高，而AVDD_LDO稳压器130将被启用，并且AVDD电压将上升到例如1.8V的目标电压。在该时间期间晶体管M4导通，并传导受电阻器R5限制的电流。
当VIN达到AVDD_LDO稳压器130(具有相对高的PSRR)生成AVDD的电平时，PMOS晶体管M4的栅极接收AVDD电压，该电压小于VIN。由于AVDD是从具有相对高PSRR的电路生成的，所以VCLAMP也由具有相对高PSRR的电路(AVDD_LDO稳压器130加上图3的电路)生成。
当POR_VIN GOOD、UVLO_GOOD和AVDD_GOOD三者均高时，电源100已达到其稳态水平，VCLAMP由图3的电路主动控制，并且晶体管M1和M3断开。VCLAMP是在具有相对高PSRR的电源100的稳态操作期间生成的，这意味着VCLAMP不太容易受到VIN中的毛刺(glitch)的影响。晶体管M2用作源极跟随器晶体管，其中其源极电压是低于其栅极电压的一个阈值电压。因此，在电源的稳态操作期间，晶体管M2的源极电压(即，VIN_REF)约为低于VCLAMP的一个阈值电压，并且VCLAMP由相对高PSRR的电路生成。
钳位电路110可操作以用比使用VIN直接为带隙和UVLO电路140和VREF发生器150供电时对VIN中的毛刺更不敏感的方式生成用于带隙和UVLO电路140和VREF发生器150的VIN_REF。因此，提供给VREF DACVDDEL发生器160的VREF对VIN中的毛刺具有相对小的灵敏度，对于来自VREF DAC VDDEL发生器160的VREF_VDDEL输出也是一样。
图4示出了可用于评估Vref和VREF_VDDEL对VIN中的毛刺的免疫程度的VIN波形的示例。图4的测试波形包括针对VIN的经定义的毛刺，VIN从VIN_MIN开始，在斜坡上升期410期间增加到VIN_MAX的水平。VIN在时间段420内保持在VIN_MAX，然后在斜坡下降期430期间再次减少到VIN_MIN。斜坡上升期410和斜坡下降期430的持续时间是相同的，Tr。在一个示例中，VIN_MIN是3V，VIN_MAX是3.5V，Tr是10微秒。在该示例中，VIN在斜坡上升期和斜坡下降期期间的电压转换速率/压摆率为50千伏/秒。
图5示出了VBG、VREF和VREF_VDDEL的波形，其中图4的VIN测试波形应用于钳位电路110。由图4的测试波形定义的毛刺分别在VBG、VREF和VREF_VDDEL中引起毛刺510、520和530。在该示例中，VREF_VDDEL中的毛刺幅度535约为76微伏。因此，在具有50千伏/秒电压转换速率的VIN中，0.5伏毛刺只导致VREF_VDDEL中的76微伏偏差。76微伏VREF_VDDEL偏差远小于使用VIN直接为带隙和UVLO电路140和VREF发生器150供电以及不使用钳位电路110的情况。
整个说明书中都使用了术语“耦合”。该术语可涵盖能够实现与本公开的描述一致的功能关系的连接、通信或信号路径。例如，如果设备A生成信号以控制设备B执行动作，则在第一示例中，设备A耦合到设备B，或者在第二示例中，如果介入组件C没有实质性地更改设备A和设备B之间的功能关系，则设备A通过介入组件C耦合到设备B，使得设备B由设备A经由设备A生成的控制信号来控制。
在权利要求的范围内，在所述实施例中可以进行修改，并且可以进行其他实施例。

Claims (20)

1.一种电路，包括：
数模转换器即DAC，其具有DAC输入和DAC输出；
参考电压发生器即VREF发生器，其具有VREF发生器输入、VREF发生器输出和VREF电源输入，所述VREF发生器输出耦合到所述DAC输入；
稳压器，其具有稳压器输入和稳压器输出，所述稳压器输出耦合到所述DAC；以及
钳位电路，其具有第一钳位电路输入、第二钳位电路输入和钳位电路输出，所述第一钳位电路输入耦合到所述稳压器输入、所述钳位电路输出耦合到所述VREF电源输入，并且所述第二钳位电路输入耦合到所述稳压器输出，所述钳位电路包括具有所述第二钳位电路输入的源极跟随器电路。
2.根据权利要求1所述的电路，其中所述源极跟随器电路包括第一晶体管，所述第一晶体管具有包括所述第二钳位电路输入的第一控制输入，所述第一晶体管还包括第一电流端子和第二电流端子，其中所述钳位电路包括：
第二晶体管，其具有第二控制输入、第三电流端子和第四电流端子，所述第三电流端子耦合到所述第一电流端子；以及
电阻器，其耦合在所述第一电流端子和所述第一钳位电路输入之间。
3.根据权利要求2所述的电路，其中所述第一晶体管包括p型金属氧化物半导体场效应晶体管。
4.根据权利要求2所述的电路，其中所述钳位电路包括第三晶体管，所述第三晶体管具有第三控制输入、第五电流端子以及第六电流端子，所述第三控制输入耦合至所述第四电流端子。
5.根据权利要求4所述的电路，还包括耦合在所述第六电流端子和电源电压节点之间的电容器。
6.根据权利要求1所述的电路，其中所述钳位电路包括：
第一电阻器；
第一晶体管，其与所述第一电阻器串联耦合在所述第一钳位电路输入和所述钳位电路输出之间，所述第一晶体管具有第一控制输入；
第二电阻器；
第二晶体管，其与所述第二电阻器串联耦合在所述第一钳位电路输入和所述钳位电路输出之间，所述第二晶体管具有第二控制输入；以及
第三电阻器；以及
第三晶体管，其与所述第三电阻器串联耦合在所述第一钳位电路输入和所述第二控制输入之间。
7.根据权利要求6所述的电路，还包括数字逻辑电路，所述数字逻辑电路包括第一逻辑电路输入、第二逻辑电路输入和逻辑电路输出，所述第一逻辑电路输入被配置成接收指示相对于第一阈值的所述第一钳位电路输入上的输入电压电平的第一逻辑信号，所述第二逻辑电路输入被配置成接收指示相对于第二阈值的所述输入电压电平的第二逻辑信号，以及所述逻辑电路输出耦合到所述第一控制输入。
8.根据权利要求6所述的电路，其中所述第三晶体管包括第三控制输入，以及所述电路还包括数字逻辑电路，所述数字逻辑电路包括第一逻辑电路输入、第二逻辑电路输入和逻辑电路输出，所述第一逻辑电路输入被配置成接收指示相对于第一阈值的所述第一钳位电路输入上的输入电压电平的第一逻辑信号，所述第二逻辑电路输入被配置成接收指示相对于第二阈值的所述输入电压电平的第二逻辑信号，以及所述逻辑电路输出耦合到所述第三控制输入。
9.一种电路，包括：
参考电压发生器即VREF发生器，其具有VREF发生器输入、VREF发生器输出和VREF电源输入，所述VREF发生器输出被配置成提供参考电压；
稳压器，其具有稳压器输入和稳压器输出，所述稳压器输出被配置成提供电源电压；以及
钳位电路，其具有第一钳位电路输入、第二钳位电路输入和钳位电路输出，所述第一钳位电路输入耦合到所述稳压器输入，所述钳位电路输出耦合到所述VREF电源输入，以及所述第二钳位电路输入耦合到所述稳压器输出以接收所述电源电压，所述钳位电路包括具有第一控制输入和第一电流端子和第二电流端子的晶体管，所述第二电流端子包括所述钳位电路输出，并且所述钳位电路被配置成生成针对所述第一控制输入的钳位电压。
10.根据权利要求9所述的电路，其中所述钳位电路包括第一电阻器，所述第一电阻器耦合在所述第一钳位电路输入和所述第一电流端子之间。
11.根据权利要求9所述的电路，还包括：
第一电流支路，其耦合在所述第一钳位电路输入和所述钳位电路输出之间，所述第一电流支路被配置成在所述电路的通电周期期间传导电流，直到所述第一钳位电路输入上的输入电压大于第一阈值；以及
第二电流支路，其耦合在所述第一钳位电路输入和所述第一控制输入之间，所述第二电流支路被配置成响应于所述输入电压在第二阈值和所述第一阈值之间而在所述通电周期期间传导电流，所述第一阈值大于所述第二阈值，所述第二阈值大于接地电位。
12.根据权利要求11所述的电路，还包括数字逻辑电路，所述数字逻辑电路包括第一逻辑电路输入、第二逻辑电路输入和逻辑电路输出，所述第一逻辑电路输入被配置成接收指示相对于所述第一阈值的所述第一钳位电路输入上的输入电压电平的第一逻辑信号，所述第二逻辑电路输入被配置成接收指示相对于所述第二阈值的所述输入电压电平的第二逻辑信号，以及所述逻辑电路输出被配置成导通和断开所述第一电流支路。
13.根据权利要求9所述的电路，其中所述钳位电路包括具有源极跟随器输入和源极跟随器输出的源极跟随器电路，所述源极跟随器输入耦合到所述稳压器输出。
14.根据权利要求13所述的电路，其中所述晶体管是第一晶体管，所述钳位电路包括耦合到所述源极跟随器输出的第二晶体管，所述第二晶体管包括所述钳位电路输出。
15.根据权利要求9所述的电路，还包括数模转换器即DAC，所述数模转换器耦合到所述VREF发生器输出。
16.一种电路，其包括：
数模转换器即DAC，其具有DAC输入和DAC输出；
参考电压发生器即VREF发生器，其具有VREF发生器输入、VREF发生器输出和VREF电源输入，所述VREF发生器输出耦合到所述DAC输入；
稳压器，其具有稳压器输入和稳压器输出，所述稳压器输出被配置成提供电源电压；以及
钳位电路，其具有第一钳位电路输入、第二钳位电路输入和钳位电路输出，所述第一钳位电路输入耦合到所述稳压器输入，所述钳位电路输出耦合到所述VREF电源输入，以及所述第二钳位电路输入耦合到所述稳压器输出以接收所述电源电压，所述钳位电路包括具有第一控制输入和第一电流端子和第二电流端子的晶体管，所述第二电流端子包括所述钳位电路输出，并且所述钳位电路被配置成生成针对所述第一控制输入的钳位电压。
17.根据权利要求16所述的电路，还包括：
第一电流支路，其耦合在所述第一钳位电路输入和所述钳位电路输出之间，所述第一电流支路被配置成在所述电路的通电周期期间传导电流，直到所述第一钳位电路输入上的输入电压大于第一阈值；以及
第二电流支路，其耦合在所述第一钳位电路输入和所述第一控制输入之间，所述第二电流支路被配置成响应于所述输入电压在第二阈值和所述第一阈值之间而在所述通电周期期间传导电流，所述第一阈值大于所述第二阈值并且所述第二阈值大于接地电位。
18.根据权利要求17所述的电路，还包括数字逻辑电路，所述数字逻辑电路包括第一逻辑电路输入、第二逻辑电路输入和逻辑电路输出，所述第一逻辑电路输入被配置成接收指示相对于所述第一阈值的所述第一钳位电路输入上的输入电压电平的第一逻辑信号，所述第二逻辑电路输入被配置成接收指示相对于所述第二阈值的所述输入电压电平的第二逻辑信号，以及所述逻辑电路输出被配置成导通和断开所述第一电流支路。
19.根据权利要求16所述的电路，其中所述钳位电路包括具有源极跟随器输入和源极跟随器输出的源极跟随器电路，所述源极跟随器输入耦合到所述稳压器输出。
20.根据权利要求19所述的电路，其中所述晶体管是第一晶体管，所述钳位电路包括耦合到所述源极跟随器输出的第二晶体管，所述第二晶体管包括所述钳位电路输出。
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