CN111756343A - 一种高速运放轨到轨输出电路 - Google Patents

一种高速运放轨到轨输出电路 Download PDF

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Abstract

本发明提出一种高速运放轨到轨输出电路，具有：正电源接入点及负电源接入点；跨导放大级，用于将所述差分电压信号经过跨导放大后转换为电流信号；互补输出级，用于将所述电流信号转换为电压信号，并经过放大后得到输出电压信号；反馈子电路，用于连接所述互补输出级的输出和所述跨导放大级的输入，进行频率补偿；本发明可在保证运放高速放大的情况下，实现轨到轨输出。

Description

一种高速运放轨到轨输出电路
技术领域
本发明涉及集成电路设计领域，尤其涉及一种高速运放轨到轨输出电路。
背景技术
高速运算放大器是电子信息系统中的通用器件，为了降低系统功耗，它向着不断降低电源电压的趋势发展。但电源下降同时也会导致输出信号摆幅减小，信号与电源轨之间裕量降低、大幅缩小可用信号的范围，最终导致运算放大器的信噪比恶化；此外，运算放大器的带宽和压摆率也会随着电源下降而降低。为了解决上述难题，必须采用特殊的输出电路结构。
发明内容
鉴于以上现有技术存在的问题，本发明提出一种高速运放轨到轨输出电路，主要解决输出信号带宽和压摆率较差的问题。
为了实现上述目的及其他目的，本发明采用的技术方案如下。
一种高速运放轨到轨输出电路，
具有：
正电源接入点及负电源接入点；
跨导放大级，用于将所述差分电压信号经过跨导放大后转换为电流信号；
互补输出级，用于将所述电流信号转换为电压信号，并经过放大后得到输出电压信号；
反馈子电路，用于连接所述互补输出级的输出和所述跨导放大级的输入，进行频率补偿。
可选地，所述跨导放大级包括输入子电路、电压电流转换子电路和恒流源子电路，所述输入子电路与所述电压电流转换子电路相连；所述恒流源子电路与所述电压电流转换子电路相连；所述电压电流转换子电路向所述互补输出级输出所述电流信号。
可选地，所述输入子电路包括同相电压输入单元和反相电压输入单元，所述同相电压输入单元包括第一晶体管和第二晶体管；所述反相电压输入单元包括第三晶体管和第四晶体管；所述第一晶体管的基极与所述第二晶体管的基极相连作为反相输入端；所述第三晶体管的基极与所述第四晶体管的基极相连作为同相输入端；
所述第一晶体管的发射极与所述电压电流转换子电路相连，同时连接第一恒流源的负极；所述第三晶体管的发射极与所述电压电流转换子电路相连，同时连接第二恒流源的负极；所述第一恒流源的正极和所述第二恒流源的正极与所述正电源接入点相连；
所述第二晶体管的发射极与所述电压电流转换子电路相连，同时连接第三恒流源的正极；所述第四晶体管的发射极与所述电压电流转换子电路相连，同时连接第四恒流源的正极；所述第三恒流源的负极和所述第四恒流源的负极与所述负电源接入点相连。
可选地，所述第一晶体管和第三晶体管采用PNP型晶体管；所述第二晶体管和所述第四晶体管采用NPN型晶体管。
可选地，所述电压电流转换子电路包括第五晶体管、第六晶体管、第七晶体管、第八晶体管和转换电阻；所述第五晶体管的发射极和所述第七晶体管的发射极相连后，与所述转换电阻的一端相连；所述第六晶体管的发射极和所述第八晶体管的发射极相连后，与所述转换电阻的另一端相连；第五至第八晶体管的集电极与所述恒流源子电路相连，同时分别与所述互补输出级连接；所述第五晶体管的基极与所述第一晶体管的发射极相连；所述第六晶体管的基极与所述第三晶体管的发射极相连；所述第七晶体管的基极与所述第二晶体管的发射极相连；所述第八晶体管的基极与所述第四晶体管的发射极相连。
可选地，所述第五晶体管和第六晶体管采用NPN型晶体管；所述第七晶体管和第八晶体管采用PNP型晶体管。
可选地，所述恒流源子电路包括第一二极管、第二二极管、第九晶体管和第十晶体管；所述第一二极管的正极和所述第九晶体管的发射极相连，同时连接所述正电源接入点；所述第一二极管的负极连接所述第九晶体管的基极，同时连接所述第五晶体管的集电极；所述第九晶体管的集电极与所述第六晶体管的集电极相连；所述第二二极管的正极与所述第十晶体管的基极相连，同时连接所述第七晶体管的集电极；所述第十晶体管的发射极与所述第二二极管的负极相连，同时连接所述负电源接入点；
所述第九晶体管采用PNP型晶体管；所述第十晶体管采用NPN型晶体管。
可选地，所述互补输出级包括第一电阻、第二电阻、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管；所述第一电阻的一端与所述第十二晶体管的发射极相连，同时连接所述正电源接入点；所述第一电阻的另一端与所述第十一晶体管的发射极相连；所述第十一晶体管的基极与所述第十二晶体管的基极相连，同时连接所述第六晶体管的的集电极；所述第十一晶体管的集电极与所述第七晶体管的集电极相连；所述第十二晶体管与所述第十四晶体管构成共射推挽结构，二者集电极相连作为所述互补输出级的输出端；所述第十三晶体管的集电极与所述第五晶体管的集电极相连；所述第十三晶体管的基极与所述第十四晶体管的基极相连，同时连接所述第八晶体管的集电极；所述第十三晶体管的发射极与所述第二电阻的一端相连；所述第二电阻的另一端与所述第十四晶体管的发射极相连，同时连接所述负电源接入点；
所述第十一晶体管和所述第十二晶体管采用PNP型晶体管；所述第十三和第十四晶体管采用NPN型晶体管。
可选地，所述反馈子电路包括第一电容和第二电容，所述第一电容的一端与所述第二电容的一端相连后，与所述互补输出级的输出端相连；所述第一电容的另一端与所述第六晶体管的发射极相连；所述第二电容的另一端与所述反向输入端相连。
所有PNP型晶体管均为采用互补双极工艺获取的纵向PNP晶体管。
如上所述，本发明一种高速运放轨到轨输出电路，具有以下有益效果。
通过跨导放大级的设计，实现了差分电压信号的高速跨导放大和缓冲；通过互补输出级的设计，实现了接近正/负电源的轨到轨输出；通过反馈子电路的设计，实现了输出的频率补偿和稳定性提升。
附图说明
图1为运算放大器的两种常规输出电路结构。
图2为本发明一实施例中电路原理框图。
图3为本发明一实施例中电路结构示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
发明人发现：
运算放大器常规的输出电路结构包括NPN型射极跟随器输出级、复合型射极跟随器输出级。如图1(a)为带有NPN型电流源的NPN型射极跟随器输出级电路，其正电压信号的压摆率比负电压信号的大，这种不对称会引入交流干扰信号，还导致输出饱和电压与正负电源电压的接近程度不同；图1(b)为采用NPN和SPNP构成的互补复合型射极跟随器输出级电路，输出正负压摆率对称，但输出摆幅将在正负电源电压基础上、至少损失一个基极-发射极正向压降(VBE≈0.7V，再结合其它附属电路、一般会损失1V以上)，无法实现轨到轨输出，且带宽和压摆率较差。
请参阅图2，本发明提供一种高速运放轨到轨输出电路，具有：正电源接入点及负电源接入点、跨导放大级1、互补输出级2、反馈子电路3；跨导放大级1将差分电压信号经过缓冲和跨导放大后转换为电流信号，得到放大后的电流信号；互补输出级2将放大后的电流信号转换为电压信号，并进一步放大后得到输出电压信号，可实现接近正/负电源的轨到轨满摆幅输出；反馈子电路3连接互补输出级的输出和跨导放大级的输入，补偿频率滚降，提高输出稳定性。
在一实施例中，跨导放大级包括输入子电路、电压电流转换子电路和恒流源子电路，输入子电路与电压电流转换子电路相连；恒流源子电路与电压电流转换子电路相连；电压电流转换子电路向互补输出级输出电流信号。
在一实施例中，输入子电路包括同相电压输入单元和反相电压输入单元，同相电压输入单元包括第一晶体管和第二晶体管；反相电压输入单元包括第三晶体管和第四晶体管；第一晶体管的基极与第二晶体管的基极相连作为反相输入端；第三晶体管的基极与第四晶体管的基极相连作为同相输入端。
第一晶体管的发射极与电压电流转换子电路相连，同时连接第一恒流源的负极；第三晶体管的发射极与电压电流转换子电路相连，同时连接第二恒流源的负极；第一恒流源的正极和第二恒流源的正极与正电源接入点相连；
第二晶体管的发射极与电压电流转换子电路相连，同时连接第三恒流源的正极；第四晶体管的发射极与电压电流转换子电路相连，同时连接第四恒流源的正极；第三恒流源的负极和第四恒流源的负极与负电源接入点相连。
在一实施例中，第一晶体管和第三晶体管采用PNP型晶体管；第二晶体管和第四晶体管采用NPN型晶体管。
在一实施例中，电压电流转换子电路包括第五晶体管、第六晶体管、第七晶体管、第八晶体管和转换电阻；第五晶体管的发射极和第七晶体管的发射极相连后，与转换电阻的一端相连；第六晶体管的发射极和第八晶体管的发射极相连后，与转换电阻的另一端相连；第五至第八晶体管的集电极与恒流源子电路相连，同时分别与互补输出级连接；第五晶体管的基极与第一晶体管的发射极相连；第六晶体管的基极与第三晶体管的发射极相连；第七晶体管的基极与第二晶体管的发射极相连；第八晶体管的基极与第四晶体管的发射极相连。
在一实施例中，第五晶体管和第六晶体管可采用NPN型晶体管；第七晶体管和第八晶体管可采用PNP型晶体管。
在一实施例中，恒流源子电路包括第一二极管、第二二极管、第九晶体管和第十晶体管；第一二极管的正极和第九晶体管的发射极相连，同时连接正电源接入点；第一二极管的负极连接第九晶体管的基极，同时连接第五晶体管的集电极；第九晶体管的集电极与第六晶体管的集电极相连；第二二极管的正极与第十晶体管的基极相连，同时连接第七晶体管的集电极；第十晶体管的发射极与第二二极管的负极相连，同时连接负电源接入点。
在一实施例中，第九晶体管可采用PNP型晶体管；第十晶体管可采用NPN型晶体管。
在一实施例中，互补输出级包括第一电阻、第二电阻、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管；第一电阻的一端与第十二晶体管的发射极相连，同时连接正电源接入点；第一电阻的另一端与第十一晶体管的发射极相连；第十一晶体管的基极与第十二晶体管的基极相连，同时连接第六晶体管的的集电极；第十一晶体管的集电极与第七晶体管的集电极相连；第十二晶体管与第十四晶体管构成共射推挽结构，二者集电极相连作为互补输出级的输出端；第十三晶体管的集电极与第五晶体管的集电极相连；第十三晶体管的基极与第十四晶体管的基极相连，同时连接第八晶体管的集电极；第十三晶体管的发射极与第二电阻的一端相连；第二电阻的另一端与第十四晶体管的发射极相连，同时连接负电源接入点。
在一实施例中，第十一晶体管和所述第十二晶体管可采用PNP型晶体管；第十三和第十四晶体管可采用NPN型晶体管。
在一实施例中，跨导放大级为全差分对称设计。
具体地，请参阅图3，跨导放大级包括NPN型晶体管N1～N5，PNP型晶体管P1～P5，二极管D1、D2，转换电阻R1及恒流源I1～I4；N1和P1的基极相连，作为跨导放大级的反相输入端IN-；N2、P2的基极相连，作为跨导放大级的同相输入端IN+；N1的集电极接正电源接入点，N1的发射极接P3的基极、同时接I3的正极；所述I3的负极接负电源接入点；P1的集电极接负电源接入点，P1的发射极接N3的基极、同时接I1的负极；I1的正极接正电源接入点；N3的集电极接D1的负极、同时接P5的基极，作为跨导放大级的输出端a；D1的正极接正电源接入点；N3、P3的发射极相连、同时接R1的一端；P3的集电极接D2的正极、同时接N5的基极，作为跨导放大级的输出端c；D2的负极接负电源接入点；N2的集电极接正电源接入点，N2的发射极接P4的基极、同时接I4的正极；I4的负极接负电源接入点；P2的集电极接负电源接入点；P2的发射极接N4的基极、同时接I2的负极；I2的正极接正电源接入点；P5的发射极接正电源接入点；N4、P5的集电极相连，作为跨导放大级的输出端b；N4、P4的发射极相连、同时接R1的另一端，作为跨导放大级的反馈端；P4、N5的集电极相连，作为跨导放大级的输出端d；N5的发射极接负电源接入点。
互补输出级包括NPN型晶体管N6、N7，PNP型晶体管P6、P7，电阻R2、R3；输出端a接N6的集电极；输出端b接P6、P7的基极；P6的发射极接R2的一端；R2的另一端接正电源接入点；P7的发射极接正电源接入点；输出端c接P6的集电极；输出端d接所述N6、N7的基极；N6的发射极接R3的一端；R3的另一端接负电源接入点；N7的发射极接负电源接入点；P7、N7的集电极相连，作为互补输出级的输出端。
图3中所有PNP型晶体管均为互补双极工艺制造的纵向PNP晶体管，即VPNP管。
电路工作原理为：
设运放输入级传来的差分电压信号为△V，送入跨导放大级的输入端IN+、IN-；通过全差分对称设计，令第一恒流源～第四恒流源相等时，即I1＝I2＝I3＝I4，恒流源子电路中的D1、P5和D2、N5分别组成镜像恒流源单元，即ID1＝IP5，ID2＝IN5；P1～P4、N1～N4等晶体管均工作在射极跟随状态，对输入的差分信号进行缓冲，使得转换电阻R1两端的压差仍保持为△V。因此，电阻R1两端电流变化近似为：
△I＝△V/R1
经过上述过程，跨导放大级中电流型增益放大结构实现了输入差分电压△V到差分电流△I的变换，该跨导放大级的跨导为恒定值，其大小由R1决定：
gm＝△I/△V＝1/R1
通过改变R1的阻值，可调整跨导放大级的跨导gm大小，同时提升跨导放大增益；并且由于信号传输过程中无电压信号放大，其工作频带宽、信号传输速度快。
经过跨导放大级的电压电流转换后，差分电流信号△I传输到互补输出级中P6、N6的集电极，而前级的镜像恒流源(D1、P5和D2、N5)、射极跟随器(N3、N4、P3、P4)与P6、N6之间形成闭环反馈，将电流信号转换为电压信号、并传输到输出管P7、N7的基极，以驱动输出管工作。输出管工作时，差分电流信号△I可导致P6、N6的偏置电流不对称，从而引起它们基极电压VBE的变化，相当于在输出管P7、N7上分别叠加小信号△VBE-P6和△VBE-N6，两者的相位和幅度均相同。P7、N7相对于输入信号△VBE-P6和△VBE-N6为共射放大，因此通过调节P6、N6的偏置电流以及R2、R3的阻值大小，可以提高输出级增益。同时，P7、N7组成的共射推挽输出结构，输出高电平最高可达(VCC-VSAT-P7)、输出低电平最低可达(VEE+VSAT-N7)；VSAT-P7、VSAT-N7分别为P7、N7的CE饱和压降，其值随着负载电流的减小而减小、最低仅mV级，从而实现了运放满摆幅输出功能(即接近正负电源电压)。
此外，反馈子电路通过输出端到跨导放大级内部反馈端、以及到输入端的弥勒电容C1、C2，可补偿频率滚降、提高输出稳定性。C1、C2的大小对带宽和稳定性的影响很大，电容值越小、工作速度越快、稳定性越差，因此，可根据具体应用需求，进行电容选型，以在电路速度与稳定性之间需进行折衷设计。
综上所述，本发明一种高速运放轨到轨输出电路，通过跨导放大级将差分电压信号转换为电流信号，进行电流信号跨导放大，受电路内部寄生电容影响小、工作频带宽、信号传输速度快；通过互补共射推挽输出结构设计，使输出的电压信号更接近于正/负电源电压；上述设计基于互补双极工艺制造的NPN管和纵向PNP管实现。最终保证运算放大器在降低电源电压应用的同时，实现高速放大和轨到轨输出，从而不影响信噪比、速度、带宽等指标。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种高速运放轨到轨输出电路，其特征在于，
具有：
正电源接入点及负电源接入点；
跨导放大级，用于将所述差分电压信号经过跨导放大后转换为电流信号；
互补输出级，用于将所述电流信号转换为电压信号，并经过放大后得到输出电压信号；
反馈子电路，用于连接所述互补输出级的输出和所述跨导放大级的输入，进行频率补偿。
2.根据权利要求1所述的高速运放轨到轨输出电路，其特征在于，所述跨导放大级包括输入子电路、电压电流转换子电路和恒流源子电路，所述输入子电路与所述电压电流转换子电路相连；所述恒流源子电路与所述电压电流转换子电路相连；所述电压电流转换子电路向所述互补输出级输出所述电流信号。
3.根据权利要求2所述的高速运放轨到轨输出电路，其特征在于，所述输入子电路包括同相电压输入单元和反相电压输入单元，所述同相电压输入单元包括第一晶体管和第二晶体管；所述反相电压输入单元包括第三晶体管和第四晶体管；所述第一晶体管的基极与所述第二晶体管的基极相连作为反相输入端；所述第三晶体管的基极与所述第四晶体管的基极相连作为同相输入端；
所述第一晶体管的发射极与所述电压电流转换子电路相连，同时连接第一恒流源的负极；所述第三晶体管的发射极与所述电压电流转换子电路相连，同时连接第二恒流源的负极；所述第一恒流源的正极和所述第二恒流源的正极与所述正电源接入点相连；
所述第二晶体管的发射极与所述电压电流转换子电路相连，同时连接第三恒流源的正极；所述第四晶体管的发射极与所述电压电流转换子电路相连，同时连接第四恒流源的正极；所述第三恒流源的负极和所述第四恒流源的负极与所述负电源接入点相连。
4.根据权利要求3所述的高速运放轨到轨输出电路，其特征在于，所述第一晶体管和第三晶体管采用PNP型晶体管；所述第二晶体管和所述第四晶体管采用NPN型晶体管。
5.根据权利要求3所述的高速运放轨到轨输出电路，其特征在于，所述电压电流转换子电路包括第五晶体管、第六晶体管、第七晶体管、第八晶体管和转换电阻；所述第五晶体管的发射极和所述第七晶体管的发射极相连后，与所述转换电阻的一端相连；所述第六晶体管的发射极和所述第八晶体管的发射极相连后，与所述转换电阻的另一端相连；第五至第八晶体管的集电极与所述恒流源子电路相连，同时分别与所述互补输出级连接；所述第五晶体管的基极与所述第一晶体管的发射极相连；所述第六晶体管的基极与所述第三晶体管的发射极相连；所述第七晶体管的基极与所述第二晶体管的发射极相连；所述第八晶体管的基极与所述第四晶体管的发射极相连。
6.根据权利要求5所述的高速运放轨到轨输出电路，其特征在于，所述第五晶体管和第六晶体管采用NPN型晶体管；所述第七晶体管和第八晶体管采用PNP型晶体管。
7.根据权利要求5所述的高速运放轨到轨输出电路，其特征在于，所述恒流源子电路包括第一二极管、第二二极管、第九晶体管和第十晶体管；所述第一二极管的正极和所述第九晶体管的发射极相连，同时连接所述正电源接入点；所述第一二极管的负极连接所述第九晶体管的基极，同时连接所述第五晶体管的集电极；所述第九晶体管的集电极与所述第六晶体管的集电极相连；所述第二二极管的正极与所述第十晶体管的基极相连，同时连接所述第七晶体管的集电极；所述第十晶体管的发射极与所述第二二极管的负极相连，同时连接所述负电源接入点；
所述第九晶体管采用PNP型晶体管；所述第十晶体管采用NPN型晶体管。
8.根据权利要求5所述的高速运放轨到轨输出电路，其特征在于，所述互补输出级包括第一电阻、第二电阻、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管；所述第一电阻的一端与所述第十二晶体管的发射极相连，同时连接所述正电源接入点；所述第一电阻的另一端与所述第十一晶体管的发射极相连；所述第十一晶体管的基极与所述第十二晶体管的基极相连，同时连接所述第六晶体管的集电极；所述第十一晶体管的集电极与所述第七晶体管的集电极相连；所述第十二晶体管与所述第十四晶体管构成共射推挽结构，二者集电极相连作为所述互补输出级的输出端；所述第十三晶体管的集电极与所述第五晶体管的集电极相连；所述第十三晶体管的基极与所述第十四晶体管的基极相连，同时连接所述第八晶体管的集电极；所述第十三晶体管的发射极与所述第二电阻的一端相连；所述第二电阻的另一端与所述第十四晶体管的发射极相连，同时连接所述负电源接入点；
所述第十一晶体管和所述第十二晶体管采用PNP型晶体管；所述第十三和第十四晶体管采用NPN型晶体管。
9.根据权利要求5所述的高速运放轨到轨输出电路，其特征在于，所述反馈子电路包括第一电容和第二电容，所述第一电容的一端与所述第二电容的一端相连后，与所述互补输出级的输出端相连；所述第一电容的另一端与所述第六晶体管的发射极相连；所述第二电容的另一端与所述反相输入端相连。
10.根据权利要求3-8任一所述的高速运放轨到轨输出电路，其特征在于，所有PNP型晶体管均为采用互补双极工艺获取的纵向PNP晶体管。
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