CN111755485B - 电连接结构、元件基板、像素结构及其制造方法 - Google Patents

Abstract

一种电连接结构包括第一导电层、第一型光阻层、第二型光阻层以及第二导电层。第一型光阻层位于第一导电层上且具有第一接触洞。第二型光阻层位于第一型光阻层上且具有第二接触洞，其中第一接触洞及第二接触洞于一垂直投影方向上重叠，且第二型光阻层和第一型光阻层互为异型。第二导电层位于第二型光阻层上，其中第二导电层透过第一接触洞及第二接触洞电性连接第一导电层。

Description

电连接结构、元件基板、像素结构及其制造方法

技术领域

本发明是关于一种电连接结构、元件基板、像素结构及其制造方法，特别是有关于一种具有第一型光阻层及第二型光阻层的电连接结构、元件基板、像素结构及其制造方法。

背景技术

常见的显示器包括液晶显示器、电泳显示器、有机电激发光显示器等。有机电激发光显示器具有自发光、低功耗等优点，其各功能膜层可透过真空热蒸镀(vacuum thermalevaporation；VTE)法或是喷墨涂布(ink jet printing,IJP)法制作于基底上，然而采用热蒸镀法可能会有材料利用率低的问题。喷墨涂布法可以提供较高的材料利用率，然而其难以控制膜层的均匀性。因此，如何提高膜层的均匀性实为目前业界亟欲解决的议题之一。

发明内容

本发明提供一种电连接结构，透过依序设置互为异型的第一型光阻层及第二型光阻层于绝缘层上，可使第二导电层的表面具有良好的平坦度。

本发明亦提供一种像素结构及其制造方法，透过依序设置互为异型的第一型光阻层及第二型光阻层于绝缘层上，使发光层具有均匀的厚度。由此当驱动像素结构时，发光元件可具有均匀的电场。

本发明亦提供一种元件基板，透过依序设置互为异型的第一型光阻层及第二型光阻层于绝缘层上，可提高元件基板的像素阵列整体的亮度均匀性。

本发明提供一种电连接结构，包括第一导电层、第一型光阻层、第二型光阻层以及第二导电层。第一型光阻层位于第一导电层上且具有第一接触洞。第二型光阻层位于第一型光阻层上且具有第二接触洞，其中第一接触洞及第二接触洞于垂直投影方向上重叠，且第二型光阻层和第一型光阻层互为异型。第二导电层位于第二型光阻层上，其中第二导电层通过第一接触洞及第二接触洞电性连接第一导电层。

在本发明一实施例中，上述第一型光阻层的材料为负型光阻，且第二型光阻层的材料为正型光阻。

在本发明一实施例中，上述第一接触洞的侧壁与第一导电层构成第一倾斜角，且第一倾斜角为60度至80度。

在本发明一实施例中，上述第二接触洞的侧壁与第一导电层构成第二倾斜角，且第二倾斜角为20度至50度。

本发明提供一种像素结构，包括基板、主动元件、第一型光阻层、第二型光阻层以及第一电极层。主动元件位于基板上并包括漏极。第一型光阻层位于主动元件上且具有第一接触洞。第二型光阻层位于第一型光阻层上且具有第二接触洞，其中第一接触洞及第二接触洞于垂直投影方向上重叠，且第二型光阻层和第一型光阻层互为异型。第一电极层位于第二型光阻层上，其中第一电极层通过第一接触洞及第二接触洞电性连接漏极。

在本发明一实施例中，上述第一接触洞的底部的最大宽度为8微米至15微米。

在本发明一实施例中，上述第二接触洞的底部的最大宽度为4微米至4.5微米。

本发明提供一种元件基板，包括基板、主动元件、第一型光阻层、第一型光阻层以及发光元件。主动元件位于基板上并包括漏极。第一型光阻层位于主动元件上且具有第一接触洞。第一型光阻层位于第一型光阻层上且具有第二接触洞，其中第一接触洞及第二接触洞于垂直投影方向上重叠，且第二型光阻层和第一型光阻层互为异型。发光元件位于第二型光阻层上并包括第一电极层、发光层及第二电极层，其中第一电极层通过第一接触洞及第二接触洞电性连接漏极。

在本发明一实施例中，上述元件基板更包括绝缘层。绝缘层位于漏极及第一型光阻层之间，其中基板具有主动区及位于主动区外的周边区，主动元件位于主动区，第一型光阻层还具有多个第一开口，第一开口位于周边区，且第二型光阻层通过第一开口接触绝缘层。

在本发明一实施例中，上述元件基板更包括电压传输线。电压传输线位于周边区，其中第二型光阻层具有位于周边区的多个第二开口，发光元件的第一电极层通过第二开口接触绝缘层。

本发明提供一种像素结构的制造方法，包括以下步骤。形成主动元件于基板上，其中主动元件包括漏极。形成第一型光阻层于主动元件上，其中第一型光阻层具有第一接触洞。形成第二型光阻层于第一型光阻层上，其中第二型光阻层具有第二接触洞。第一接触洞及第二接触洞于垂直投影方向上重叠，且第二型光阻层和第一型光阻层互为异型。形成第一电极层于第二型光阻层上，其中第一电极层透过第一接触洞及第二接触洞电性连接漏极。

在本发明一实施例中，上述形成第一型光阻层的方法包括以下步骤。形成第一型光阻材料于主动元件上。利用第一掩膜对第一型光阻材料进行曝光，其中第一掩膜具有第一透光部，第一透光部及漏极在垂直投影方向不重叠。对第一型光阻材料进行显影，以形成第一接触洞。

在本发明一实施例中，上述形成第二型光阻层的方法包括以下步骤。形成第二型光阻材料于第一型光阻层上。利用第二掩膜对第二型光阻材料进行曝光，其中第二掩膜具有第二透光部，第二透光部及第一接触洞在垂直投影方向重叠。对第二型光阻材料进行显影，以形成第二接触洞。

基于上述，本发明的电连接结构，由于透过依序设置互为异型的第一型光阻层及第二型光阻层于绝缘层上，可使第二导电层的表面具有良好的平坦度。除此之外，第一型光阻层的材料为负型光阻，且第二型光阻层的材料为正型光阻，由此，可使第二导电层的表面高低落差实质上不超过35纳米。第一接触洞的底部的最大宽度为8微米至15微米。第二接触洞的底部的最大宽度为4微米至4.5微米。由此，可避免在第一接触洞中爬坡的第二导电层向内凹陷而断裂或产生裂痕。第一接触洞的侧壁与第一导电层所构成的第一倾斜角为60度至80度，由此可提供第二型光阻层良好的支撑。第二接触洞的侧壁与第一导电层所构成的第二倾斜角为20度至50度，由此可提供第二导电层良好的支撑。本发明的像素结构及元件基板，借由依序设置互为异型的第一型光阻层及第二型光阻层于绝缘层上，可使发光元件的第一电极层的表面具有良好的平坦度，因此发光层亦具有良好的平坦度。换言之，发光层具有均匀的厚度。由此当驱动像素结构时，发光元件可具有均匀的电场，可提高元件基板的像素阵列整体的亮度均匀性。

为让本发明上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

阅读以下详细叙述并搭配对应的图式，可了解本发明多个样态。需留意的是，图式中的多个特征并未依照该业界领域的标准作法绘制实际比例。事实上，所述特征的尺寸可以任意的增加或减少以利于讨论的清晰性。

图1A为依照本发明一实施例的电连接结构的上视示意图。

图1B为沿着图1A的剖线I-I’的剖面示意图。

图2为依照本发明一实施例的像素结构的剖面示意图。

图3是依照本发明一实施例的元件基板的俯视示意图。

图4A为沿着图3的剖线J-J’的剖面示意图。

图4B为沿着图3的线1000及线2000的表面粗糙度的图表。

图5为图3的区域R的放大示意图。

图6A为沿着图5的剖线K-K’的剖面示意图。

图6B为沿着图5的剖线L-L’的剖面示意图。

图7A至7N为依照本发明一实施例的像素结构的制造方法的剖面示意图。

其中，附图标记：

10...电连接结构

20、20a...像素结构

30...元件基板

100...基板

102...绝缘层

102a...表面

104...第一导电层

106...第一型光阻层

108...第二型光阻层

110...第二导电层

110a...表面

112...第一电极层

112a...表面

114...保护层

116...半导体图案层

118...共享线

120...储存电极图案层

122...发光层

124...第二电极层

126...半导体层

128a...源极区

128b...漏极区

130a...源极浅掺杂区

130b...漏极浅掺杂区

132...通道区

134...半导体层

136a...源极区

136b...漏极区

138a...源极浅掺杂区

138b...漏极浅掺杂区

140...通道区

142...缓冲层

144...缓冲膜

146...缓冲膜

148...像素定义层

150...封装层

152...接合垫

154...导体层

156...信号线

158...电压传输线

160...电压传输电极

162...层间介电层

164...第二导电层

166...第一掩膜

166a...第一透光部

168...第二掩膜

168a...第二透光部

1000...线

1002...线

A1...最高峰

A2...最低峰

AA...主动区

AR...像素阵列

B1...最高峰

B2...最低峰

C...储存电容器

D1、D2...漏极

G1、G2...栅极

GI...栅绝缘层

H1...第一接触洞

H2...第二接触洞

I-I’、J-J’、K-K’、L-L’...剖线

NA...周边区

NA1、NA2...子区域

O...发光元件

P1...开口

R...区域

S1、S2...源极

T1、T2...主动元件

t1、t2、t3...厚度

TH1...第一贯孔

TH2...第二贯孔

TH3...第三贯孔

UV1、UV2...曝光

V1、V2...开口

W1、W2...最大宽度

α1...第一倾斜角

α2...第二倾斜角

具体实施方式

图1A为依照本发明一实施例的电连接结构10的上视示意图。图1B为沿着图1A的剖线I-I’的剖面示意图。请一并参照图1A及图1B，电连接结构10包括基板100、绝缘层102、第一导电层104、第一型光阻层106、第二型光阻层108以及第二导电层110。为了清楚的说明本实施例，图1A中省略基板100、绝缘层102、第一导电层104及第一型光阻层106。基板100的材质可为玻璃、石英、有机聚合物、或是不透光/反射材料(例如：导电材料、金属、芯片、陶瓷、或其它可适用的材料)、或是其它可适用的材料。

第一型光阻层106位于第一导电层104上且具有第一接触洞H1。第二型光阻层108位于第一型光阻层106上且具有第二接触洞H2，其中第一接触洞H1及第二接触洞H2于一垂直投影方向上重叠，且第二型光阻层108和第一型光阻层106互为异型(例如，正型或负型)，且两者之间存在交界面。第二导电层110位于第二型光阻层108上，其中第二导电层110透过第一接触洞H1及第二接触洞H2电性连接第一导电层104。在绝缘层102的表面102a具有高低起伏的情况下，透过依序设置互为异型的第一型光阻层106及第二型光阻层108于绝缘层102上，可使第二导电层110的表面110a具有良好的平坦度。

在一实施例中，第一型光阻层106的材料为负型光阻，且第二型光阻层108的材料为正型光阻，由此，可使第二导电层110的表面110a的平坦度提升，例如高低落差(peak-to-valley roughness)实质上不超过35纳米。第一接触洞H1的底部的最大宽度W1大于第二接触洞H2的底部的最大宽度W2，且第二导电层110自第一接触洞H1延伸(或爬坡)至第二型光阻层108的顶面。于一实施例中，第一接触洞H1的底部的最大宽度W1为8微米至15微米。第二接触洞H2的底部的最大宽度W2为4微米至4.5微米。由此，可避免在第一接触洞H1中爬坡的第二导电层110向内(例如，朝向第一型光阻层106的侧壁的方向)凹陷而断裂或产生裂痕。于另一实施例中，第一型光阻层106的材料为正型光阻，且第二型光阻层108的材料为负型光阻。

于一实施例中，第一接触洞H1的侧壁与第一导电层104构成第一倾斜角α1，且第一倾斜角α1为60度至80度，由此可提供第二型光阻层108良好的支撑。第二接触洞H2的侧壁与第一导电层104构成第二倾斜角α2，且第二倾斜角α2为20度至50度，由此可提供第二导电层110良好的支撑。于本实施例中，第一型光阻层106的厚度t1为1.8微米至2.8微米，且第二型光阻层108的厚度t2为2.5微米至4.2微米。

图2为依照本发明一实施例的像素结构20的剖面示意图。像素结构20包括基板100、主动元件T1、第一型光阻层106、第二型光阻层108以及第一电极层112。像素结构20更包括主动元件T2、栅绝缘层GI、保护层114、半导体图案层116、共享线118、储存电极图案层120、发光层122、第二电极层124及层间介电层162。半导体图案层116、共享线118及储存电极图案层120构成储存电容器C。第一电极层112、发光层122以及第二电极层124构成发光元件O。举例而言，发光元件O为有机发光二极管。

具体而言，主动元件T1位于基板100上并包括栅极G1、源极S1、漏极D1以及半导体层126。半导体层126包括源极区128a、漏极区128b、源极浅掺杂区130a、漏极浅掺杂区130b及通道区132。通道区132位于源极区128a及漏极区128b之间，源极浅掺杂区130a位于通道区132及源极区128a之间，漏极浅掺杂区130b位于通道区132及漏极区128b之间。

主动元件T2位于基板100上并包括栅极G2、源极S2、漏极D2以及半导体层134。半导体层134包括源极区136a、漏极区136b、源极浅掺杂区138a、漏极浅掺杂区138b及通道区140。通道区140位于源极区136a及漏极区136b之间，源极浅掺杂区138a位于通道区140及源极区136a之间，漏极浅掺杂区138b位于通道区140及漏极区136b之间。栅极G1、G2以及共享线118的材料包括金属、金属氧化物、有机导电材料或上述的组合。栅绝缘层GI的材料包括氧化硅、氮化硅、氮氧化硅、其它合适的材料、或其它合适的材料、或上述的组合。半导体层126、134以及半导体图案层116的材质例如是非晶硅、多晶硅、微晶硅、单晶硅、有机半导体材料、氧化物半导体材料(例如：铟锌氧化物、铟锗锌氧化物、或是其它合适的材料、或上述的组合)、或其它合适的材料、或含有掺杂物(dopant)于上述材料中、或上述的组合。源极S1、S2、漏极D1、D2包括多层结构，例如是钛-铝-钛结构或是钼-铝-钼结构。

储存电容器C的半导体图案层116与主动元件T2的源极S2电性连接，储存电容器C的储存电极图案层120与电源供应线(未示)电性连接。

在本实施例中，主动元件T1、T2是以顶部栅极型薄膜晶体管为例来说，但本发明不限于此。根据其他实施例，主动元件T1、T2也可以是底部栅极型薄膜晶体管。且在本实施例中是以两个主动元件搭配一个电容器(2T1C)为例来说明，但并非用以限定本发明。

于本实施例中，像素结构20还包括位于基板100及主动元件T1、T2之间的缓冲层142。缓冲层142可包括依序设置在基板100上的缓冲膜144及缓冲膜146，但本发明不限于此。于其他实施例中，缓冲层142亦可为单一膜层，缓冲层142的材质例如是氧化硅、氮化硅、氮氧化硅、其它合适的无机材料、或上述至少二种材料的堆叠层，其可防止基板100中的离子或杂质扩散至形成在基板100上的元件之中。保护层114可为依序堆叠于栅极G1、G2上的多个保护膜。然而，本发明不限于此。在其他实施例中，保护层114亦可为单一膜层。保护层114的材质可为无机材料(例如，氧化硅、氮化硅、氮氧化硅等)、有机材料或上述的组合。层间介电层162覆盖储存电极图案层120及保护层114。

第一型光阻层106位于主动元件T1、T2上且具有第一接触洞H1。第二型光阻层108位于第一型光阻层106上且具有第二接触洞H2，其中第一接触洞H1及第二接触洞H2于垂直投影方向上重叠，且第二型光阻层108和第一型光阻层106互为异型(例如，正型或负型)，且两者之间存在交界面。第一电极层112位于第二型光阻层108上，其中第一电极层112透过第一接触洞H1及第二接触洞H2电性连接主动元件T2的漏极D2。在绝缘层102的表面102a具有高低起伏的情况下，透过依序设置第一型光阻层106及第二型光阻层108于绝缘层102上，使发光元件O的第一电极层112的表面112a具有良好的平坦度。

第一电极层112及第二电极层124可分别为具有不同电性的电极。在本实施例中，例如是第一电极层112为阳极，且第二电极层124为阴极，但不以此为限。第一电极层112的材料可包括能够反射可见光的导电材料，例如铝(Al)、银(Ag)、铬(Cr)、铜(Cu)、镍(Ni)、钛(Ti)、钼(Mo)、镁(Mg)、铂(Pt)、金(Au)或其组合，并且第一电极层112可为单层、双层或多层结构。举例来说，第一电极层112可以是将银层夹设于两个铟锡氧化物(ITO)之间的三层结构(ITO/Ag/ITO)。发光层122可具有量子肼(Quantum Well,QW)，例如单量子肼(SQW)、多量子肼(MQW)或其它的量子肼。在一些实施例中，发光层122的材料可包括氮化镓(GaN)、氮化铟镓(InGaN)、砷化镓(GaAs)、磷化铝镓铟(AlGaInP)、砷化铟铝镓(InAlGaAs)或其他IIIA族和VA族元素组成的材料。在另一些实施例中，发光层122的材料也可包括钙钛矿(perovskite)材料。在本实施例中，第二电极层124的材料可为透明的导电材料，并且第二电极层124可为单层、双层或多层结构。举例来说，第二电极层124可以是由铝(Al)和镁银合金(Mg-Ag)所构成的双层结构(Al/Mg-Ag)。

于一实施例中，第一接触洞H1的侧壁与主动元件T2的漏极D2构成第一倾斜角α1，且第一倾斜角α1为60度至80度，由此可提供第二型光阻层108良好的支撑。第二接触洞H2的侧壁与主动元件T2的漏极D2构成第二倾斜角α2，且第二倾斜角α2为20度至50度，由此可提供发光元件O的第一电极层112良好的支撑。

像素结构20还包括像素定义层148及封装层150，像素定义层148位于第一电极层112上，且像素定义层148具有开口P1以露出一部分的第一电极层112。发光层122位于开口P1中且与开口P1所暴露出的第一电极层112接触。第二电极层124位于第一电极层112上，且第二电极层124覆盖发光层122及像素定义层148。封装层150位于第二电极层124上。由于发光元件O的第一电极层112的表面112a具有良好的平坦度，因此发光层122亦具有良好的平坦度。换言之，发光层122具有均匀的厚度t3。由此当驱动像素结构20时，发光元件O可具有均匀的电场。

在一实施例中，第一型光阻层106的材料为负型光阻，且第二型光阻层108的材料为正型光阻，由此，可使第一电极层112的表面112a的平坦度提升，例如高低落差(peak-to-valley roughness)实质上不超过35纳米。第一接触洞H1的底部的最大宽度W1大于第二接触洞H2的底部的最大宽度W2，且第一电极层112自第一接触洞H1延伸(或爬坡)至第二型光阻层108的顶面。于一实施例中，第一接触洞H1的底部的最大宽度W1为8至15微米。第二接触洞H2的底部的最大宽度W2为4微米至4.5微米。由此，可避免在第一接触洞H1中爬坡的发光元件O的第一电极层112向内(例如，朝向第一型光阻层106的侧壁的方向)凹陷而断裂或产生裂痕。

图3是依照本发明一实施例的元件基板30的俯视示意图。图4A为沿着图3的剖线J-J’的剖面示意图。请一并参照图3及图4A，元件基板30包括基板100，基板100具有主动区AA及位于主动区AA外的周边区NA，周边区NA包括子区域NA1及子区域NA2，子区域NA1环绕子区域NA2。在基板100的主动区AA中设置由像素结构20a所组成的像素阵列AR，像素阵列AR包括主动元件T1、T2及发光元件O。像素结构20a的配置相同于图2的像素结构20，故于此不再赘述。接合垫152透过导体层154与信号线156电性连接，导体层154与源极S1、S2及漏极D1、D2属于同一膜层。像素结构20a透过接合垫152与外部电路(例如集成电路或软性印刷电路)电性连接，由此接收来自外部电路的驱动信号。

由于发光元件O的第一电极层112的表面112a具有良好的平坦度，因此发光层122亦具有良好的平坦度。换言之，发光层122具有均匀的厚度t3。由此当驱动像素结构20a时，发光元件O可具有均匀的电场，提高像素阵列AR整体的亮度均匀性。图4B为沿着图3的线1000及线1002的表面粗糙度的图表，请参照图3及图4B，其中线1000及线1002各通过位于主动区AA的不同位置的像素结构20a。表面粗糙度采用原子力显微技术(Atomic ForceMicroscopy，AFM)量测。线1000的最高峰A1与最低峰A2的差值实质上不超过35纳米，且线1002的最高峰B1与最低峰B2的差值实质上不超过35纳米，由此可知像素阵列AR具有低表面粗糙度。

图5为图3的区域R的放大示意图。图6A为沿着图5的剖线K-K’的剖面示意图。请一并参照图5及图6A，第一型光阻层106还具有多个开口V1。开口V1位于周边区NA的子区域NA1，且第二型光阻层108透过开口V1接触绝缘层102。由此，可以增加第一型光阻层106及第二型光阻层108对绝缘层102的附着性，使第一型光阻层106及第二型光阻层108不易剥落。于本实施例中，第一开口V1呈矩阵排列。

图6B为沿着图5的剖线L-L’的剖面示意图。请一并参照图5及图6B，元件基板30还包括至少位于周边区NA的子区域NA2的电压传输线158及电压传输电极160。电压传输线158用于传递共同电压EVLSS。第二型光阻层108具有位于周边区NA的子区域NA2的多个开口V2，电压传输电极160透过开口V2接触并电性连接电压传输线158。发光元件O的第二电极层124透过电压传输电极160接触电压传输线158，从而接收共同电压ELVSS。

图7A至7N为依照本发明一实施例的像素结构20a的制造方法的剖面示意图。请先参照图7A，首先，形成缓冲层142于基板100上，缓冲层142包括依序设置在基板100上的缓冲膜144及缓冲膜146。

请参照图7B，接着，在缓冲层142上形成半导体层126、134及半导体图案层116。半导体层126包括源极区128a、漏极区128b、源极浅掺杂区130a及漏极浅掺杂区130b及通道区132。半导体层134包括源极区136a、漏极区136b、源极浅掺杂区138a、漏极浅掺杂区138b及通道区140。形成半导体层126、134及半导体图案层116的方法例如是先整面地形成半导体材料(未示)在缓冲层142上，依序以微影蚀刻工艺及以光阻层(未示)为掩膜对半导体材料进行离子掺杂所形成。

请参照图7C，接着，形成栅绝缘层GI，以覆盖半导体层126、134、半导体图案层116以及缓冲层142。

请参照图7D，接着，形成栅极G1、G2及共享线118于栅绝缘层GI上。

请参照图7E，接着，形成保护层114，以覆盖栅极G1、G2、共享线118与门绝缘层GI。

请参照图7F，接着，形成储存电极图案层120于保护层114上。储存电极图案层120在基板100的垂直投影重叠于共享线118在基板100的垂直投影。半导体图案层116、共享线118及储存电极图案层120构成储存电容器C。

请参照图7G，接着，形成层间介电层162，以覆盖储存电极图案层120及保护层114。

请参照图7H，接着，在层间介电层162、保护层114与门绝缘层GI中形成第一贯孔TH1及第二贯孔TH2。第一贯孔TH1贯穿层间介电层162、保护层114与门绝缘层GI，以分别露出半导体层126的源极区128a及漏极区128b。第二贯孔TH2贯穿层间介电层162、保护层114与门绝缘层GI，以分别露出半导体层134的源极区136a及漏极区136b。

请参照图7I，接着，在层间介电层162上形成第二导电层164。在本实施例中，第二导电层164包括源极S1、S2及漏极D1、D2。源极S1及漏极D1填入第一贯孔TH1中，以与半导体层126的源极区128a及漏极区128b电性连接。源极S2及漏极D2填入第二贯孔TH2中，以与半导体层134的源极区136a及漏极区136b电性连接。半导体层126、源极S1、漏极D1与门极G1组成主动元件T1。半导体层134、源极S2、漏极D2与门极G2组成主动元件T2。在本实施例中，主动元件T1、T2以顶部栅极型薄膜晶体管示例。然而，本发明不限于此，在其它实施例中，主动元件T1、T2也可以是底部栅极型或其它适当型式的薄膜晶体管。

请参照图7J，接着，形成绝缘层102于源极S1、S2、漏极D1、D2及层间介电层162上，绝缘层102具有第三贯孔TH3，第三贯孔TH3贯穿绝缘层102，以露出漏极D2的部分表面。

请参照图7K，接着，形成第一型光阻层106于绝缘层102及主动元件T2的漏极D2上。第一型光阻层106的形成方法可包括以下步骤。形成第一型光阻材料(未绘示)于绝缘层102上，并利用第一掩膜166对第一型光阻材料进行曝光UV1，其中第一掩膜166具有第一透光部166a。第一透光部166a及漏极D2在垂直投影方向不重叠。接着，对第一型光阻材料进行显影，以移除位于漏极D2上方的第一型光阻材料而形成第一接触洞H1并暴露出漏极D2。于一实施例中，第一接触洞H1的底部的最大宽度W1为8微米至15微米。于一实施例中，第一接触洞H1的侧壁与主动元件T2的漏极D2构成第一倾斜角α1，且第一倾斜角α1为60度至80度，由此可提供第二型光阻层108(见图7L)良好的支撑。于本实施例中，第一型光阻层106的厚度t1为1.8微米至2.8微米。

请参照图7L，接着，形成第二型光阻层108于第一型光阻层106上，其中第二型光阻层108具有第二接触洞H2，第一接触洞H1及第二接触洞H2于垂直投影方向上重叠，且第二型光阻层108和第一型光阻层106互为异型(例如，正型或负型)，且两者之间存在交界面。第二型光阻层108的形成方法可包括以下步骤。形成第二型光阻材料(未绘示)于第一型光阻层106上，利用第二掩膜168对第二型光阻材料进行曝光UV2，其中第二掩膜168具有第二透光部168a，第二透光部168a及第一接触洞H1在垂直投影方向重叠。对第二型光阻材料进行显影，以移除位于漏极D2上方的第二型光阻材料而形成第二接触洞H2并暴露出漏极D2。于本实施例中，第一型光阻层106的材料为负型光阻，且第二型光阻层108的材料为正型光阻。第一接触洞H1的底部的最大宽度W1大于第二接触洞H2的底部的最大宽度W2。于一实施例中，第二接触洞H2的底部的最大宽度W2为4微米至4.5微米。由此，可避免在第一接触洞H1中爬坡的第二导电层110向内(例如，朝向第一型光阻层106的侧壁的方向)凹陷而断裂或产生裂痕。于本实施例中，第二型光阻层108的厚度t2为2.5微米至4.2微米。

第二接触洞H2的侧壁与主动元件T2的漏极D2构成第二倾斜角α2，且第二倾斜角α2为20度至50度，由此可提供第一电极层112(见第7M图)良好的支撑。

请参照图7M，接着，形成第一电极层112于第二型光阻层108上，其中第一电极层112透过第一接触洞H1及第二接触洞H2电性连接漏极D2。在绝缘层102的表面102a具有高低起伏的情况下，透过依序设置第一型光阻层106及第二型光阻层108于绝缘层102上，使发光元件O(见图7N)的第一电极层112的表面112a具有良好的平坦度。

请参照图7N，接着，依序形成像素定义层148、发光层122、第二电极层124及封装层150于第二型光阻层108及第一电极层112上。像素定义层148的开口P1构成容置空间并定义每一像素的区域。像素定义层148可为疏水性材料，并经由微影等工艺所形成。于本实施例中，发光层122由喷墨涂布(ink jet printing,IJP)工艺形成于第一电极层112上。由于第一电极层112的表面112a具有良好的平坦度，因此发光层122亦具有良好的平坦度。换言之，发光层122具有均匀的厚度t3。由此当驱动像素结构20a时，发光元件O可具有均匀的电场，提高像素阵列AR(见图3)整体的亮度均匀性。

综上所述，本发明的电连接结构包括第一型光阻层及第二型光阻层，在绝缘层的表面具有高低起伏的情况下，透过依序设置第一型光阻层及第二型光阻层于绝缘层上，且第二型光阻层和第一型光阻层互为异型，可使第二导电层的表面具有良好的平坦度。除此之外，第一型光阻层的材料为负型光阻，且第二型光阻层的材料为正型光阻，由此，可使第二导电层的表面的平坦度提升，例如高低落差(peak-to-valley roughness)实质上不超过35纳米。第一接触洞的底部的最大宽度为8微米至15微米。第二接触洞的底部的最大宽度为4微米至4.5微米。由此，可避免在第一接触洞中爬坡的第二导电层向内(例如，朝向第一型光阻层的侧壁的方向)凹陷而断裂或产生裂痕。第一接触洞的侧壁与第一导电层所构成的第一倾斜角为60度至80度，由此可提供第二型光阻层良好的支撑。第二接触洞的侧壁与第一导电层所构成的第二倾斜角为20度至50度，由此可提供第二导电层良好的支撑。本发明的像素结构及元件基板借由依序设置第一型光阻层及第二型光阻层于绝缘层上，且第二型光阻层和第一型光阻层互为异型，可使发光元件的第一电极层的表面具有良好的平坦度，因此发光层亦具有良好的平坦度。换言之，发光层具有均匀的厚度。由此当驱动像素结构时，发光元件可具有均匀的电场，可提高元件基板的像素阵列整体的亮度均匀性。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明权利要求的保护范围。

Claims (13)

1.一种电连接结构，其特征在于，包含：

一第一导电层；

一第一型光阻层，位于该第一导电层上且具有一第一接触洞；

一第二型光阻层，位于该第一型光阻层上且具有一第二接触洞，其中该第一接触洞及该第二接触洞于一垂直投影方向上重叠，且该第二型光阻层和该第一型光阻层互为异型；以及

一第二导电层，位于该第二型光阻层上，其中该第二导电层通过该第一接触洞及该第二接触洞电性连接该第一导电层；

其中，通过依序设置互为异型的该第一型光阻层及该第二型光阻层，使该第二导电层的表面具有良好的平坦度。

2.如权利要求1所述的电连接结构，其中该第一型光阻层的材料为负型光阻，且该第二型光阻层的材料为正型光阻。

3.如权利要求1所述的电连接结构，其中该第一接触洞的侧壁与该第一导电层构成一第一倾斜角，且该第一倾斜角为60度至80度。

4.如权利要求1所述的电连接结构，其中该第二接触洞的侧壁与该第一导电层构成一第二倾斜角，且该第二倾斜角为20度至50度。

5.一种像素结构，其特征在于，包含：

一基板；

一主动元件，位于该基板上并包含一漏极；

一第一型光阻层，位于该主动元件上且具有一第一接触洞；

一第二型光阻层，位于该第一型光阻层上且具有一第二接触洞，其中该第一接触洞及该第二接触洞于一垂直投影方向上重叠，且该第二型光阻层和该第一型光阻层互为异型；以及

一第一电极层，位于该第二型光阻层上，其中该第一电极层通过该第一接触洞及该第二接触洞电性连接该漏极；

其中，通过依序设置互为异型的该第一型光阻层及该第二型光阻层，使该第一电极层的表面具有良好的平坦度。

6.如权利要求5所述的像素结构，其中该第一接触洞的底部的最大宽度为8微米至15微米。

7.如权利要求5所述的像素结构，其中该第二接触洞的底部的最大宽度为4微米至4.5微米。

8.一种元件基板，其特征在于，包含：

一基板；

一主动元件，位于该基板上并包含一漏极；

一第一型光阻层，位于该主动元件上且具有一第一接触洞；

一第二型光阻层，位于该第一型光阻层上且具有一第二接触洞，其中该第一接触洞及该第二接触洞于一垂直投影方向上重叠，且该第二型光阻层和该第一型光阻层互为异型；以及

一发光元件，位于该第二型光阻层上并包含一第一电极层、一发光层及一第二电极层，其中该第一电极层通过该第一接触洞及该第二接触洞电性连接该漏极；

其中，通过依序设置互为异型的该第一型光阻层及该第二型光阻层，使该发光元件的该第一电极层的表面具有良好的平坦度。

9.如权利要求8所述的元件基板，其中该元件基板更包含：

一绝缘层，位于该漏极及该第一型光阻层之间，其中该基板具有一主动区及位于该主动区外的一周边区，该主动元件位于该主动区，该第一型光阻层还具有多个第一开口，该些第一开口位于该周边区，且该第二型光阻层通过该些第一开口接触该绝缘层。

10.如权利要求9所述的元件基板，更包含：

一电压传输线，位于该周边区，其中该第二型光阻层具有位于该周边区的多个第二开口，该发光元件的该第一电极层通过该些第二开口接触该绝缘层。

11.一种像素结构的制造方法，其特征在于，包含：

形成一主动元件于一基板上，其中该主动元件包含一漏极；

形成一第一型光阻层于该主动元件上，其中该第一型光阻层具有一第一接触洞；

形成一第二型光阻层于该第一型光阻层上，其中该第二型光阻层具有一第二接触洞，该第一接触洞及该第二接触洞于一垂直投影方向上重叠，且该第二型光阻层和该第一型光阻层互为异型；以及

形成一第一电极层于该第二型光阻层上，其中该第一电极层通过该第一接触洞及该第二接触洞电性连接该漏极；

其中，通过依序设置互为异型的该第一型光阻层及该第二型光阻层，使该第一电极层的表面具有良好的平坦度。

12.如权利要求11所述的制造方法，其中形成该第一型光阻层的方法包含：

形成一第一型光阻材料于该主动元件上；

利用一第一掩膜对该第一型光阻材料进行曝光，其中该第一掩膜具有一第一透光部，该第一透光部及该漏极在该垂直投影方向不重叠；以及

对该第一型光阻材料进行显影，以形成该第一接触洞。

13.如权利要求11所述的制造方法，其中形成该第二型光阻层的方法包含：

形成一第二型光阻材料于该第一型光阻层上；

利用一第二掩膜对该第二型光阻材料进行曝光，其中该第二掩膜具有一第二透光部，该第二透光部及该第一接触洞在该垂直投影方向重叠；以及

对该第二型光阻材料进行显影，以形成该第二接触洞。

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