CN111710657A - 封装结构 - Google Patents

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Abstract

本发明提供了一种封装结构，其包括晶粒、第一晶体管、第二晶体管、第一控制端、第二控制端以及至少一输入/输出端。晶粒包括多个晶粒端，其中晶粒端包含第一晶粒端以及第二晶粒端。第一晶体管包括开关控制端、第一端以及第二端，其中第一晶体管的第一端电连接到第一晶粒端。第二晶体管，包括开关控制端、第一端以及第二端，其中第二晶体管的第一端电连接到第二晶粒端。第一控制端电连接到第一晶体管的开关控制端，第二控制端电连接到第二晶体管的开关控制端。输入/输出端包含第一输入/输出端，第一输入/输出端电连接到第一晶体管的第二端与第二晶体管的第二端。

Description

封装结构
本发明专利申请是申请号为201711241412.4且名称为“封装结构”的发明专利的分案申请，原申请的申请日为2017年11月30日。
技术领域
本发明涉及一种封装结构，特别是涉及一种重分布层中设置有晶体管的封装结构。
背景技术
随着电子产品的演进与发展，电子产品在现今社会中已成为不可或缺的物品，其中芯片(Chip)更是广泛应用于电子产品中。而在晶粒(Die)制造完成后，为了保护晶粒使其减少结构上的伤害，会对晶粒进行封装工艺以形成芯片，并且，还可在封装的同时通过设置导电膜层使晶粒电连接至外部组件(例如连接晶粒各接合垫的连接垫)的路径更加弹性。然而，随着封装结构的日益缩小以及芯片功能的复杂度日益提升，如何同时达到封装结构的微缩以及准确的在晶粒完成封装前可先完成测试是产业界的一大课题。
发明内容
在一实施例中，本发明提供了一种封装结构，其包括重分布层(redistributionlayer,RDL)以及晶粒(die)。重分布层包括开关电路部与重分布部，开关电路部包括晶体管，重分布部邻近于开关电路部，晶粒重迭于重分布部的至少一部分，其中晶体管电连接晶粒。
在另一实施例中，本发明提供了一种封装结构，其包括晶粒、第一晶体管、第二晶体管、第一控制端、第二控制端以及至少一输入/输出端。晶粒包括多个晶粒端，其中晶粒端包含第一晶粒端以及第二晶粒端。第一晶体管包括开关控制端、第一端以及第二端，其中第一晶体管的第一端电连接到第一晶粒端。第二晶体管包括开关控制端、第一端以及第二端，其中第二晶体管的第一端电连接到第二晶粒端。第一控制端电连接到第一晶体管的开关控制端，第二控制端电连接到第二晶体管的开关控制端。至少一输入/输出端包含第一输入/输出端，电连接到第一晶体管的第二端与第二晶体管的第二端。
附图说明
图1所示为本发明第一实施例的封装结构的剖面示意图。
图2所示为本发明第一实施例的封装结构的电路示意图。
图3所示为本发明第二实施例的封装结构的剖面示意图。
图4所示为本发明第三实施例的封装结构的剖面示意图。
图5所示为本发明第四实施例的封装结构的剖面示意图。
图6所示为本发明第四实施例的封装结构切除开关电路部的切面示意图。
图7所示为本发明第五实施例的封装结构的电路示意图。
图8所示为本发明第六实施例的封装结构的电路示意图。
图9所示为本发明第七实施例的封装结构的电路示意图。
附图标记说明：100、200、300、400、500、600、700-封装结构；110-第一绝缘层；120-第一导电层；130-第二绝缘层；140-第二导电层；150-第三绝缘层；160-第三导电层；162-导电垫；170-第四导电层；182-外部连接垫；184、184’测试连接垫；190-晶粒；192-接合垫；192a-第一晶粒端；192b-第二晶粒端；192c-第三晶粒端；192d-第四晶粒端；194-接合材料；702-静电防护电路；C-电容；C1-下电极；C2-上电极；CH-半导体通道层；CP-导电图案；CP1-第一导电图案；CP2-第二导电图案；CR1-第一控制端；CR2-第二控制端；D、D1、D2、D3、D4、D5、D6-漏极；DV-俯视方向；G、G1、G2、G3、G4、G5、G6-栅极；GO-栅极绝缘层；IO1-第一输入/输出端；IO2-第二输入/输出端；ML-封胶层；RDL-重分布层；RDP-重分布部；S、S1、S2、S3、S4、S5、S6-源极；SB-锡球；SL-半导体层；SWP-开关电路部；T-晶体管；T1-第一晶体管；T2-第二晶体管；T3-第三晶体管；T4-第四晶体管；T5-第五晶体管；T6-第六晶体管。
具体实施方式
为使本领域技术人员能更进一步了解本发明，以下特列举本发明的实施例，并配合附图详细说明本发明的构成内容及所欲达成的功效。须注意的是，附图均为简化的示意图，因此，仅显示与本发明有关之组件与组合关系，以对本发明的基本架构或实施方法提供更清楚的描述，而实际的组件与布局可能更为复杂。另外，为了方便说明，本发明的各附图中所示之组件并非以实际实施的数目、形状、尺寸做等比例绘制，其详细的比例可依照设计的需求进行调整。
另外，当在本说明书中使用术语"包括(含)"和/或"具有"时，其指定了所述特征、区域、步骤、操作和/或组件的存在，但并不排除一个或多个其他特征、区域、步骤、操作、组件和/或其组合的存在或增加。当诸如层或区域的组件被称为在另一组件(或其变型)"上"或延伸到另一组件"上"时，它可以直接在另一组件上或直接延伸到另一组件上，或者两者之间还可以存在插入的组件。另一方面，当称一组件"直接在"另一组件(或其变型)上或者"直接"延伸到另一组件"上"时，两者间不存在插入组件。并且，当一组件被称作"电连接"到另一组件(或其变型)时，它可以直接连接到另一组件或通过一或多个组件间接地连接到另一组件。
请参考图1，图1所示为本发明第一实施例的封装结构的剖面示意图。如图1所示，本实施例的封装结构100包括重分布层(redistribution layer)RDL以及晶粒(die)190，重分布层RDL包括重分布部(redistribution portion)RDP以及开关电路部SWP，且开关电路部SWP包括晶体管T，并邻近于重分布部RDP，举例可设置在重分布部RDP的一侧，但不以此为限。为清楚绘示封装结构100，图1仅显示一晶体管T，并举例为薄膜晶体管(thin filmtransistor)，但本发明不以此为限。本发明的晶体管T的数量可依据不同的需求来决定，详细可参考下述不同实施例。在本实施例中，重分布部RDP与开关电路部SWP分别为重分布层RDL的不同部分，且彼此相邻，但不以此为限。晶粒190位于重分布层RDL上，并固接于重分布层RDL上，且晶粒190在重分布层RDL的俯视方向DV上重迭于重分布部RDP，其中晶粒190具有多个接合垫192。通过重分布层RDL，输入至晶粒190的信号接点或从晶粒190接收的信号接点可被重新配置或被扩大，以助于后续与晶粒190的信号连接。
重分布层RDL可包括多个导电膜层与多个绝缘膜层，用以达到信号接点的重新配置或扩大的功用。在本实施例中，重分布部RDP可包括有多个导电图案CP，且导电图案CP与晶体管T是通过重分布层RDL中的导电膜层与绝缘膜层所形成，其中晶体管T是通过导电图案CP电连接到晶粒190。详细而言，在本实施例中，重分布层RDL可包括第一绝缘层110、第一导电层120、第二绝缘层130、半导体层SL以及第二导电层140，第一导电层120设置在第一绝缘层110上，第二绝缘层130设置在第一导电层120上，半导体层SL设置在第二绝缘层130上，且第二导电层140设置在第二绝缘层130上。本实施例的第二导电层140还设置在半导体层SL上，但不限于此。于变化实施例中，部分第二导电层140也可设置在半导体层SL与第二绝缘层130之间。在本实施例的图1中，开关电路部SWP的晶体管T以底栅型晶体管(bottomgate transistor)为例，因此，晶体管T的栅极G可由第一导电层120所形成，栅极绝缘层GO可由第二绝缘层130所形成，半导体通道层CH可由半导体层SL所形成，而源极S与漏极D可由第二导电层140所形成，但形成膜层与晶体管T类型不以此为限。在变化实施例中，开关电路部SWP的晶体管T可为其他类型的晶体管，例如可为顶栅型晶体管(top gate transistor)。
在导电图案CP的部分，导电图案CP可通过第一导电层120、第二导电层140、半导体层SL或是重分布层RDL中的其他导电膜层所形成，并可形成为单层或多层的导电结构。在本实施例中，导电图案CP为单层的导电结构，导电图案CP可包括至少一第一导电图案CP1与至少一第二导电图案CP2，而第一导电图案CP1的其中至少之一包括与第一导电层120相同的材料，且第二导电图案CP2的其中至少之一包括与第二导电层140相同的材料。举例来说，导电图案CP可包括多个第一导电图案CP1与多个第二导电图案CP2。第一导电图案CP1可通过第一导电层120形成单层导电结构，因此第一导电图案CP1与晶体管T的栅极G由同一膜层(第一导电层120)所构成，所以各第一导电图案CP1的材料与第一导电层120的材料会相同。第二导电图案CP2通过第二导电层140形成单层导电结构，因此第二导电图案CP2与晶体管T的源极S及漏极D由同一膜层(第二导电层140)所构成，所以各第二导电图案CP2的材料与第二导电层140的材料会相同，但不以此为限。本发明的导电图案CP也可只包括第一导电图案CP1或第二导电图案CP2。于本实施例中，导电图案CP可延伸至开关电路部SWP中，以与晶体管T的栅极G、源极S或漏极D电连接。
此外，本实施例的重分布层RDL亦可包括更多的导电膜层(例如图1中的第三导电层160)、绝缘膜层(例如图1中的第三绝缘层150)或其他所需的膜层，或是以不同的堆栈方式设置上述膜层。举例来说，第三绝缘层150设置于第二导电层140与第二绝缘层130上，且第三绝缘层150可具有开口，曝露出第二导电图案CP2。重分布部RDP中的第三导电层160可包括多个导电垫162，分别通过开口与对应的第二导电图案CP2电连接，且导电垫162面对晶粒190的接合垫192设置。各导电垫162可通过接合材料194，例如锡，与对应的晶粒190的接合垫192接合而此接合的方式可为共晶接合等方式，藉此各导电垫162可用以将晶粒190的接合垫192电连接至对应的第二导电图案CP2。于另一变化实施例中，第三绝缘层150与第二绝缘层130也可具有开口曝露出第一导电图案CP1，且导电垫162则可通过开口与第一导电图案CP1电连接。因此，导电垫162也可用以将晶粒190的接合垫192电连接至对应的第一导电图案CP1。
除此之外，本实施例的封装结构100还可包括至少一外部连接垫182，位于重分布层RDL相反于晶粒190的一侧(位于第1图中第一绝缘层110下)，而外部连接垫182的也位于重分布部RDP内，但不以此为限，其中导电图案CP还可电连接于晶粒190的接合垫192以及外部连接垫182之间。举例来说，外部连接垫182可通过第一绝缘层110的开口与第一导电图案CP1电连接，以通过第一导电图案CP1电连接至晶体管T。因此，晶粒190的接合垫192可通过导电图案CP电连接至晶体管T，并进一步电连接至外部连接垫182。电连接各接合垫192的外部连接垫182的位置可依据需求而设计，例如外部连接垫182之间的距离可大于晶粒190的接合垫192之间的距离，使得晶粒190连接至外部的连接方式更加弹性。此外，可选择性的，本实施例的封装结构100还可包括至少一锡球(solder ball)SB，设置于外部连接垫182上，使得当封装结构100与其他外部结构链接时(例如设置于电路板上时)可提高连接的准确度。在本实施例中，封装结构100还可包括封胶层(Molding layer)ML，覆盖于晶粒190、重分布部RDP与开关电路部SWP上，亦即封胶层ML覆盖于晶粒190与重分布层RDL上，以将晶粒190密封于重分布层RDL上，并覆盖重分布部RDP与开关电路部SWP曝露出的电路，藉此保护封装结构100中的电路结构，但封胶层ML的设置位置不以此为限。
在本实施例的封装结构100的制造中，可先提供第一绝缘层110，其中第一绝缘层110可为基板，例如可为硬质基板，包括玻璃基板、石英基板或蓝宝石基板，或软性基板，例如包含聚亚酰胺材料(polyimide,PI)、聚碳酸酯(polycarbonate,PC)或聚对苯二甲酸乙二酯材料(polyethylene terephthalate,PET)。接着，在第一绝缘层110上形成第一导电层120、第二绝缘层130、半导体层SL与第二导电层140。举例来说，先于第一绝缘层110上覆盖第一导电层120，再通过光刻工艺形成图案化的第一导电层120，即完成第一导电图案CP1的制作。然后，于第一导电层120上覆盖第二绝缘层130。接着，于第二绝缘层130上覆盖半导体层SL，并通过光刻工艺形成图案化的半导体层SL。随后，于半导体层SL上覆盖第二导电层140，并通过光刻工艺形成图案化的第二导电层140，进而完成第二导电图案CP2与晶体管T的制作。于本实施例中，第二导电层140上可形成第三绝缘层150，并通过光刻工艺于第三绝缘层150中形成开口。随后，于第三绝缘层150与第二导电层140上覆盖第三导电层160，并通过光刻工艺形成图案化的第三导电层160，藉此形成重分布层RDL。然后，于第一绝缘层110下形成外部连接垫182。第一导电层120、第二导电层140、第三导电层160与外部连接垫182之其中至少两者可使用相同或不同的金属材料制造，或是使用不同的工艺条件制作，举例来说第一导电层120与第二导电层140可由铜所形成，第三导电层160与外部连接垫182可由铝所形成，但不限于此。第二绝缘层130与第三绝缘层150等绝缘膜层可例如由氧化硅或氮化硅等绝缘材料所形成，但不限于此。此外，当有其他导电膜层形成时，其材料也可与第一导电层120、第二导电层140、第三导电层160以及外部连接垫182的其中之一相同或与第一导电层120、第二导电层140、第三导电层160以及外部连接垫182皆不同。
待完成重分布层RDL后，在将晶粒190设置在所形成的重分布层RDL上，并将晶粒190的接合垫192与裸露出的导电垫162电连接(例如通过接合材料194彼此电连接)，使得晶粒190可与晶体管T电连接，并使晶粒190连接至外部的连接方式更加弹性。最后，将封胶层ML覆盖于晶粒190、重分布部RDP与开关电路部SWP上，但本发明的制作方式不以此为限。在变化实施例中，可直接在晶粒190具有接合垫192的一侧直接形成上述的导电膜层与绝缘膜层，藉此形成导电图案CP、晶体管T与外部连接垫182，以完成封装结构100的制作。须说明的是，由于在制造过程中不可避免的会发生制造变异，因此不论导电图案CP与晶体管T中的部分结构是否以相同的膜层所形成，晶体管T的半导体通道层CH、源极S、漏极D、栅极G的厚度可不同于导电图案CP的厚度，但不以此为限。
请参考图2，图2所示为本发明第一实施例的封装结构的电路示意图。如图1与图2所示，本实施例的封装结构100包括晶粒190、第一晶体管T1、第二晶体管T2、第一控制端CR1、第二控制端CR2以及至少一输入/输出端，以下将说明封装结构100的电路架构的设计。晶粒190包括多个晶粒端，本实施例的晶粒190的各接合垫192可分别作为一晶粒端，其中晶粒端可包含第一晶粒端192a以及第二晶粒端192b。第一晶体管T1与第二晶体管T2分别具有开关控制端、第一端以及第二端，在本实施例中，第一晶体管T1与第二晶体管T2可设置于重分布层RDL中，亦即第一晶体管T1与第二晶体管T2可例如为图1中的晶体管T，而开关控制端可为栅极，第一端与第二端可分别为漏极与源极或分别为源极与漏极。在图2中，第一晶体管T1与第二晶体管T2以N型晶体管为例，且第一晶体管T1的漏极D1电连接到第一晶粒端192a，第二晶体管T2的漏极D2电连接到第二晶粒端192b，但不以此为限。在变化实施例中，第一晶体管T1与第二晶体管T2亦可为P型晶体管。此外，第一控制端CR1与第二控制端CR2连接于开关控制端以及用以控制晶体管的控制模块之间，而控制模块可位在封装结构100中或是为位在封装结构100外的外部模块或机台。在本实施例中，第一控制端CR1电连接到第一晶体管T1的栅极G1，第二控制端CR2电连接到第二晶体管T2的栅极G2。输入/输出端用以输入信号至晶粒190或是将晶粒190所提供的信号输出，而输入/输出端可例如为图1中封装结构100的外部连接垫182，也就是说，外部连接垫182可作为用以输入信号至晶粒190的输入端，或是作为用以输出晶粒190的信号的输出端。在本实施例中，至少一输入/输出端包含第一输入/输出端IO1，电连接到第一晶体管T1的源极S1与第二晶体管T2的源极S2，亦即第一晶体管T1的源极S1与第二晶体管T2的源极S2电连接于同一个外部连接垫182，且第一输入/输出端IO1可通过第一晶体管T1电连接到第一晶粒端192a，或通过第二晶体管T2电连接到第二晶粒端192b。
在本实施例中，控制模块可对第一控制端CR1与第二控制端CR2提供控制信号，藉此控制第一晶体管T1与第二晶体管T2的开关。也就是说，通过控制第一晶体管T1与第二晶体管T2的开关，可选择第一输入/输出端IO1是与第一晶粒端192a电连接、与第二晶粒端192b电连接或同时电连接第一晶粒端192a以及第二晶粒端192b。详细而言，当控制模块对第一控制端CR1提供开启信号(例如高准位电压)并对第二控制端CR2提供关闭信号(例如低准位电压)时，第一晶粒端192a、第一晶体管T1与所连接的第一输入/输出端IO1(外部连接垫182)可形成一导通路径；当控制模块对第一控制端CR1提供关闭信号并对第二控制端CR2提供开启信号时，第二晶粒端192b、第二晶体管T2与所连接的第一输入/输出端IO1(外部连接垫182)可形成另一导通路径；当控制模块对第一控制端CR1与第二控制端CR2都提供开启信号时，第一晶粒端192a、第一晶体管T1、所连接的第一输入/输出端IO1、第二晶体管T2与第二晶粒端192b可形成导通路径。由此可知，通过输入至第一控制端CR1与第二控制端CR2的信号可控制所欲使用的导电路径，藉此对晶粒190所提供的功能、信号做选择。举例来说，可利用同一个第一输入/输出端IO1(外部连接垫182)在不同时间点分别输出第一晶粒端192a以及第二晶粒端192b(分别对应晶粒190的两接合垫192)所输出的信号，或者，可利用同一个第一输入/输出端IO1在不同时间点分别输入信号，例如测试信号，至第一晶粒端192a以及第二晶粒端192b，或是同时将信号输入到第一晶粒端192a以及第二晶粒端192b。因此，由上述可知，通过上述的设计，本实施例的输入/输出端的数量可少于晶粒190的晶粒端的数量，亦即封装结构100的外部连接垫182的数量可少于晶粒190的接合垫192的数量，因此，相较于传统一个晶粒的各接合垫需对应连接一个连接垫的情况，本实施例的封装结构100所需要的外部连接垫182数量可被减少，进而缩小封装结构100的尺寸。
此外，为了使上述电路的功能更多元与完善，本实施例的封装结构100的开关电路部SWP还可选性的包括被动组件，例如电容或电阻。本实施例的图1中的被动组件以电容C为例，其中电容C与晶体管T电连接，使得可维持通过晶体管T的信号。另外，电容C的一电极的材料可包括与第一导电层120或第二导电层140相同的材料。在本实施例的图1中，电容C的下电极C1可为以第一导电层120所形成的单层导电结构，上电极C2可为第二导电层140与半导体层SL所形成的多层导电结构，但不以此为限。本发明的下电极C1与上电极C2可依据设计需求而通过不同的导电膜层所形成。此外，重分布层RDL还可包括第四导电层170，设置在第三绝缘层150上，且电容C可通过第四导电层170电连接到晶体管T，其中第四导电层170可例如包括通明导电材料，如氧化铟锡(ITO)，但不以此为限，电容C与晶体管T亦可通过第一导电层120、第二导电层140与第三导电层160的其中至少之一而彼此电连接。
另一方面，在传统封装结构中，由于晶粒的各接合垫需对应连接一个连接垫，因此在测试时，会需要对各个连接垫进行扎针测试，以确认晶粒的各接合垫的功能是否良好，但相对的，若晶粒的接合垫数量过多，会使得测试的扎针数量过多，造成测试成本提升，并且会导致扎针的对位精准度下降而影响测试结果。而在另一种传统测试方法中，会通过将部分的晶粒的接合垫短路，藉此一并测试此些接合垫，然而此种测试方式并无法准确的测试所有的接合垫的功能是否良好。在本实施例中，由于两个晶粒190的接合垫192可连接至同一个连接垫，因此在测试时可减少扎针的数量，藉此降低测试成本或提升扎针的对位精准度，并且，由于在重分布层RDL中设置有包含晶体管T的上述电路架构，因此在测试时可利用同一个外部连接垫182对两个接合垫192进行一对一的测试，以提高测试的准确度。另外，在晶粒190中可能会输出模拟信号、数字信号等不同类型的信号，但若要能同时判读此些信号的检测设备通常较为复杂且昂贵，而在本实施例中，由于上述电路架构具有选择测试晶粒190的接合垫192的功能，因此可将输出不同类型的信号的接合垫192分开测试，藉此降低测试成本或测试困难度。除此之外，由于测试扎针时通常会破坏连接垫结构，而不利于锡球SB的设置，因此，为了使外部连接垫182不受到扎针破坏，本实施例在设置外部连接垫182时还可额外设置测试连接垫184，并与对应的外部连接垫182电连接，用以代替外部连接垫182进行扎针测试。此外，由于本实施例的封装结构100的连接垫数量可减少，因此，在连接垫的设计上还可选择性的将其尺寸提升，以提升扎针的对位精准度。
本发明的封装结构不以上述实施例为限，下文将继续揭示其它实施例，然为了简化说明并突显各实施例与上述实施例之间的差异，下文中使用相同标号标注相同组件，并不再对重复部分作赘述。
请参考图3，图3所示为本发明第二实施例的封装结构的剖面示意图。如图3所示，相较于第一实施例，本实施例的晶粒190在俯视方向DV上重迭于开关电路部SWP的至少一部分，也就是说，开关电路部SWP与重分布部RDP都至少有一部分重迭于晶粒190，举例而言，重分布部RDP可位于开关电路部SWP的外围，且晶粒190完全覆盖开关电路部SWP，但不以此为限。在本实施例中，虽然封装结构200额外具有开关电路部SWP，但由于在此种配置之下，可使得开关电路部SWP所设置的区域位于晶粒190下方，使得封装结构200的尺寸可更加缩小。
请参考图4，图4所示为本发明第三实施例的封装结构的剖面示意图。如图4所示，相较于第一实施例，本实施例的封装结构300的导电图案CP的其中至少之一可为多层的导电结构。举例而言，本实施例的第二导电图案CP2、电容C的上电极C2可通过第二导电层140与半导体层SL形成多层导电结构，也就是说，第二导电图案CP2可通过同一光刻工艺同时图案化第二导电层140与半导体层SL所形成，因此第二导电图案CP2可同时包括与第二导电层140的材料与半导体层SL相同的材料，但不以此为限，也就是说，在图1与图4中，导电图案CP的其中至少之一可与导电层的材料及半导体层SL的材料的其中至少之一相同，以形成单层或多层的导电结构。另外，由于本实施例的第二导电图案CP2为由第二导电层140与半导体层SL所形成多层的导电结构，因此，第二导电图案CP2的厚度会不同于晶体管T的半导体通道层CH的厚度。
请参考图5，图5所示为本发明第四实施例的封装结构的剖面示意图。如图5所示，相较于第一实施例，本实施例的封装结构400的封胶层ML覆盖于晶粒190与重分布部RDP上，且并未覆盖至少一部分的开关电路部SWP。由于开关电路部SWP的至少一部分并未被封胶层ML所覆盖，因此在设计测试连接垫184’时，可通过重分布层RDL中的导电膜层形成测试连接垫184’，例如图5中以第一导电层120与第四导电层170所形成，而第三绝缘层150与第二绝缘层130具有开口以曝露出测试连接垫184’的第一导电层120，使得在进行测试时可直接在具有晶粒190的一侧进行扎针测试，但不以此为限，测试连接垫的设计亦可如同第一实施例。而在本实施例中，可在晶粒190测试后进行一切割工艺，以将未被封胶层ML所覆盖的开关电路部SWP切除，亦即未被封胶层ML覆盖的晶体管T、被动组件或测试连接垫184’可在测试后切除，也就是说，至少部分的电路仅用于晶粒190测试，须说明的是，由于晶体管T在测试后会被切除，因此，在本实施例中，测试连接垫184’可例如作为图2所示的输入/输出端，而测试连接垫184’可不与外部连接垫182电连接，亦即各外部连接垫182可仅电连接晶粒190的单一接合垫192，而在此设计下，仍可在对封装结构400的晶粒190进行测试时降低测试成本、降低测试困难度或提升扎针的对位精准度。请参考图6，图6所示为本发明第四实施例的封装结构切除开关电路部的切面示意图，在图6中，封装结构400在进行切割工艺后，其切面会裸露出位于导电膜层的结构，例如电连接于晶体管T与晶粒190之间的导电图案CP，而图6中以裸露第一导电图案CP1与第二导电图案CP2为例，在切除仅用以作为测试用途的部分电路后，封装结构400的尺寸可再缩小。
请参考图7，图7所示为本发明第五实施例的封装结构的电路示意图。如图7所示，相较于第一实施例的电路架构，本实施例的封装结构500还包括第三晶体管T3、第四晶体管T4、第五晶体管T5与第六晶体管T6，设置于重分布层RDL中的开关电路部SWP内，举例来说，第一实施例的图1中的晶体管T可作为第三晶体管T3、第四晶体管T4、第五晶体管T5与第六晶体管T6的任一，但不限于此。晶粒190的多个晶粒端中还包含第三晶粒端192c与第四晶粒端192d。第三晶体管T3、第四晶体管T4、第五晶体管T5与第六晶体管T6分别都包括开关控制端、第一端与第二端，而本实施例以开关控制端、第一端与第二端分别为栅极、漏极与源极为例，但不以此为限，在变化实施例中，开关控制端、第一端与第二端也可分别为栅极、源极与漏极。在本实施例中，第三晶体管T3的漏极D3电连接到第一晶粒端192a，而第三晶体管T3的源极S3电连接到第一晶体管T1的漏极D1，使得第一晶体管T1的漏极D1可通过第三晶体管T3电连接于第一晶粒端192a，且第三晶体管T3的栅极G3电连接到第二控制端CR2；第四晶体管T4的漏极D4电连接到第三晶粒端192c，而第四晶体管T4的源极S4电连接到第一晶体管T1的漏极D1，使得第一晶体管T1的漏极D1还可通过第四晶体管T4电连接于第三晶粒端192c，且第四晶体管T4的栅极G4电连接到第二控制端CR2；第五晶体管T5的漏极D5电连接到第二晶体管T2的源极S2，而第五晶体管T5的源极S5电连接到第一输入/输出端IO1，使得第二晶体管T2的源极S2可通过第五晶体管T5电连接于第一输入/输出端IO1，且第五晶体管T5的栅极G5电连接到第一控制端CR1；第六晶体管T6的漏极D6电连接到第四晶粒端192d，而第六晶体管T6的源极S6电连接到第五晶体管T5的漏极D5，因此亦电连接到第二晶体管T2的源极S2，且第五晶体管T5的漏极D5可通过第六晶体管T6电连接于第四晶粒端192d，且第六晶体管T6的栅极G6电连接到第二控制端CR2，亦即本实施例的第一晶粒端192a、第二晶粒端192b、第三晶粒端192c以及第四晶粒端192d都电连接到第一输入/输出端IO1，也就是晶粒190的四个接合垫192电连接到同一个外部连接垫182。而在本实施例中，第一晶体管T1与第五晶体管T5可具有不同的导电类型，也就是第一晶体管T1为N型晶体管时，则第五晶体管T5就是P型晶体管，反之亦然，第三晶体管T3与第四晶体管T4可具有不同的导电类型，也就是第三晶体管T3为N型晶体管时，则第五晶体管T5就是P型晶体管，反之亦然，第二晶体管T2与第六晶体管T6可具有不同的导电类型，也就是第二晶体管T2为N型晶体管时，则第六晶体管T6就是P型晶体管，反之亦然，举例而言，在图7中，第一晶体管T1、第二晶体管T2与第三晶体管T3可为N型晶体管，第四晶体管T4、第五晶体管T5与第六晶体管T6可为P型晶体管，但不以此为限，但须说明的是，在图7中，由于第一控制端CR1控制第一晶体管T1与第五晶体管T5的开关，第二控制端CR2控制第二晶体管T2、第三晶体管T3、第四晶体管T4、第六晶体管T6的开关，因此通过第三晶体管T3与第四晶体管T4具有不同的导电类型，第二控制端CR2的信号可用以开启第三晶体管T3与第四晶体管T4的其中之一，并关闭另一，因此第二控制端CR2的信号差异可用以决定第一晶体管T1的漏极D1是与第一晶粒端192a或第三晶粒端192c导通。同理，第二控制端CR2的信号亦可用以开启第二晶体管T2与第六晶体管T6的其中之一，并关闭另一，以决定第五晶体管T5的漏极D5是与第二晶粒端192b或第四晶粒端192d导通。并且，第一控制端CR1的信号可用以开启第一晶体管T1与第五晶体管T5的其中之一，并关闭另一，以决定第一输入/输出端IO1是与第三晶体管T3与第四晶体管T4的其中之一导通或与第二晶体管T2与第六晶体管T6的其中之一导通。在本实施例中，通过上述的电路设计，可利用由同一个外部连接垫182所代表的第一输入/输出端IO1对分别由晶粒190的四个接合垫192所代表的第一晶粒端192a、第二晶粒端192b、第三晶粒端192c与第四晶粒端192d进行选择性的输入，或是使第一晶粒端192a的信号、第二晶粒端192b的信号、第三晶粒端192c的信号与第四晶粒端192d的信号通过同一个外部连接垫182选择性输出，藉此减少外部连接垫182的数量，藉此缩小封装结构500的尺寸、降低测试成本、降低测试困难度或提升测试扎针的对位精准度。于另一实施例中，第五实施例的封装结构的电路架构也可适用于第二实施例、第三实施例与第四实施例的封装结构中。
另外，在本发明中，具有选择功能的电路架构不以上述实施例为限，在其他实施例中，亦可利用多个晶体管T使一个输入/输出端(连接垫)与三个、五个、十个或是其他适合数量的晶粒端(晶粒190的接合垫192)电连接，而电路的操作方式依据电路架构而有所不同，故在电路的操作上亦不以上述实施例为限。
请参考图8，图8所示为本发明第六实施例的封装结构的电路示意图。如图8所示，相较于第一实施例的电路架构，本实施例的封装结构600还包括第三晶体管T3与第四晶体管T4，设置于重分布层RDL中的开关电路部SWP内，举例来说，第一实施例的图1中的晶体管T可作为第三晶体管T3与第四晶体管T4的其中任一，并且，至少一输入/输出端还包含第二输入/输出端IO2。第三晶体管T3与第四晶体管T4分别都包括开关控制端、第一端与第二端，而本实施例的开关控制端、第一端与第二端分别以栅极、漏极与源极为例，但不以此为限，在变化实施例中，开关控制端、第一端与第二端分别以栅极、源极与漏极。在本实施例中，第三晶体管T3的栅极G3电连接到第一控制端CR1，且第三晶体管T3的漏极D3电连接到第二晶粒端192b，第三晶体管T3的源极S3电连接到第二输入/输出端IO2；第四晶体管T4的栅极G4电连接到第二控制端CR2，且第四晶体管T4的漏极D4电连接到第一晶粒端192a，第四晶体管T4的源极S4电连接到第二输入/输出端IO2，亦即本实施例的第一晶粒端192a、第二晶粒端192b也都电连接到第二输入/输出端IO2，也就是晶粒190的两接合垫192都电连接到相同的两个外部连接垫182。在本实施例中，第一晶体管T1与第三晶体管T3举例可同为N型晶体管T，而第二晶体管T2与第四晶体管T4举例亦可同为N型晶体管T，但不以此为限。在此电路架构中，当控制模块对第一控制端CR1提供一开启信号并对第二控制端CR2提供一关闭信号时，会开启第一晶体管T1与第三晶体管T3，并关闭第二晶体管T2与第四晶体管T4，使得第一晶粒端192a与第一输入/输出端IO1之间导通，第二晶粒端192b与第二输入/输出端IO2之间导通；当控制模块对第一控制端CR1提供一关闭信号并对第二控制端CR2提供一开启信号时，会开启第二晶体管T2与第四晶体管T4，并关闭第一晶体管T1与第三晶体管T3，使得第一晶粒端192a与第二输入/输出端IO2之间导通，第二晶粒端192b与第一输入/输出端IO1之间导通，使得接合垫192与外部连接垫182之间的电连接关系可交换，而不需重新设计与重新制造封装结构600，藉此降低制造成本。于另一实施例中，第六实施例的封装结构的电路架构也可适用于第二实施例、第三实施例与第四实施例的封装结构中。
请参考图9，图9所示为本发明第七实施例的封装结构的电路示意图。如图9所示，在本实施例的封装结构700中，开关电路部SWP是包括静电防护电路702，且静电防护电路702电连接于晶粒190与第一输入/输出端IO1之间，用以避免从第一输入/输出端IO1进入的静电破坏晶粒190。举例来说，静电防护电路702包括第一晶体管T1与第二晶体管T2，第一晶体管T1与第二晶体管可例如第一实施例的图1中所示的晶体管T，亦即图1中的晶体管T可例如作为图9中第一晶体管T1与第二晶体管T2的任一，须说明的是，图9中所绘示的静电防护电路仅为一示例，本发明的静电防护电路的架构不限于此。在本实施例中，第一晶体管T1的栅极与漏极可与晶粒190的晶粒端(例如第一晶粒端192a)电连接，第一晶体管T1的源极可与输入/输出端(例如第一输入/输出端IO1)电连接，第二晶体管T2的栅极与漏极可与输入/输出端(例如第一输入/输出端IO1)电连接，第二晶体管T2的源极可与晶粒190的晶粒端(例如第一晶粒端192a)电连接，藉此形成具有双向二级管(back to back diode)的电路，以防止静电的破坏，并保护晶粒190。因此，开关电路部SWP中的电路架构不限于上述第一实施例、第五实施例与第六实施例所述的具有选择或交换功能的电路架构，此电路架构亦可为如第七实施例所述的静电防护电路，或是其他需要晶体管T的电路。于另一实施例中，具有静电防护电路的封装结构也可搭配有上述第一实施例、第五实施例与第六实施例所述的具有选择或交换功能的电路架构。
综上所述，由于本发明的封装结构中的重分布层包括有具有晶体管的开关电路部，因此，可通过电路架构的设计使得可减少封装结构的连接垫、缩小封装结构的尺寸、降低测试成本或制造成本、提升测试时扎针的对位精准度、提升测试准确度或增加静电防护等效果。
以上所述仅为本发明的实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种封装结构，其特征在于，包括：
一晶粒，包括多个晶粒端，其中所述晶粒端包含一第一晶粒端以及一第二晶粒端；
一第一晶体管，包括一开关控制端、一第一端以及一第二端，其中所述第一晶体管的所述第一端电连接到所述第一晶粒端；
一第二晶体管，包括一开关控制端、一第一端以及一第二端，其中所述第二晶体管的所述第一端电连接到所述第二晶粒端；
一第一控制端，电连接到所述第一晶体管的所述开关控制端；
一第二控制端，电连接到所述第二晶体管的所述开关控制端；以及
至少一输入/输出端，包含一第一输入/输出端，电连接到所述第一晶体管的所述第二端与所述第二晶体管的所述第二端。
2.如权利要求1所述的封装结构，其特征在于，还包括：
一第三晶体管，包括一开关控制端、一第一端以及一第二端，其中所述第三晶体管的所述开关控制端电连接到所述第一控制端，且所述第三晶体管的所述第一端电连接到所述第二晶粒端；
一第四晶体管，包括一开关控制端、一第一端以及一第二端，其中所述第四晶体管的所述开关控制端电连接到所述第二控制端，且所述第四晶体管的所述第一端电连接到所述第一晶粒端；以及
其中所述至少一输入/输出端还包含一第二输入/输出端，电连接到所述第三晶体管的所述第二端与所述第四晶体管的所述第二端。
3.如权利要求1所述的封装结构，其特征在于，所述晶粒端还包含一第三晶粒端与一第四晶粒端，且所述封装结构还包括：
一第三晶体管，包括一开关控制端、一第一端以及一第二端，其中所述第三晶体管电连接于所述第一晶粒端与所述第一晶体管的所述第一端之间，且所述第三晶体管的所述开关控制端电连接到所述第二控制端；
一第四晶体管，包括一开关控制端、一第一端以及一第二端，其中所述第四晶体管电连接于所述第三晶粒端与所述第一晶体管的所述第一端之间，且所述第四晶体管的所述开关控制端电连接到所述第二控制端；
一第五晶体管，包括一开关控制端、一第一端以及一第二端，其中所述第五晶体管电连接于所述第二晶体管的所述第二端与所述第一输入/输出端之间，且所述第五晶体管的所述开关控制端电连接到所述第一控制端；以及
一第六晶体管，包括一开关控制端、一第一端以及一第二端，其中所述第六晶体管电连接于所述第四晶粒端与所述第五晶体管之间，且所述第六晶体管的所述开关控制端电连接到所述第二控制端。
4.如权利要求3所述的封装结构，其特征在于，所述第一晶体管与所述第五晶体管具有不同的导电类型。
5.如权利要求3所述的封装结构，其特征在于，所述第三晶体管与所述第四晶体管具有不同的导电类型。
6.如权利要求3所述的封装结构，其特征在于，所述第二晶体管与所述第六晶体管具有不同的导电类型。
7.如权利要求3所述的封装结构，其特征在于，所述至少一输入/输出端的数量少于所述晶粒的所述晶粒端数量。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006294902A (ja) * 2005-04-12 2006-10-26 Matsushita Electric Ind Co Ltd 差動増幅回路及び無線通信装置
US20110273410A1 (en) * 2010-05-07 2011-11-10 Snu R&Db Foundation Led display apparatus having active devices and fabrication method thereof
WO2016048753A1 (en) * 2014-09-27 2016-03-31 Qualcomm Incorporated Integration of electronic elements on the backside of a semiconductor die

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101924040B (zh) * 2009-06-10 2012-10-24 财团法人工业技术研究院 芯片的修补方法与芯片堆栈结构
US9418949B2 (en) * 2013-09-17 2016-08-16 Nanya Technology Corporation Semiconductor device having voids between top metal layers of metal interconnects

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006294902A (ja) * 2005-04-12 2006-10-26 Matsushita Electric Ind Co Ltd 差動増幅回路及び無線通信装置
US20110273410A1 (en) * 2010-05-07 2011-11-10 Snu R&Db Foundation Led display apparatus having active devices and fabrication method thereof
WO2016048753A1 (en) * 2014-09-27 2016-03-31 Qualcomm Incorporated Integration of electronic elements on the backside of a semiconductor die

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