CN111710616B - 用于预测芯片的良率的方法和设备以及计算机可读介质 - Google Patents

Abstract

本文描述了用于预测芯片的良率的方法和设备以及计算机可读介质。在此描述的用于预测芯片的良率的方法包括：确定待制造的芯片中与特定图案库相对应的目标图案；基于所述特定图案库的良率数据来确定针对所述目标图案的第一预测良率；以及基于所述第一预测良率来确定所述芯片的预测良率。通过引入特定图案的因素的考量，基于每个芯片的特殊性，实现针对每个生产批次的每个芯片的良率预测。

Description

用于预测芯片的良率的方法和设备以及计算机可读介质

技术领域

本公开的实施例一般地涉及芯片制造技术领域，并且更具体地涉及用于预测芯片的良率的方法和设备以及计算机可读介质。

背景技术

芯片的良率是芯片代工厂满足客户需求以及赢得高利润率的重要保障。如果芯片代工厂能够较准确地提前预测每个生产批次的芯片的良率，则对于芯片设计公司和芯片代工厂都具有非常重要的意义。首先，芯片代工厂可以精准地控制投片量，以避免库存积压或者供货不足。其次，芯片设计公司可以精准地预测出货量，从而将会大大受益。此外，在技术方面，对于良率变化的原因的深刻理解可以针对产品拥有高良率和高质量提供了强有力的保障。

对于芯片的良率的预测，现在广泛使用的是良率Yield与缺陷密度D0之间的关系式，即，设定的良率Yield与缺陷密度D0之间的计算公式。而在预测良率Yield时，一般地选取针对相同生产线和相同工艺节点的多个产品按权重归一化的缺陷密度D0。

由于采用缺陷密度的局限性，期望提供预测芯片的良率的改进方案，以准确地预测芯片的良率。

发明内容

本公开的实施例提供了用于预测芯片的良率的方法和电子设备以及计算机可读介质，其能够准确地预测芯片的良率。

在第一方面，提供了一种用于预测芯片的良率的方法。该方法包括：确定待制造的芯片中与特定图案库相对应的目标图案；基于所述特定图案库的良率数据来确定针对所述目标图案的第一预测良率；以及基于所述第一预测良率，确定所述芯片的预测良率。

在一些实施例中，所述方法进一步包括：获取所述芯片的制造过程中的测量参数，并且基于所述测量参数与针对电学失效的良率之间的拟合相关性来确定针对所述电学失效的第二预测良率；以及基于所述第一预测良率和所述第二预测良率，确定所述芯片的预测良率。

在一些实施例中，确定所述芯片的预测良率包括：进一步基于玻色爱因斯坦方程，确定所述芯片的预测良率。

在一些实施例中，所述方法进一步包括：确定所述芯片中的特定类型的特定器件，并且基于所述特定器件的电性参数与良率之间的拟合相关性来确定针对所述特定器件的第三预测良率；以及进一步基于所述第三预测良率，确定所述芯片的预测良率。

在一些实施例中，确定所述芯片的预测良率包括：进一步基于玻色爱因斯坦方程，确定所述芯片的预测良率。

在一些实施例中，确定待制造的芯片中与特定图案库相对应的目标图案包括：确定与所述特定图案库中包括的导致良率损失的图案相对应的所述目标图案。

在一些实施例中，确定待制造的芯片中与特定图案库相对应的目标图案包括：基于所述芯片的版图来确定所述目标图案。

在一些实施例中，基于所述芯片的版图来确定所述目标图案包括：获取所述特定图案库中的多个子图案；以及从所述芯片的版图中，确定包括与所述子图案分别相匹配的子图案的所述目标图案。

在一些实施例中，基于所述特定图案库的良率数据来确定针对所述目标图案的第一预测良率包括：基于所述特定图案库中的各个图案的良率统计数据，确定所述第一预测良率。

在一些实施例中，确定所述第一预测良率包括：确定所述目标图案的类型和每个类型的目标图案的数目；以及基于与所述目标图案的类型相对应的图案的良率统计数据和所确定的数目，确定所述第一预测良率。

在一些实施例中，确定所述第一预测良率包括：基于与所述特定图案库中的各个图案相对应的相应良率的乘积，确定所述第一预测良率。

在一些实施例中，确定所述第一预测良率包括：针对所述目标图案中的每个类型的目标图案，基于所述目标图案与偏离值之间的拟合相关性，确定与每个类型的目标图案的所述相应良率相对应的偏离值；针对所述目标图案中的每个类型的目标图案，基于所述相应良率和所述偏离值之和来确定修正良率；基于针对所述目标图案中的各个类型的目标图案的所述修正良率的乘积，确定所述第一预测良率。

在一些实施例中，基于所述测量参数与针对电学失效的良率之间的拟合相关性来确定针对所述电学失效的第二预测良率包括：基于所述拟合相关性，确定与各个类型的测量参数相对应的相应良率；以及基于所述相应良率的乘积，确定所述第二预测良率。

在一些实施例中，获取所述芯片的制造过程中的测量参数包括：获取工艺线的量测参数、工艺机台参数和晶圆接受性测试参数中的至少一个。

在一些实施例中，确定所述芯片中的特定类型的特定器件包括：确定所述芯片中的具有短沟道效应、扩散长度效应和沟道宽度效应中的至少一个的器件。

在一些实施例中，确定所述芯片中的特定类型的特定器件包括：基于所述芯片的版图，通过版图读取工具来确定所述特定器件。

在一些实施例中，基于所述特定器件的电性参数与良率之间的拟合相关性来确定针对所述特定器件的第三预测良率包括：针对所述特定器件中的每个类型的器件，基于所述电性参数中的每个类型的参数与对应器件的数目的乘积，确定针对所述器件的所述类型的参数的良率权重；基于针对所述特定器件中的各个类型的器件的所述良率权重之和，确定针对所述类型的参数的相关性参数；基于所述拟合相关性，确定与针对所述电性参数中的各个类型的参数的所述相关性参数相对应的相应良率；以及基于所述相应良率的乘积来确定所述第三预测良率。

在一些实施例中，确定与针对所述电性参数中的各个类型的参数的所述相关性参数相对应的相应良率包括：确定与针对静态电流、饱和工作电流和阈值电压中的至少一个的相关性参数相对应的相应良率。

在一些实施例中，基于所述相应良率的乘积来确定所述第三预测良率包括：基于所述电性参数与偏离值之间的拟合相关性，确定与所述相应良率相对应的偏离值；针对所述电性参数中的各个类型的参数，基于所述相应良率和所述偏离值之和来确定修正良率；以及基于针对所述电性参数中的各个类型的参数的所述修正良率的乘积，确定所述第三预测良率。

在一些实施例中，确定所述芯片的预测良率包括：针对工艺线中的多种缺陷中的每种缺陷，确定每种缺陷的实际测量数据与基线之间的差值；确定针对多种缺陷中的各种缺陷的所述差值之和；以及进一步基于所述差值来确定所述芯片的预测良率。

在第二方面，提供了一种电子设备。该电子设备包括：处理单元；存储器，耦合至所述处理单元并且包括存储于其上的程序，所述程序在由所述处理单元执行时使所述电子设备执行所述方法。

在第三方面，提供了一种计算机可读存储介质。该计算机可读存储介质上存储有机器可执行指令，当所述机器可执行指令在被至少一个处理器执行时，使得所述至少一个处理器实现上述方法。

根据本公开的实施例，用于预测芯片的良率的方案将与特定图案、电学失效和特定器件相关联的良率损失或良率考虑到预测芯片的良率之中。以此方式，基于每个芯片的特殊性和制造过程中的工艺波动性，实现针对每个生产批次的每个芯片的更加准确的良率预测。

附图说明

通过结合附图对本公开示例性实施例进行更详细的描述，本公开的上述以及其他目的、特征和优势将变得更加明显。在本公开的示例性实施例中，相同的参考标号通常代表相同部件。在附图中：

图1A和图1B是示出根据本公开的实施例的用于预测芯片的良率的方法的流程图；

图2A至图2C是用于说明根据本公开的实施例的用于预测芯片的良率的方法中的阶段的示意图；

图3是用于说明根据本公开的实施例的用于预测芯片的良率的方法中的阶段的示意图；

图4是用于说明根据本公开的实施例的用于预测芯片的良率的方法中的阶段的示意图；

图5A和图5B是用于说明根据本公开的实施例的用于预测芯片的良率的方法中的阶段的示意图；以及

图6是示出用于实施本公开的实施例的电子设备的示意性框图。

具体实施方式

下面将参照附图更详细地描述本公开的优选实施例。虽然附图中示出了本公开的优选实施例，然而应该理解，本公开可以以各种形式实现而不应被这里阐述的实施例限制。相反，提供这些实施例是为了使本公开更加透彻和完整，并且能够将本公开的范围完整地传达给本领域的技术人员。

在本文中使用的术语“包括”及其变形表示开放性包括，即“包括但不限于”。除非特别申明，术语“或”表示“和/或”。术语“基于”表示“至少部分地基于”。术语“一个示例实施例”和“一个实施例”表示“至少一个示例实施例”。术语“另一实施例”表示“至少一个另外的实施例”。术语“第一”、“第二”等等可以指代不同的或相同的对象。下文还可能包括其他明确的和隐含的定义。

传统方案提出了用于存储器芯片的预测良率的方案。由于芯片中内嵌的存储单元的版图密度比其它区域高得多，因此存储单元更容易被缺陷所击中以导致失效。相反，如果缺陷落在版图的空旷区，则对电路不会造成实际影响，也不会造成芯片失效。芯片代工厂根据内嵌存储单元的这种特殊性，对Bose-Einstein方程中的良率Yield与缺陷密度D0关系进行了修正。各个芯片代工厂的修正方法不尽相同，其中一种修正公式为Yield＝1/(1+A×(1+k)D0)^α，其中A是芯片面积，α是工艺难度系数。与原始的良率Yield与缺陷密度D0关系相比，该修正公式增加了与SRAM面积比例相关的修正系数k。

在利用修正公式Yield＝1/(1+A×(1+k)D0)^α的预测良率的方法中，考虑到了生产线的缺陷密度，也根据存储单元占芯片面积的比例进行了修正。但这种方法有明显的不足。在预测时，由于缺陷密度只能采用针对相同生产线和相同工艺节点的多个产品按权重归一化的缺陷密度D0，因此这种方式只能实现对于某个产品的基线良率或者平均良率的预测，而无法实现对于每批次产品的良率的预测。

传统方案没有充分考虑产品的特殊性，除了存储单元的面积不同，设计版图中的图案(器件形状和相邻关系)以及版图中器件的类型、尺寸和数量也是一个产品区别于另外一个产品的重要指标。然而，传统方案对上述指标均没有纳入考虑。

从产品普遍性考虑，该公式是基于物理缺陷(例如生产线上的光阻残留物导致的两条金属线短路)层次的良率预测。然而，绝大多数芯片不仅具有由物理缺陷导致的失效，还会具有电学缺陷导致的失效或电学失效，例如由于晶体管速度偏慢导致的芯片计算功能异常。这种缺陷没有物理异常，或者很难找到物理异常，只有通过电学测试才能发现电学失效。电学失效的程度与该批次或者该片晶圆的器件参数和产品的工艺窗口的匹配程度高度相关。针对不同的晶圆或者批次，电学失效的程度必然不同。

综上可见，用于预测芯片的良率的传统方案无法预测批次级别或者晶圆级别的良率。即使只用于预测产品级别的平均良率水平，也无法覆盖设计版图、器件的类型、尺寸和数量、工艺窗口等这些产品级别的差异化指标，因此传统方案无法准确地预测芯片的良率。

至少为了解决上述问题，本公开的实施例提供了用于预测芯片的良率的改进方案。结合EDA工具和良率管理工具，对芯片中的特定图案、特定器件和电学失效进行良率预测，以及基于特定图案、特定器件和/或电学失效的预测良率来预测芯片的良率。这样，针对每个生产批次的芯片更加全面地预测由各种类型的良率问题引起的良率损失，从而预测每个生产批次的芯片的良率。以此方式，引入非传统意义上的特定图案、特定器件和/或电学失效的因素的考量，基于每个芯片的特殊性和/或制造过程中的工艺波动性，实现针对每个生产批次的每个芯片的良率预测。

下文中将结合附图参考各种实施例来详细描述本公开的各种示例实施例。本文中的描述的良率损失可以被定义为由1减去良率损失来获得良率。

图1A是示出根据本公开的实施例的用于预测芯片的良率的方法100的流程图。

在框102，确定待制造的芯片中与特定图案库相对应的目标图案。

在一些实施例中，特定图案库包括导致良率损失的图案，并且确定在待制造的芯片中是否存在与特定图案库中的特定图案相对应的目标图案。利用可测性设计(DesignFor Testability，简称DFT)统计分析的EDA工具来对芯片的指定图案进行统计，结合失效分析得到导致良率损失或失效的各种类型的特定图案，从而形成特定图案库，该过程为现有技术。此外，可以再综合各个芯片代工厂的导致良率损失或失效的特定图案，以进一步扩充特定图案库。

在框104，基于特定图案库的良率数据来确定针对目标图案的第一预测良率。

在一些实施例中，特定图案库还包括与各个特定图案相对应的良率统计数据，并且基于良率统计数据来确定待制造的芯片中存在的目标图案的预测良率。每个良率统计数据可以指代与一个或多个某个类型的特定图案相对应的良率或良率损失。如果确定在待制造的芯片中存在多个类型的目标图案，则确定与各个类型的目标图案相对应的相应预测良率，然后基于相应预测良率的乘积来确定针对芯片中存在的目标图案的第一预测良率。

在框106，基于第一预测良率来确定芯片的预测良率。

在一些实施例中，通过将第一预测良率用作附加乘数因子，确定芯片的预测良率。在一些实施例中，将附加乘数因子应用到Bose-Einstein方程或者其各种类型的修正公式。以此方式，将与特定图案相关联的良率损失或良率考虑到预测芯片的良率之中。在一些实施例中，可以通过以下公式来预测芯片的良率：

Yield＝1/(1+A×(1+k)D0)^α×Y1 (1)

其中Y1表示第一预测良率，A表示芯片面积，k表示SRAM修正系数，D0表示缺陷密度，α表示工艺难度系数。

现有的特定图案库中的图案是给电路设计人员或者工艺中的良率提升人员以参考，以避免在设计中产生这样的图案，或者是在生产中遇到这样的图案如何通过光罩掩膜进行调节，从而避免在晶圆上产生类似的良率问题。可见，现有技术中，人员的思维方式已经固定在通过特定图案库中的图案进行源头也就是设计的把控或者是生产过程中及时发现和调整。因此，现有技术只是知道这些特定图案库中的图案可能影响晶圆良率，并没有将其与如何影响良率进行关联，比如由光学临近效应修正(Optical Proximity Correction，简称OPC)工具和仿真模型工具获得的热点(热点就是可能造成良率问题的图案或者是需要特别关注的，这些图案均可以放置于特定图案库中)，并非所有热点都会导致良率损失并且每个热点的良率损失也不一样。然而，在本发明实施例中，技术人员将特定图案库中的图案与良率预测进行关联，进而预测最终发生的良率，打破本领域技术人员的思维规律和规则，实现通过良率对源头修正的指导。

根据本公开的实施例，将导致良率损失的图案归类为特定图案库并且确定特定图案的良率损失或良率。通过考虑针对特定图案的良率损失，能够更准确地预测每个批次的芯片的良率。以此方式，如果重要批次的芯片的预期良率未达到期望值，则可以改变工艺过程而提前重新生产，这对于芯片代工厂和芯片设计公司是双赢的。

图1B是示出根据本公开的实施例的用于预测芯片的良率的方法100的流程图。可选地，方法100可以包括框108和/或框110。

在框108，获取芯片的制造过程中的测量参数，并且基于测量参数与针对电学失效的良率之间的拟合相关性来确定针对电学失效的第二预测良率。

在一些实施例中，获取芯片的工艺线的量测参数、工艺机台参数、或晶圆接受性测试参数等。这些测量参数由工艺设备和测试设备在芯片的制造过程中获取。每个测量参数可能与良率或良率损失相关，并且可能存在与每个测量参数相关的电学失效问题。

在一些实施例中，通过良率管理工具，拟合出测量参数与电学失效问题的良率损失之间的相关性公式。该相关性公式通过良率管理工具基于已有的数据和相关性算法来获得，并且可以随着数据量的增加而被更新。在一些实施例中，在获得待制造的芯片的测量参数之后，可以基于该相关性公式来确定针对电学失效问题的良率损失，并且根据良率损失来确定针对电学失效的预测良率。如果存在多个类型的电学失效问题，则确定与各个类型的电学失效相对应的相应预测良率，并且基于相应预测良率的乘积来确定针对电学失效的第二预测良率。

在框110，确定芯片中的特定类型的特定器件，并且基于特定器件的电性参数与良率之间的拟合相关性来确定针对特定器件的第三预测良率。

在一些实施例中，特定类型的特定器件包括具有短沟道效应、扩散长度效应或沟道宽度效应等的器件，并且确定在待制造的芯片中是否存在与上述器件相对应的特定器件。利用版图读取工具，可以确定芯片中的特定器件的分布和数目。特定器件的电性参数可能影响芯片的电性参数和良率，并且特定器件的每个电性参数可能与良率或良率损失相关。电性参数可以包括静态电流、饱和工作电流或阈值电压等参数。

在一些实施例中，通过良率管理工具，拟合出电性参数与良率损失之间的相关性公式。该相关性公式通过良率管理工具基于已有的数据和相关性算法来获得，并且可以随着数据量的增加而被更新。在一些实施例中，在获得特定器件的电性参数之后，可以基于该相关性公式来确定针对电性参数的良率损失，并且根据良率损失来确定针对特定器件的预测良率。

在一些实施例中，如果某个类型的电性参数从多个类型的特定器件获得，则确定各个类型的特定器件针对该类型的电性参数的相应良率权重，并且基于相应良率权重之和来确定该类型的电性参数与良率损失之间的相关性参数。此外，如果存在多个类型的电性参数，则基于相关性公式确定与针对各个类型的电性参数的相关性参数相对应的相应预测良率，并且基于相应预测良率的乘积来确定针对特定器件的第三预测良率。

这样，在框106，基于所确定的预测良率来确定芯片的预测良率。

在一些实施例中，基于第一预测良率和第二预测良率来确定芯片的预测良率。在其他实施例中，基于第一预测良率和第三预测良率来确定芯片的预测良率。在其他实施例中，基于第一预测良率、第二预测良率和第三预测良率来确定芯片的预测良率。

在一些实施例中，通过将第一预测良率、第二预测良率和第三预测良率的乘积用作附加乘数因子，确定芯片的预测良率。在一些实施例中，将附加乘数因子应用到Bose-Einstein方程或者其各种类型的修正公式。以此方式，将与特定图案、电学失效和特定器件相关联的良率损失或良率考虑到预测芯片的良率之中。在一些实施例中，可以通过以下公式来预测芯片的良率：

Yield＝1/(1+A×(1+k)D0)^α×Y1×Y2×Y3 (2)

其中Y1表示第一预测良率，Y2表示第二预测良率，Y3表示第三预测良率，A表示芯片面积，k表示SRAM修正系数，D0表示缺陷密度，α表示工艺难度系数。

根据本公开的另外方面，可以基于第一预测良率、第二预测良率和第三预测良率中的至少一个来确定芯片的预测良率。在一些实施例中，可以通过以下公式来预测芯片的良率：

Yield＝1/(1+A×(1+k)D0)^α×Y (3)

其中Y表示第一预测良率Y1、第二预测良率Y2和第三预测良率Y3中的一个、或者其中至少两个的乘积。

根据本公开的实施例，将导致良率损失的特定图案归类为特定图案库并且确定特定图案的良率损失或良率，基于电性参数与良率损失之间的拟合相关性确定特定器件的良率损失或良率，以及/或者基于工艺线测量数据与良率损失之间的拟合相关性确定电学失效的良率损失或良率。通过考虑上述各个良率损失，能够更准确地预测每个批次的芯片的良率。以此方式，如果重要批次的芯片的预期良率未达到期望值，则可以改变工艺过程而提前重新生产，这对于芯片代工厂和芯片设计公司是双赢的。

图2A至图2C是用于说明根据本公开的实施例的用于预测芯片的良率的方法中的阶段的示意图。在图2A至图2C所示的实施例中，确定针对特定图案的第一预测良率。

图2A示出了特定图案库的示意图，其中横坐标表示图案类型，并且纵坐标表示良率损失。应当理解的是，特定图案库不限于图2A，在其他实施例中，纵坐标可以表示失效可能性。

在一些实施例中，利用DFT统计分析的EDA工具对芯片的DFT图案进行统计，并且结合失效分析得到导致良率损失或失效的特定图案，以形成特定图案库。针对待制造的芯片，确定芯片中是否包括与特定图案库中包括的导致良率损失或失效的图案相对应的特定图案。特定图案库可以包括特定图案的版图数据，并且基于芯片的版图来确定芯片中是否包括特定图案。特定图案库包括与每个类型的图案相对应的良率损失或失效可能性。各个类型的图案的良率损失或失效可能性作为良率统计数据与对应图案相关联地存储在特定图案库中。

图2B示出了包括特定图案库中的图案202的版图，并且图2C示出了待制造的芯片的包括图案204的版图。基于芯片的版图，确定芯片中是否存在与如图2B所示的特定图案202相对应的图案。

在一些实施例中，从芯片的版图中确定包括与特定图案库中的图案的多个子图案分别相匹配的子图案的特定图案。利用EDA工具的图案分割功能，将特定图案库的各个图案分割成合适的相同大小的子图案。例如仅作为示例，子图案的尺寸为0.5μm×0.5μm。另外，将芯片的版图也分割成多个相同大小的子图案，并且利用EDA工具的图案匹配功能找出芯片中与特定图案的子图案分别相对应的子图案。找出的子图案的集合被确定为芯片中的特定图案。如图2C所示的图案204被确定为与如图2B所示的特定图案库中的图案202相似或相对应，并且因此图案204被确定为芯片中的特定图案。

在一些实施例中，在确定特定图案之后，基于特定图案库中的各个图案的良率统计数据，确定针对特定图案的预测良率。在一些实施例中，确定特定图案的类型和每个类型的特定图案的数目，以及基于与特定图案的类型相对应的图案的良率统计数据和所确定的数目，确定第一预测良率。在一些实施例中，在芯片中确定A类特定图案的数目为8个。此外，根据良率统计数据，例如仅作为示例，在芯片中存在3个A类特定图案的良率损失为1.2％。因此，在该芯片中由A类特定图案可能导致的良率损失为1.2％×8/3＝3.2％。该式子中包含的是特定图案在芯片中占比的概念，可以借助DFT统计分析工具实现统计层面的良率损失预测。应当理解的是，这些具体的数值仅仅是示例性的，无意限制本公开的范围。

在一些实施例中，在芯片中确定存在多个类型的特定图案。基于与特定图案库中的各个图案相对应的相应良率的乘积，确定针对各个特定图案的第一预测良率。如果PYL表示特定图案良率损失，并且存在N个类型的特定图案，在一些实施例中，针对各个特定图案的第一预测良率Y1可以被表示为：

Y1＝(1-PYL₁)×(1-PYL₂)×…(1-PYL_N) (4)

其中PYL_i表示第i特定图案的良率损失，该第一预测良率Y1可以作为附加乘数因子应用到各种修正公式，以预测芯片的良率。

PYL为预测值，实际制造过程可能会因为工艺波动偏离该预测值。通过良率管理工具可以找出每个PYL偏离值的相关性参数A、B等，并且拟合出各偏离值和对应参数的公式f(A)、f(B)。在一些实施例中，针对特定图案中的每个类型的特定图案，基于特定图案与偏离值之间的拟合相关性，确定与每个类型的特定图案的良率相对应的偏离值。该拟合相关性可以由良率管理工具来获得。针对特定图案中的每个类型的特定图案，基于良率和偏离值之和来确定修正良率。随后，基于针对特定图案中的各个类型的特定图案的修正良率的乘积，确定针对特定图案的第一预测良率。这样，在一些实施例中，考虑到偏离值的第一预测良率Y1可以被表示为：

Y1＝(1-PYL₁+f(A))×(1-PYL₂+f(B))×…(1-PYL_N+f(X_N)) (5)

其中f(A)、f(B)、f(X_N)表示针对各个特定图案的良率损失偏离值，该第一预测良率Y1可以作为附加乘数因子应用到各种修正公式，以预测芯片的良率。

图3是用于说明根据本公开的实施例的用于预测芯片的良率的方法中的阶段的示意图。在图3所示的实施例中，确定针对电学失效的第二预测良率。

图3示出了芯片的制造过程中的测量参数与电学失效问题的良率损失之间的相关性，其中横坐标表示测量参数，并且纵坐标表示良率损失。通过良率管理工具，可以拟合出测量参数与电学失效问题的良率损失之间的相关性公式。在一些实施例中，测量参数可以包括工艺线的量测参数、工艺机台参数或晶圆接受性测试参数等。如图3所示，拟合的相关性公式可以被表示为SBin8＝f(x)，其中SBin8表示良率损失，x表示测量参数。

各个测量参数可能分别与多个电学失效问题相对应，并且针对每个电学失效问题的良率损失与对应的测量参数相关联。针对每个电学失效问题的良率损失可以通过拟合的相关性公式来获得。基于拟合相关性，确定与各个类型的测量参数相对应的相应良率，以及基于相应良率的乘积，确定第二预测良率。例如，如果N个电学失效问题分别与测量参数x、y、…z相关，则得到电学失效问题的良率损失f(x)、f(y)、…f(z)。在此情况下，针对电学失效的第二预测良率Y2可以被表示为：

Y2＝(1-f(x))×(1-f(y))×…(1-f(z)) (6)

其中f(x)、f(y)、f(z)表示电学失效问题的良率损失，该第二预测良率Y2可以作为附加乘数因子应用到各种修正公式，以预测芯片的良率。

【表1】

表1示出了良率问题预测表格，其中针对电学失效问题1至3，针对批次A至C分别给出了良率损失f(x)、f(y)、f(z)，并且比较了传统方案的预测良率和根据本公开的预测良率。在表1中，拟合1％表示针对批次C和电学失效问题1，没有获取实际测量数据，而是与该批次C的量测步骤附近的其他批次的测量数据作为参考，根据拟合公式来计算得到的良率损失1％。

在表1中，传统预测良率由Yield＝1/(1+A×(1+k)D0)^α获得，本公开的预测良率由Yield＝1/(1+A×(1+k)D0)^α×(1-f(x))×(1-f(y))×(1-f(z))获得，其中应用了作为附加乘数因子的第二预测良率。

从表1中可以看出，考虑到制造过程中的工艺波动性，实现针对每个生产批次的每个芯片的良率预测。当然，应当理解的是，这些具体的数值仅仅是示例性的，无意限制本公开的范围。随着批次的不同，可能取得其他预测良率。

图4是用于说明根据本公开的实施例的用于预测芯片的良率的方法中的阶段的示意图。在图4所示的实施例中，确定针对特定器件的第三预测良率。

图4示出了芯片中的特定器件的尺寸、类型和数目，其中三个轴分别表示尺寸、类型和数目。基于芯片的版图，利用版图读取工具，可以确定芯片中的特定器件。在一些实施例中，特定器件可以包括具有短沟道效应、扩散长度效应或沟道宽度效应等的器件。特定器件的电性参数可能与芯片的电性参数或良率相关。通过良率管理工具，可以拟合出电性参数与良率之间的相关性。在一些实施例中，特定器件的电性参数可以包括静态电流、饱和工作电流或阈值电压等。

针对特定器件中的每个类型的器件，基于电性参数中的每个类型的参数与对应器件的数目的乘积，确定针对该器件的该类型的参数的良率权重。在一些实施例中，例如，特定器件的电性参数为静态电流Ioff，并且特定器件的数目为Count。针对第i特定器件，通过将静态电流Ioffi与数目Counti相乘来确定Ioffi×Counti，以作为第i特定器件的静态电流的影响权重。

基于特定器件中的各个类型的器件的良率权重之和，确定针对该类型的参数的相关性参数。在一些实施例中，针对静态电流，对于各个类型的特定器件，确定

以作为静态电流与良率损失的相关性参数。

基于拟合相关性，确定与针对电性参数中的各个类型的参数的相关性参数相对应的相应良率。在一些实施例中，通过良率管理工具来拟合相关性公式，并且基于相关性公式获得与静态电流的相关性参数相对应的良率损失

针对静态电流Ioff，确定预测良率/>

针对饱和工作电流Idsat，确定预测良率/>

针对阈值电压Vth，确定预测良率

基于相应良率的乘积来确定针对特定器件的第三预测良率。在一些实施例中，针对特定器件的第三预测良率Y3可以由针对各个电性参数的预测良率的乘积来被表示为：

该第三预测良率Y3可以作为附加乘数因子应用到各种修正公式，以预测芯片的良率。

图5A和图5B是用于说明根据本公开的实施例的用于预测芯片的良率的方法中的阶段的示意图。在图5A和图5B所示的实施例中，确定在通过良率管理工具获得拟合相关性公式时的偏离值Δ。

图5A示出了静态电流与良率损失之间的相关性，其中横坐标表示静态电流的相关性参数，纵坐标表示良率损失。图5B示出了相关性参数与偏离值之间的相关性，其中横坐标表示相关性参数，纵坐标表示偏离值。

在基于拟合相关性公式确定的良率损失

与实际良率损失之间存在偏离值Δ，如图5A所示。通过良率管理工具可以提取出所有数据点的偏离值Δ，其可以带有正或负符号。通过良率管理工具可以针对提取出来的所有偏离值确定相关性参数α，以获得偏离值Δ与相关性参数α的拟合公式f(α)，如图5B所示。在一些实施例中，相关性参数α可以与针对电性参数的相关性参数相关联。在一些实施例中，相关性参数α可以与电性参数相关联。α可以被称为次级效应或因素。

针对特定器件，基于电性参数与偏离值之间的拟合相关性，确定与良率相对应的偏离值。在一些实施例中，针对静态电流确定偏离值f(α)。针对电性参数中的各个类型的参数，基于确定的良率和偏离值之和来确定修正良率。在一些实施例中，针对静态电流Ioff确定修正良率损失

并且针对静态电流Ioff确定修正良率/>

在一些实施例中，类似地，针对特定器件的饱和工作电流Idsat，可以确定修正良率/>

在一些实施例中，针对阈值电压Vth，可以确定预测良率/>

基于针对电性参数中的各个类型的参数的修正良率的乘积，确定针对特定器件的第三预测良率。在一些实施例中，考虑到偏离值的第三预测良率Y3可以被表示为：

该第三预测良率Y3可以作为附加乘数因子应用到各种修正公式，以预测芯片的良率。

应当理解的是，针对第一预测良率、第二预测良率和第三预测良率，在通过良率管理工具拟合出相关性时，均可能出现偏离值Δ。前面的描述中针对特定图案的第一预测良率已提到了偏离值f(A)、f(B)、f(X_N)。在图5A和图5B的实施例中，描述了针对特定器件的电性参数的预测良率的偏离值Δ。此外，针对电学失效的第二预测良率，也可以类似地应用偏离值Δ，在此不再赘述。

在一些实施例中，针对工艺线中的多种缺陷中的每种缺陷，确定每种缺陷的实际测量数据与基线之间的差值，并且确定针对多种缺陷中的各种缺陷的差值之和。如果缺陷的实际测量数据例如为缺陷的实际测量数目(Defect Count)_actual，并且缺陷的基线为(Defect Count)_baseline。针对第i种缺陷，差值为((Defect Count)_actual-(DefectCount)_baseline)_i。随后确定

以作为差值之和。

在一些实施例中，将该差值乘以针对每种类型的缺陷最终引起失效可能性的经验值kill ratio，并且确定针对多种类型的缺陷的乘积之和

在一些实施例中，将相乘的结果除以总芯片数目Gross Die Count，以作为每批次实际和基线缺陷的良率损失差异D，其可以被表示为：

该每批次实际和基线缺陷的良率损失差异D可以附加到各种类型的修正公式，以用于预测芯片的良率。

在一些实施例中，通过以下公式来获得芯片的预测良率：

Yield＝(1/(1+A×(1+k)D0)^α-D)×Y (10)

其中Y表示第一预测良率Y1、第二预测良率Y2和第三预测良率Y3中的一个、或者其中至少两个的乘积，D是每批次实际和基线缺陷的良率损失差异。

在一些实施例中，可以进一步考虑ΣCi。ΣCi是业界熟知的传统良率影响因素，例如常用工具/腔室不良、工具周期维护问题等，会影响某些批次额外的良率损失，通常是一个可知常数。在一些实施例中，通过以下公式来获得芯片的预测良率：

Yield＝(1/(1+A×(1+k)D0)^α-D-ΣCi)×Y (11)

其中Y表示第一预测良率Y1、第二预测良率Y2和第三预测良率Y3中的一个、或者其中至少两个的乘积。

在一些实施例中，通过以下公式来获得芯片的预测良率：

其中考虑了上述各个方面的良率影响因素。

根据本公开的实施例，用于预测芯片的良率的方案将与特定图案、电学失效和特定器件相关联的良率损失或良率附加到预测芯片的良率之中。以此方式，基于每个芯片的特殊性和制造过程中的工艺波动性，实现针对每个生产批次的每个芯片的更加准确的良率预测。

图6是示出用于实施本公开的实施例的电子设备600的示意性框图。如图6所示，设备600包括中央处理单元(CPU)601，其可以根据存储在只读存储器(ROM)602中的计算机程序指令或者从存储单元608加载到随机访问存储器(RAM)603中的计算机程序指令，来执行各种适当的动作和处理。在RAM 603中，还可存储有设备600操作所需的各种程序和数据。CPU 601、ROM 602以及RAM 603通过总线604彼此相连。输入/输出(I/O)接口605也连接至总线604。

设备600中的多个部件连接至I/O接口605，包括：输入单元606，例如键盘、鼠标等；输出单元607，例如各种类型的显示器、扬声器等；存储单元608，例如磁盘、光盘等；以及通信单元609，例如网卡、调制解调器、无线通信收发机等。通信单元609允许设备600通过诸如因特网的计算机网络和/或各种电信网络与其他设备交换信息/数据。

上文所描述的各个过程和处理，例如方法100，可以由处理单元601执行。例如，在一些实施例中，方法100可以被实现为计算机软件程序，其被有形地包含于机器可读介质，例如存储单元608。在一些实施例中，计算机程序的部分或者全部可以经由ROM 602和/或通信单元609而被载入和/或安装到设备600上。当计算机程序被加载到RAM 603并由CPU 601执行时，可以执行上文描述的方法100种的一个或多个步骤。

根据本公开的实施例的方案可以是方法、装置、系统和/或计算机程序产品。计算机程序产品可以包括计算机可读存储介质，其上载有用于执行本公开的各个方面的计算机可读程序指令。计算机可读存储介质可以是可以保持和存储由指令执行设备使用的指令的有形设备。计算机可读程序指令可以从计算机可读存储介质下载到各个计算/处理设备，或者通过网络、例如因特网、局域网、广域网和/或无线网下载到外部计算机或外部存储设备。

以上已经描述了本公开的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。

Claims (20)

1.一种用于预测芯片的良率的方法，包括：

确定待制造的芯片中与特定图案库相对应的目标图案；

基于所述特定图案库的良率数据来确定针对所述目标图案的第一预测良率；以及

基于所述第一预测良率，确定所述芯片的预测良率；

所述方法进一步包括：

确定所述芯片中的特定类型的特定器件，并且基于所述特定器件的电性参数与良率之间的拟合相关性来确定针对所述特定器件的第三预测良率；以及

进一步基于所述第三预测良率，确定所述芯片的预测良率；

其中基于所述特定器件的电性参数与良率之间的拟合相关性来确定针对所述特定器件的第三预测良率包括：

针对所述特定器件中的每个类型的器件，基于所述电性参数中的每个类型的参数与对应器件的数目的乘积，确定针对所述器件的所述类型的参数的良率权重；

基于针对所述特定器件中的各个类型的器件的所述良率权重之和，确定针对所述类型的参数的相关性参数；

基于所述拟合相关性，确定与针对所述电性参数中的各个类型的参数的所述相关性参数相对应的相应良率；以及

基于所述相应良率的乘积来确定所述第三预测良率。

2.根据权利要求1所述的方法，进一步包括：

获取所述芯片的制造过程中的测量参数，并且基于所述测量参数与针对电学失效的良率之间的拟合相关性来确定针对所述电学失效的第二预测良率；以及

基于所述第一预测良率和所述第二预测良率，确定所述芯片的预测良率。

3.根据权利要求2所述的方法，其中确定所述芯片的预测良率包括：

进一步基于玻色爱因斯坦方程，确定所述芯片的预测良率。

4.根据权利要求1所述的方法，其中确定所述芯片的预测良率包括：

进一步基于玻色爱因斯坦方程，确定所述芯片的预测良率。

5.根据权利要求1所述的方法，其中确定待制造的芯片中与特定图案库相对应的目标图案包括：

确定与所述特定图案库中包括的导致良率损失的图案相对应的所述目标图案。

6.根据权利要求1所述的方法，其中确定待制造的芯片中与特定图案库相对应的目标图案包括：

基于所述芯片的版图来确定所述目标图案。

7.根据权利要求6所述的方法，其中基于所述芯片的版图来确定所述目标图案包括：

获取所述特定图案库中的多个子图案；以及

从所述芯片的版图中，确定包括与所述子图案分别相匹配的子图案的所述目标图案。

8.根据权利要求1所述的方法，其中基于所述特定图案库的良率数据来确定针对所述目标图案的第一预测良率包括：

基于所述特定图案库中的各个图案的良率统计数据，确定所述第一预测良率。

9.根据权利要求8所述的方法，其中确定所述第一预测良率包括：

确定所述目标图案的类型和每个类型的目标图案的数目；以及

基于与所述目标图案的类型相对应的图案的良率统计数据和所确定的数目，确定所述第一预测良率。

10.根据权利要求8所述的方法，其中确定所述第一预测良率包括：

基于与所述特定图案库中的各个图案相对应的相应良率的乘积，确定所述第一预测良率。

11.根据权利要求10所述的方法，其中确定所述第一预测良率包括：

针对所述目标图案中的每个类型的目标图案，基于所述目标图案与偏离值之间的拟合相关性，确定与每个类型的目标图案的所述相应良率相对应的偏离值；

针对所述目标图案中的每个类型的目标图案，基于所述相应良率和所述偏离值之和来确定修正良率；

基于针对所述目标图案中的各个类型的目标图案的所述修正良率的乘积，确定所述第一预测良率。

12.根据权利要求2所述的方法，其中基于所述测量参数与针对电学失效的良率之间的拟合相关性来确定针对所述电学失效的第二预测良率包括：

基于所述拟合相关性，确定与各个类型的测量参数相对应的相应良率；以及

基于所述相应良率的乘积，确定所述第二预测良率。

13.根据权利要求12所述的方法，其中获取所述芯片的制造过程中的测量参数包括：

获取工艺线的量测参数、工艺机台参数和晶圆接受性测试参数中的至少一个。

14.根据权利要求1所述的方法，其中确定所述芯片中的特定类型的特定器件包括：

确定所述芯片中的具有短沟道效应、扩散长度效应和沟道宽度效应中的至少一个的器件。

15.根据权利要求1所述的方法，其中确定所述芯片中的特定类型的特定器件包括：

基于所述芯片的版图，通过版图读取工具来确定所述特定器件。

16.根据权利要求1所述的方法，其中确定与针对所述电性参数中的各个类型的参数的所述相关性参数相对应的相应良率包括：

确定与针对静态电流、饱和工作电流和阈值电压中的至少一个的相关性参数相对应的相应良率。

17.根据权利要求1所述的方法，其中基于所述相应良率的乘积来确定所述第三预测良率包括：

基于所述电性参数与偏离值之间的拟合相关性，确定与所述相应良率相对应的偏离值；

针对所述电性参数中的各个类型的参数，基于所述相应良率和所述偏离值之和来确定修正良率；以及

基于针对所述电性参数中的各个类型的参数的所述修正良率的乘积，确定所述第三预测良率。

18.根据权利要求1、2和4中任一项所述的方法，其中确定所述芯片的预测良率包括：

针对工艺线中的多种缺陷中的每种缺陷，确定每种缺陷的实际测量数据与基线之间的差值；

确定针对多种缺陷中的各种缺陷的所述差值之和；以及

进一步基于所述差值来确定所述芯片的预测良率。

19.一种电子设备，包括：

处理单元；

存储器，耦合至所述处理单元并且包括存储于其上的程序，所述程序在由所述处理单元执行时使所述电子设备执行根据权利要求1至18中任一项所述的方法。

20.一种计算机可读存储介质，所述计算机可读存储介质上存储有机器可执行指令，当所述机器可执行指令在被至少一个处理器执行时，使得所述至少一个处理器实现根据权利要求1至18中任一项所述的方法。

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