CN111697972B - Δ-∑调制器及其调制方法 - Google Patents

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Abstract

本发明公开Δ‑∑调制器及Δ‑∑调制方法，其中所述Δ‑∑调制器包括：第一合并电路，用于合并模拟反馈信号和模拟输入信号产生第一模拟信号；环路滤波器电路，用于根据所述第一模拟信号产生环路滤波后的信号；量化器电路，用于输出第一数字信号，所述第一数字信号至少指示截断误差补偿信号和所述环路滤波后的信号的数字合并结果；截断器电路，用于对所述第一数字信号进行截断以产生第二数字信号；第一数字模拟转换器电路，用于根据所述第二数字信号产生所述模拟反馈信号；和补偿电路，用于根据对所述第一数字信号执行的所述截断所产生的截断误差来产生所述截断误差补偿信号。本发明实施例具有较短的环路延迟和简化的数字硬件。

Description

Δ-∑调制器及其调制方法
技术领域
本发明涉及Δ-∑调制，更具体地，涉及具有截断误差(truncation error)补偿的Δ-∑调制器及其相关方法。
背景技术
除非本文另外指出，否则本节中描述的方法不是下面列出的权利要求的现有技术，并且不因被包括在本节中而被承认为现有技术。
在具有多比特量化器的传统Δ-∑调制器中，需要多级数字模拟转换器(DAC)来反馈Δ-∑调制器的输出信号并与环路滤波器和量化器一起工作以实现闭环系统用于噪声整形(noise-shaping)。然而，DAC单元之间的失配导致失配误差(mismatch error)。由于到反馈DAC的数字输入决定了反馈DAC中包含的DAC单元的选择，因此这些失配会导致反馈DAC的模拟输出出现非线性。动态元素匹配(Dynamic Element Matching，DEM)功能是解决多级反馈DAC失配问题的众所周知的策略，但是随着反馈DAC比特数的增加，硬件复杂性也呈指数增长。因此，需要用于Δ-Σ调制器的创新反馈DAC缩小技术。
发明内容
本发明提供Δ-∑调制器及Δ-∑调制方法，具有较短的环路延迟和简化的数字硬件。
本发明提供的一种Δ-∑调制器，包括：第一合并电路，用于接收模拟输入信号和模拟反馈信号，并通过合并所述模拟反馈信号和所述模拟输入信号产生第一模拟信号；环路滤波器电路，用于接收所述第一模拟信号，并根据所述第一模拟信号产生环路滤波后的信号；量化器电路，用于输出第一数字信号，所述第一数字信号至少指示截断误差补偿信号和所述环路滤波后的信号的数字合并结果；截断器电路，用于对所述第一数字信号进行截断以产生第二数字信号，其中所述第二数字信号的比特数小于所述第一数字信号的比特数；第一数字模拟转换器电路，用于接收所述第二数字信号，并根据所述第二数字信号产生所述模拟反馈信号；和补偿电路，用于根据对所述第一数字信号执行的所述截断所产生的截断误差来产生所述截断误差补偿信号。
本发明提供的一种Δ-∑调制方法，包括：通过合并模拟反馈信号和模拟输入信号产生第一模拟信号；通过对所述第一模拟信号进行环路滤波来产生环路滤波后的信号；执行量化以输出第一数字信号，所述第一数字信号至少指示截断误差补偿信号和所述环路滤波后的信号的数字合并结果；对所述第一数字信号进行截断以产生第二数字信号，其中所述第二数字信号的比特数小于所述第一数字信号的比特数；对所述第二数字信号进行数字模拟转换，以产生所述模拟反馈信号；和根据由对所述第一数字信号执行的所述截断所产生的截断误差来产生所述截断误差补偿信号。
综上可知，本发明提供的技术方案中截断误差信号不被注入到反馈路径，且截断误差补偿信号不需要与量化后的输出进行合并。由此本发明具有较短的环路延迟，可以以更高的速度工作，并且具有简化的数字硬件。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出根据本发明的实施例的第一Δ-∑调制器的图。
图2示出根据本发明实施例的截断器电路的图。
图3示出根据本发明实施例的基于延迟的电路的图。
图4示出根据本发明的实施例的没有噪声整形的SAR量化器的图。
图5示出图1所示的Δ-∑调制器100的简化模型的图。
图6示出Δ-∑调制器的噪声传递函数的频率响应的图。
图7示出根据本发明的实施例的第二Δ-∑调制器的图。
具体实施方式
在说明书及权利要求中使用了某些词汇来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及权利要求当中所提及的“包含”及“包括”为一开放式的用语，故应解释成“包含但不限定于”。“大体上”是指在可接受的误差范围内，本领域技术人员能够在一定误差范围内解决所述技术问题，大致达到所述技术效果。此外，“耦合”一词在此包含任何直接及间接的电性连接手段。因此，若文中描述一第一装置耦合于一第二装置，则代表所述第一装置可直接电性连接于所述第二装置，或通过其它装置或连接手段间接地电性连接至所述第二装置。以下所述为实施本发明的较佳方式，目的在于说明本发明的精神而非用以限定本发明的保护范围，本发明的保护范围当视后附的权利要求所界定者为准。
接下面的描述为本发明预期的最优实施例。这些描述用于阐述本发明的大致原则而不应用于限制本发明。本发明的保护范围应在参考本发明的权利要求的基础上进行认定。
图1示出根据本发明的实施例的第一Δ-∑调制器的图。作为示例而非限制，Δ-Σ调制器100可以是Δ-Σ模拟数字转换器(ADC)的一部分。例如，Δ-∑调制器100的模拟输入信号Vin可以是Δ-∑ADC的模拟输入，并且可以通过数字滤波器和抽取滤波器处理Δ-∑调制器100的数字输出信号Dout来产生Δ-∑ADC的数字输出。如图1所示，Δ-Σ调制器100包括多个合并电路102、103、104，环路滤波器电路106，量化器电路108，数字模拟转换器(DAC)电路112，截断器电路110和补偿电路114。合并电路102被布置为接收模拟输入信号Vin和模拟反馈信号Vfb，并且通过合并模拟反馈信号Vfb和模拟输入信号Vin来产生模拟信号V1。例如，合并电路102输出模拟信号Vin和模拟反馈信号Vfb之间的电压差作为模拟信号V1(即，V1＝Vin-Vfb)。环路滤波器电路被布置为接收模拟信号V1，并且根据模拟信号V1产生环路滤波后的信号V_LF。例如，环路滤波器电路106可以由具有传递函数的积分器来实现。
量化器电路108被布置为执行量化以输出数字信号Do，该数字信号Do指示截断误差补偿信号D_comp(其为数字信号)，截断误差信号D_TE(其为数字信号)以及环路滤波后的信号V_LF(模拟信号)的数字合并结果。截断器电路110被布置为对数字信号Do执行截断以产生数字信号D_MSB，其中数字信号D_MSB的比特数小于数字信号Do的比特数。截断器电路110和DAC电路112位于量化器电路108与合并电路102之间的反馈路径上。因此，DAC电路112被布置为接收数字信号D_MSB，并根据数字信号D_MSB产生模拟反馈信号Vfb。补偿电路114被布置为根据对数字信号Do执行截断而产生的截断误差TQN来产生截断误差补偿信号D_comp。
在该实施例中，截断器电路110可以由具有截断器误差整形的Δ-Σ截断器来实现。图2示出根据本发明实施例的截断器电路的图。图1所示的截断器电路110可以通过图2所示的截断器电路200实现。截断器电路200包括截断电路202，截断误差产生电路204和基于延迟的电路206。截断电路202截断数字信号Do(例如，N比特数字字(digital word))以产生数字信号D_MSB(例如，M比特数字字，其中N>M)。截断误差产生电路204根据数字信号Do和D_MSB产生截断误差TQN。例如，截断误差产生电路204通过从数字信号Do减去数字信号D_MSB来产生截断误差TQN。在此示例中，数字信号D_MSB可以是N比特数字信号Do的M位最高有效位(Most Significant Bit，MSB)部分，而截断误差TQN可以是N比特数字信号Do的(N-M)位最低有效位(Less Significant Bit，LSB)部分。基于延迟的电路206根据截断误差TQN输出截断误差信号D_TE。例如，当基于延迟的电路206在z域中具有传递函数“z-1”时，截断器电路200可以是一阶数字Δ-Σ截断器。又例如，当基于延迟的电路206在z域中具有传递函数“a*z-1+b*z-2”时，截断器电路200可以是二阶数字Δ-∑截断器。
图3示出根据本发明实施例的基于延迟的电路的图。图2所示的基于延迟的电路206可以通过图3中所示的基于延迟的电路300来实现，使得截断器电路200可以被配置为用作二阶数字Δ-Σ截断器。如图3所示，基于延迟的电路300包括多个延迟电路302、304，乘法器306和合并电路308。截断误差TQN被馈送到延迟电路302。延迟电路302的输出被馈入乘法器306和延迟电路304。合并电路308可以是被配置为执行减法的加法器(adder)。因此，可以从乘法器306的数字输出减去延迟电路304的数字输出来产生截断误差信号D_TE。
Δ-Σ调制器100的合并电路104被布置为接收数字信号Do和截断误差信号D_TE，并且通过合并截断误差信号D_TE和数字信号Do来产生数字输出信号Dout。如上所述，量化器电路108输出数字信号Do，该数字信号Do指示截断误差补偿信号D_comp，截断误差信号D_TE和环路滤波后的信号V_LF的数字合并结果。由于截断误差信号D_TE被注入到量化器电路108所在的前向路径而不是注入到截断器电路110所在的反馈路径，所以Δ-∑调制器100具有的合并电路104被布置为从数字信号Do中减去截断误差信号D_TE，以产生数字输出信号Dout(即，Dout＝Do-D_TE)。例如，合并电路104可以是被配置为执行减法的加法器。
量化器电路108输出数字信号Do，该数字信号Do指示截断误差补偿信号D_comp，截断误差信号D_TE，环路滤波后的信号V_LF的数字合并结果。应当注意，环路滤波后的信号V_LF是模拟信号，而截断误差补偿信号D_comp和截断误差信号D_TE是数字信号。在该实施例中，合并电路103被布置为合并截断误差补偿信号D_comp和截断误差信号D_TE以产生数字信号D_S。例如，数字信号D_S是通过将截断误差补偿信号D_comp与截断误差信号D_TE相加而产生的求和结果。在该实施例中，量化器电路108包括具有内部DAC的基于逐次逼近寄存器(Successive Approximation Register，SAR)的量化器。因此，数字信号D_S可以合并到量化器电路108的内部DAC的数字控制中。
图4示出根据本发明的实施例的没有噪声整形的SAR量化器的图。图1所示的量化器电路108可以使用图4中所示的SAR量化器400来实现。SAR量化器400包括跟踪/保持电路402，比较器404，SAR控制逻辑406，寄存器408和内部DAC410。可以根据采样频率来控制跟踪/保持电路402。因此，模拟输入电压(例如，图1中的V_LF)被采样并保持在跟踪/保持电路402上。响应于存储在寄存器408中的数字代码，从内部DAC 410提供参考电压VDAC，其中数字代码的位被设置并由SAR控制逻辑406根据在模拟数字转换过程中从比较器404产生的比较结果进行调整。在模拟输入电压VIN的转换完成之后，存储在寄存器408中的数字字被输出。如图4所示，SAR控制逻辑406还接收从合并截断误差信号D_TE和截断误差补偿信号D_comp得到的数字信号D_S。因此，数字信号D_S被合并到内部DAC 410的数字控制中。尽管比较器404接收模拟输入电压VIN，但是SAR量化器400的数字输出等于对另一模拟输入电压应用模拟数字转换得到的结果，所述另一模拟输入电压通过合并模拟输入电压VIN和代表数字信号D_S的模拟电压得到。
应当注意，图4中所示的SAR量化器体系结构仅出于说明性目的，并不意味着对本发明的限制。例如，量化器电路108可以通过噪声整形(NS-SAR)量化器架构来实现。简而言之，本发明对量化器电路108所采用的SAR量化器结构没有限制。
图5示出图1所示的Δ-∑调制器100的简化模型的图。为了清楚和简单起见，假定截断器电路110由在z域中具有传递函数“z-1”的一阶数字Δ-∑调制器实现。因此，截断器电路110的噪声传递函数(Noise Transfer Function，NTF)可以简单地由(1-z-1)表示。量化误差QR由量化器电路108引起。截断误差QT(TQN＝QT)由截断器电路110引入，其中数字信号Do的MSB部分通过反馈路径处理，而LSB部分则由反馈电路处理。数字信号Do通过补偿路径进行处理。为了实现截断误差消除，补偿电路114被布置为根据截断误差TQN和传递函数Hcomp来产生截断误差补偿信号D_comp，其中基于Δ-∑截断器的NTF和环路滤波器电路106的传递函数H(z)来设置传递函数Hcomp。例如，Hcomp＝-(1-z-1)*H(z)。通过适当设置补偿电路114的传递函数Hcomp，可以抑制数字输出信号Dout中的截断误差QT。例如，Dout＝STFDSM*Vin+NTFDSM*QR，其中STFDSM表示Δ-Σ调制器100的信号传递函数，NTFDSM表示Δ-Σ调制器100的噪声传递函数。
图6示出Δ-∑调制器的噪声传递函数的频率响应的图。当具有反馈截断的Δ-∑调制器不采用截断误差补偿时，Δ-∑调制器的噪声传递函数具有偏离理想特征曲线CV2的特征曲线CV1。关于所提出的Δ-∑调制器100，补偿电路114产生补偿信号D_comp以用于截断噪声消除。因此，通过适当设置补偿电路114的传递函数Hcomp，Δ-∑调制器100的噪声传递函数可以接近或等于理想特征曲线CV2。
如图5所示，数字信号D_MSB的产生仅需要在截断器电路110(特别是图2所示的截断电路202)处对数字信号Do进行处理。即，反馈路径不需要用于将截断误差信号D_TE与截断器电路110的输入进行合并的附加合并电路(例如加法器)。另外，前馈路径不需要用于将截断误差补偿信号D_comp和量化器电路108的输出进行合并的附加合并电路(例如加法器)。以这种方式，由于较短的环路延迟，所提出的Δ-∑调制器100可以以更高的速度工作，并且所提出的Δ-∑调制器100的数字硬件可以被简化。
截断误差信号D_TE不被注入到反馈路径，和/或补偿信号D_comp不与量化器电路108的输出合并。在量化器电路108通过基于SAR的量化器(例如具有/不具有噪声整形的SAR量化器)实现的情况下，数字信号注入可以合并于基于SAR的量化器中，从而降低了硬件成本。但是，这仅是为了说明的目的，并不意味着对本发明的限制。可替代地，可以通过基于非SAR的量化器来实现量化器电路。可以获得缩短环路延迟和/或简化数字硬件的相同目的。
图7示出根据本发明的实施例的第二Δ-∑调制器的图。Δ-∑调制器100和700之间的主要区别在于，Δ-∑调制器700采用基于非SAR的量化器作为量化电路706，并且还包括合并电路702和DAC电路704。DAC电路704被布置为接收数字信号D_S(其通过合并截断误差信号D_TE和截断误差补偿信号D_comp而得到)，并且根据数字信号D_S产生模拟信号V2。合并电路702被布置为接收环路滤波后的信号V_LF和模拟信号V2，并且通过合并环路滤波后的信号V_LF和模拟信号V2来产生模拟信号V3。即，V3＝V_LF+V2。类似于量化器电路108，量化器电路706被布置为输出数字信号Do，该数字信号Do指示截断误差补偿信号D_TE，截断误差补偿信号D_comp和环路滤波后的信号V_LF的数字合并结果。在本实施例中，量化器电路706接收模拟信号V3(指示截断误差补偿信号D_TE，截断误差补偿信号D_comp和环路滤波后的信号V_LF的模拟合并结果)，并根据模拟信号V3产生数字信号Do。Δ-Σ调制器700可具有如图5所示的相同的简化模型。因此，由于较短的环路延迟，所提出的Δ-∑调制器700可以以更高的速度工作。
在图1和图7所示的上述实施例中，截断器电路110可以由具有截断器误差整形的Δ-∑截断器来实现。但是，这些仅是为了说明的目的，并不意味着对本发明的限制。在实践中，使用所提出的概念的，在量化器电路的输出端不合并截断误差补偿信号的任Δ-∑调制器设计都落入本发明的范围内。例如，量化器电路输出数字信号，该数字信号至少指示截断误差补偿信号和环路滤波后的信号的数字合并结果。
本文描述的装置和技术的各个方面可以单独地使用，组合地使用，或者以未在前面的描述中描述的实施例中具体讨论的各种安排中使用，因此不限于将它们的应用限定为前述的组件和布置的细节或在附图中示出的细节。例如，在一个实施例中描述的方面可以以任何方式与其他实施例描述的方面组合。
在一些实施例中，术语“大约”，“大致”和“大致上”可以用于表示小于目标值的±10％的范围且可以包括目标值。例如：小于目标值±5％，小于目标值的±1％。
在权利要求中使用诸如“第一”，“第二”，“第三”等的序数术语来修饰权利要求要素，并不意味任何优先权或顺序，仅用作卷标以将具有特定名称的一个权利要求元素与具有相同名称的另一个元素权利要求区分。
本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (14)

1.一种Δ-∑调制器，其特征在于，包括：
第一合并电路，用于接收模拟输入信号和模拟反馈信号，并通过合并所述模拟反馈信号和所述模拟输入信号产生第一模拟信号；
环路滤波器电路，用于接收所述第一模拟信号，并根据所述第一模拟信号产生环路滤波后的信号；
量化器电路，用于输出第一数字信号，所述第一数字信号至少指示截断误差补偿信号和所述环路滤波后的信号的数字合并结果；
截断器电路，用于对所述第一数字信号进行截断以产生第二数字信号，其中所述第二数字信号的比特数小于所述第一数字信号的比特数；
第一数字模拟转换器电路，用于接收所述第二数字信号，并根据所述第二数字信号产生所述模拟反馈信号；和
补偿电路，用于根据对所述第一数字信号执行的所述截断所产生的截断误差来产生所述截断误差补偿信号；
其中，所述截断器电路是Δ-∑截断器，所述补偿电路进一步根据所述截断误差和所述补偿电路的传递函数来产生所述截断误差补偿信号。
2.根据权利要求1所述的Δ-∑调制器，其特征在于，所述量化器电路输出指示所述截断误差补偿信号、所述环路滤波后的信号和截断误差信号的数字合并结果的所述第一数字信号，以及所述截断器电路还被布置为根据所述截断误差来产生所述截断误差信号。
3.根据权利要求2所述的Δ-∑调制器，其特征在于，进一步包括：
第二合并电路，用于接收所述第一数字信号和所述截断误差信号，并通过合并所述截断误差信号和所述第一数字信号产生数字输出信号。
4.根据权利要求3所述的Δ-∑调制器，其特征在于，通过从所述第一数字信号减去所述截断误差信号来产生所述数字输出信号。
5.根据权利要求1所述的Δ-∑调制器，其特征在于，所述补偿电路的传递函数取决于所述Δ-∑截断器的噪声传递函数和所述环路滤波器的传递函数。
6.根据权利要求2所述的Δ-∑调制器，其特征在于，进一步包括：
第二合并电路，用于接收所述截断误差信号和所述截断误差补偿信号，并至少通过合并所述截断误差信号和所述截断误差补偿信号，产生第三数字信号；
其中所述量化器电路包括具有内部数字模拟转换器的基于逐次逼近寄存器的量化器，并且所述第三数字信号被合并到所述内部数字模拟转换器的数字控制中。
7.根据权利要求2所述的Δ-∑调制器，其特征在于，进一步包括：
第二合并电路，用于接收所述截断误差信号和所述截断误差补偿信号，并至少通过合并所述截断误差信号和所述截断误差补偿信号，产生第三数字信号；和
第二数字模拟转换器电路，用于接收所述第三数字信号，并根据所述第三数字信号产生第二模拟信号；和
第三合并电路，用于接收所述第二模拟信号和所述环路滤波后的信号，并通过将所述第二模拟信号和所述环路滤波后的信号合并产生第三模拟信号；
其中所述量化器电路接收所述第三模拟信号，并根据所述第三模拟信号产生所述第一数字信号。
8.一种Δ-∑调制方法，其特征在于，包括：
通过合并模拟反馈信号和模拟输入信号产生第一模拟信号；
通过对所述第一模拟信号进行环路滤波来产生环路滤波后的信号；
执行量化以输出第一数字信号，所述第一数字信号至少指示截断误差补偿信号和所述环路滤波后的信号的数字合并结果；
对所述第一数字信号进行截断以产生第二数字信号，其中所述第二数字信号的比特数小于所述第一数字信号的比特数；
对所述第二数字信号进行数字模拟转换，以产生所述模拟反馈信号；和
根据由对所述第一数字信号执行的所述截断所产生的截断误差来产生所述截断误差补偿信号；
其中，所述第二数字信号是从Δ-∑截断产生的，并且根据由对所述第一数字信号执行的所述截断所产生的截断误差来产生所述截断误差补偿信号进一步包括：
根据所述截断误差和所述截断误差补偿的传递函数来产生所述截断误差补偿信号。
9.根据权利要求8所述的Δ-∑调制方法，其特征在于，还包括：
根据所述截断误差产生截断误差信号；
其中，所述第一数字信号指示所述截断误差补偿信号、所述环路滤波后的信号和所述截断误差信号的数字合并结果。
10.根据权利要求9所述的Δ-∑调制方法，其特征在于，还包括：
通过合并所述截断误差信号和所述第一数字信号来产生数字输出信号。
11.根据权利要求10所述的Δ-∑调制方法，其特征在于，通过从所述第一数字信号减去所述截断误差信号来产生所述数字输出信号。
12.根据权利要求8所述的Δ-∑调制方法，其特征在于，所述截断误差补偿的传递函数取决于所述Δ-∑截断的噪声传递函数和所述环路滤波的传递函数。
13.根据权利要求9所述的Δ-∑调制方法，其特征在于，还包括：
通过至少合并所述截断误差信号和所述截断误差补偿信号来产生第三数字信号；
其中所述量化是通过具有内部数字模拟转换器的基于逐次逼近寄存器的量化器执行的，并且将所述第三数字信号合并到所述内部数字模拟转换器的数字控制中。
14.根据权利要求9所述的Δ-∑调制方法，其特征在于，还包括：
通过至少合并所述截断误差信号和所述截断误差补偿信号来产生第三数字信号；和
对所述第三数字信号进行数字模拟转换以产生第二模拟信号；和
通过将所述第二模拟信号与环路滤波后的信号进行合并来产生第三模拟信号；
其中执行量化以输出所述第一数字信号包括：
通过对所述第三模拟信号执行所述量化来产生所述第一数字信号。
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