CN111697020A - 一种高压led芯片的制备方法 - Google Patents

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Abstract

本申请实施例公开了一种高压LED芯片的制备方法，该方法中所述第一沟槽为相邻LED单元之间的隔离缝隙，所述第二沟槽用于形成相邻LED单元电连接的桥接结构，且所述第一沟槽的侧壁与所述衬底所在平面之间的夹角大于所述第二沟槽的侧壁与所述衬底所在平面之间的夹角，从而使得所述第一沟槽的占用面积小于所述第二沟槽的占用面积，以在保证相邻LED单元电连接的基础上，减小相邻LED单元之间的隔离缝隙占用面积，进而减小所述第一沟槽和所述第二沟槽组成的整体的占用面积，即减小了非发光区域的占用面积，增加了该高压LED芯片的发光面积，最终提高了该高压LED芯片的发光亮度。

Description

一种高压LED芯片的制备方法
技术领域
本申请涉及芯片制造技术领域，尤其涉及一种高压LED芯片的制备方法。
背景技术
发光二极管(即Light Emitting Diode，简称LED)是利用半导体P-N结电致发光原理，将电能转化为光能的一种半导体发光器件，因其具有体积小、功耗低和寿命长等优点，现已被广泛应用于各种场景照明、背光、车灯等领域。
目前，随着半导体发光器件行业的不断发展，一种新型高压(即HighVoltage，简称HV)LED芯片结构备受关注，该高压LED芯片是通过深刻蚀形成的隔离沟槽，将制备好的外延结构分割成多个独立的芯粒单元(即LED单元)，再在隔离沟槽内沉积一绝缘层，并在绝缘层表面蒸镀金属电极将相邻芯片单元串联起来，即通过电极桥接的方式将多个独立的芯粒单元串联起来而构成的发光二极管芯片，该高压LED芯片在小电流驱动下，能够达到较高的功率。具体的，根据连接的LED单元数可以制备出不同驱动电压的高压LED芯片，例如，每一个LED单元，在20mA电流的驱动下，电压为3V，那么，当2个LED单元串联，且在20mA电流的驱动下时，该高压LED芯片的电压可以达到6V左右，当3个LED单元串联，且在20mA电流的驱动下时，该高压LED芯片的电压可以达到9V左右，当6个LED单元串联，且在20mA电流的驱动下时，该高压LED芯片的电压可以达到18V左右。
与普通LED芯片相比，高压LED芯片具有高电压这一特性，因此，无需大幅度的电压转换即可获得较高电压，变压损耗小，驱动设计简单，而且，该高压LED芯片能够减少元件数和焊点数，从而在降低封装成本的同时，还可以提高该芯片的可靠性。另外，高压LED芯片还具有小电流这一特性，因此，该高压LED芯片产热较少，对散热要求较低，从而进一步提高该芯片的可靠性。然而，现有的高压LED芯片的发光亮度有待进一步提高。
发明内容
为解决上述技术问题，本申请实施例提供了一种高压LED芯片的制备方法，以提高所述高压LED芯片的发光亮度。
为解决上述问题，本申请实施例提供了如下技术方案：
一种高压LED芯片的制备方法，包括：
在衬底上生长外延结构，所述外延结构包括层叠的N型氮化镓层、多量子阱层和P型氮化镓层；
对所述外延结构的多个第一区域进行刻蚀，直至曝露出所述N型氮化镓层；
在所述外延结构表面形成第一光刻胶层；
在所述第一光刻胶层对应所述外延结构第二区域的区域形成第一光刻胶图形，并在所述第一光刻胶层对应所述外延结构第三区域的区域形成第二光刻胶图形；
以所述第一光刻胶层为掩模，对所述外延结构的第二区域和第三区域进行刻蚀直至刻蚀到所述衬底部分，在所述第二区域形成多个第一沟槽，并在所述第三区域形成多个第二沟槽，以将所述外延结构划分成多个LED单元；
其中，所述第一沟槽为相邻LED单元之间的隔离缝隙，所述第二沟槽用于形成相邻LED单元电连接的桥接结构，所述第一沟槽侧壁与所述衬底所在平面之间的夹角大于所述第二沟槽侧壁与所述衬底所在平面之间的夹角。
可选的，在所述第一光刻胶层对应所述外延结构第二区域的区域形成第一光刻胶图形，并在所述第一光刻胶层对应所述外延结构第三区域的区域形成第二光刻胶图形包括：
对所述第一光刻胶层进行第一烘烤，并对所述第一光刻胶层对应所述外延结构第二区域的区域进行第一曝光，形成第一曝光区域；
对所述第一光刻胶层进行第二烘烤，以增大所述第一曝光区域侧壁与所述衬底所在平面之间的夹角；
对所述第一光刻胶层对应所述外延结构第三区域的区域进行第二曝光，形成第二曝光区域；
对所述第一曝光区域和所述第二曝光区域进行显影，在所述第一光刻胶层对应所述外延结构第二区域的区域形成第一光刻胶图形，并在所述第一光刻胶层对应所述外延结构第三区域的区域形成第二光刻胶图形；
其中，所述第一光刻胶图形的侧壁与所述衬底所在平面之间的夹角大于所述第二光刻胶图形侧壁与所述衬底所在平面之间的夹角。
可选的，所述第一烘烤的温度的取值范围为80℃-120℃，包括端点值，所述第一烘烤的时间的取值范围为60s-360s，包括端点值。
可选的，所述第二烘烤的温度的取值范围为90℃-140℃，包括端点值，所述第一烘烤的时间的取值范围为60s-360s，包括端点值。
可选的，所述第一曝光的能量的取值范围为160mj/cm2-360mj/cm2，包括端点值；
所述第二曝光的能量的取值范围为160mj/cm2-500mj/cm2，包括端点值；
所述对所述第一曝光区域和所述第二曝光区域显影的时间为100s-300s，包括端点值。
可选的，在所述第一光刻胶层对应所述外延结构第二区域的区域形成第一光刻胶图形，并在所述第一光刻胶层对应所述外延结构第三区域的区域形成第二光刻胶图形包括：
对所述第一光刻胶层对应所述外延结构第三区域的区域进行第三曝光，形成第三曝光区域；
对所述第三曝光区域进行显影、第三烘烤，形成第二光刻胶图形；
对所述第一光刻胶层对应所述外延结构第二区域的区域进行第四曝光，形成第四曝光区域；
对所述第四曝光区域进行显影、第四烘烤，形成第一光刻胶图形；
其中，所述第一光刻胶图形的侧壁与所述衬底所在平面之间的夹角大于所述第二光刻胶图形的侧壁与所述衬底所在平面之间的夹角。
可选的，所述第一光刻胶图形的侧壁与所述衬底所在平面之间的夹角的取值范围为60°-80°，包括端点值；
所述第二光刻胶图形的侧壁与所述衬底所在平面之间的夹角的取值范围为20°-40°，包括端点值。
可选的，所述第三烘烤的温度的取值范围为80℃-100℃，包括端点值，所述第三烘烤的时间的取值范围为60s-360s；
所述第四烘烤的温度的取值范围为90℃-130℃，包括端点值，所述第四烘烤的时间的取值范围为60s-360s。
可选的，所述第一沟槽的深度的取值范围为5μm-7μm，包括端点值，所述第一沟槽的上底的宽度的取值范围为7μm-16μm，包括端点值，所述第一沟槽的下底的宽度的取值范围为1μm-6μm，包括端点值；
所述第二沟槽的深度的取值范围为5μm-7μm，包括端点值，所述第二沟槽的上底的宽度的取值范围为15μm-25μm，包括端点值，所述第二沟槽的下底的宽度的取值范围为6μm-12μm，包括端点值。
可选的，所述第三曝光的能量的取值范围为200mj/cm2-800mj/cm2，包括端点值；
所述第四曝光的能量的取值范围为200mj/cm2-800mj/cm2，包括端点值；
对所述第三曝光区域进行显影的时间为100s-800s，包括端点值；
对所述第四曝光区域进行显影的时间为100s-800s，包括端点值。
与现有技术相比，上述技术方案具有以下优点：
在本申请实施例所提供的高压LED芯片的制备方法中，所述第一沟槽为相邻LED单元之间的隔离缝隙，所述第二沟槽用于形成相邻LED单元电连接的桥接结构，且所述第一沟槽的侧壁与所述衬底所在平面之间的夹角大于所述第二沟槽的侧壁与所述衬底所在平面之间的夹角，因此，相较于现有技术，所述第一沟槽的占用芯片的面积明显减小，从而在保证相邻LED单元电连接的基础上，减小相邻LED单元之间的隔离缝隙占用面积，进而减小了所述第一沟槽和所述第二沟槽组成的整体的占用面积，即减小了非发光区域的占用面积，增加了该高压LED芯片的发光面积，进而提高了该高压LED芯片的发光亮度。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请一实施例所提供的高压LED芯片的制备方法流程示意图；
图2为本申请一实施例所提供的高压LED芯片的制备方法中，衬底和外延结构的剖视图；
图3为本申请一实施例所提供的高压LED芯片的制备方法中，对所述外延结构的第一区域I进行刻蚀直至曝露出所述N型氮化镓层的俯视图；
图4为图3中所示结构沿CC’方向的剖视图；
图5为当所述高压LED芯片为正装高压LED芯片时，本申请实施例所提供的高压LED芯片的制备方法中，对所述外延结构的第一区域I进行刻蚀直至曝露出所述N型氮化镓层的俯视图；
图6为当所述高压LED芯片为倒装高压LED芯片时，本申请实施例所提供的高压LED芯片的制备方法中，对所述外延结构的第一区域I进行刻蚀直至曝露出所述N型氮化镓层的俯视图；
图7为本申请一实施例所提供的高压LED芯片的制备方法中，所述第一光刻胶层形成第一曝光区域II的俯视图；
图8为本申请一实施例所提供的高压LED芯片的制备方法中，所述第一光刻胶层形成第二曝光区域III的俯视图；
图9为本申请一实施例所提供的高压LED芯片的制备方法中，所述第一光刻胶层形成第一曝光区域II和第二曝光区域III的组合的俯视图；
图10为图9中外延结构沿AA’方向的剖视图；
图11是在图10的基础上，经过对所述第一光刻胶层进行第二烘烤后的剖视图；
图12是为图9中外延结构沿BB’方向的剖视图；
图13为本申请一实施例所提供的高压LED芯片的制备方法中，所述第一光刻胶层经过显影后形成的第一光刻胶图形的剖视图；
图14为本申请一实施例所提供的高压LED芯片的制备方法中，所述第一光刻胶层经过显影后形成的第二光刻胶图形的剖视图；
图15为本申请一实施例所提供的高压LED芯片的制备方法中，所述第一光刻胶层经过显影形成第一光刻胶图形和第二光刻胶图形后的俯视图；
图16为本申请一实施例所提供的高压LED芯片的制备方法中，所述外延结构中所述第一沟槽所在区域的剖视图；
图17为本申请一实施例所提供的高压LED芯片的制备方法中，所述外延结构中所述第二沟槽所在区域的剖视图；
图18为本申请一实施例所提供的高压LED芯片的制备方法中，所述第一光刻胶层形成第三曝光区域的俯视图；
图19为本申请一实施例所提供的高压LED芯片的制备方法中，所述第一光刻胶层形成第四曝光区域的俯视图；
图20为本申请实施例所提供的高压LED芯片的制备方法中，所述第一光刻胶层通过二次曝光、二次显影后形成的光刻胶图形的俯视图；
图21为对第一光刻胶层进行一次曝光、一次显影后形成的光刻胶图形的俯视图；
图22为当所述高压LED芯片为倒装高压LED芯片时，本申请实施例所提供的高压LED芯片的制备方法中，所述第一光刻胶层经过显影形成第一光刻胶图形和第二光刻胶图形后的俯视图；
图23为本申请一实施例所提供的高压LED芯片的制备方法中，所述第二沟槽所在区域的剖视图；
图24为本申请一实施例所提供的高压LED芯片的制备方法中，所述第一沟槽所在区域的剖视图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。
正如背景技术部分所述，现有的高压LED芯片的发光亮度有待进一步提高。
发明人研究发现，在常规的制备高压LED芯片的工艺中，通常会设置隔离沟槽的侧壁与所述衬底所在平面之间的夹角比较小(如45度)，从而使得隔离沟槽的侧壁倾斜较为平缓，以便于在该沟槽侧壁上形成桥接结构时，提高该桥接结构的附着性，降低该桥接结构发生断裂致使高压LED芯片失效的概率，进而保证了高压LED芯片的可靠性。
然而，隔离沟槽的侧壁与所述衬底所在平面之间的夹角越小，所述隔离沟槽的开口越大，从而使得所述隔离沟槽占用的面积越大，从而在所述高压LED芯片整体面积不变的情况下，使得每个LED单元的发光面积缩小，进而使得整个高压LED芯片的发光面积缩小，降低了高压LED芯片的发光亮度。
发明人进一步研究发现，可以采用硬掩模工艺增大芯片发光面积，即在隔离沟槽刻蚀前，先沉积一层SiO2掩模，并湿法腐蚀该掩膜的方式使过道的桥接处以及非桥接处刻蚀发光区的面积不一致，从而减少刻蚀发光区的面积，提升芯片的亮度。但是，此种方式不仅需要耗费PECVD沉积SiO2膜层、BOE腐蚀液腐蚀SiO2膜层，还需新增一道光刻，工序复杂，成本耗费比较大。
基于此，本申请实施例提供了一种高压LED芯片的制备方法，如图1所示，该方法包括以下步骤：
S100：如图2所示，在衬底10上生长外延结构，所述外延结构20包括层叠的N型氮化镓层、多量子阱(即multiple quantum well，简称MQW)层和P型氮化镓层；
可选的，在本申请一个实施例中，所述衬底为蓝宝石衬底，本申请对此不作限定，在本申请的其他实施例中，所述衬底还可以为其他类型的衬底，具体视情况而定。
S200：对所述外延结构20的多个第一区域I进行刻蚀，直至曝露出所述N型氮化镓层，所述第一区域I曝露的N型氮化镓层区域用于后续形成N电极。如图3和图4所示，图3为本申请实施例所提供的高压LED芯片的制备方法中，对所述外延结构的第一区域I进行刻蚀直至曝露出所述N型氮化镓层的俯视图，图4为图3所示结构沿CC’方向的剖视图。
需要说明的是，本申请上述任一实施例所提供的高压LED芯片的制备方法可以用于制作正装高压LED芯片，也可以用于制作倒装高压LED芯片。如图5和图6所述，图5为当所述高压LED芯片为正装高压LED芯片时，本申请实施例所提供的高压LED芯片的制备方法中，对所述外延结构的第一区域I进行刻蚀直至曝露出所述N型氮化镓层的俯视图；图6为当所述高压LED芯片为倒装高压LED芯片时，本申请实施例所提供的高压LED芯片的制备方法中，对所述外延结构的第一区域I进行刻蚀直至曝露出所述N型氮化镓层的俯视图。
在本申请的一个实施例中，对所述外延结构20的多个第一区域I进行刻蚀，直至曝露出所述N型氮化镓层包括：
对所述外延结构20进行清洗、涂覆第二光刻胶层；
对所述第二光刻胶层对应所述外延结构20第一区域I的区域进行第五曝光，形成第五曝光区域；
对所述第五曝光区域进行显影，形成第三光刻胶图形，即mesa光刻胶图形；
以所述第二光刻胶层为掩膜，对所述外延结构20的第一区域I进行刻蚀直至曝露出所述N型氮化镓层，并去除所述第二光刻胶层。
具体的，在本申请的一个实施例中，可以采用感应耦合等离子体刻蚀(即Inductively Coupled Plasma，简称ICP)工艺对所述外延结构20的第一区域I进行刻蚀，在本申请的其他实施例中，还可以采用其他的刻蚀工艺对所述外延结构20的第一区域I进行刻蚀，本申请对此不作限定，具体视情况而定。
S300：在所述外延结构20表面形成第一光刻胶层。
可选的，在本申请的一个实施例中，所述第一光刻胶层可以为正性光刻胶层，在本申请的另一个实施例中，所述第一光刻胶层还可以为负性光刻胶层，本申请对此并不做限定，具体视情况而定。
具体的，在上述实施例的基础上，在本申请的一个实施例中，在所述外延结构20表面形成第一光刻胶层包括：在所述外延结构20表面旋涂正性光刻胶(即匀胶)。
可选的，在本申请的一个实施例中，所述第一光刻胶层的厚度的取值范围为6μm-15μm，包括端点值，具体的，所述第一光刻胶层的厚度的取值范围为8μm-15μm，包括端点值。
S400：在所述第一光刻胶层对应所述外延结构20第二区域的区域形成第一光刻胶图形，并在所述第一光刻胶层对应所述外延结构20第三区域的区域形成第二光刻胶图形。
在本申请的一个实施例中，如图7-图15所示，在所述第一光刻胶层对应所述外延结构20第二区域的区域形成第一光刻胶图形，并在所述第一光刻胶层对应所述外延结构20第三区域的区域形成第二光刻胶图形包括：
S411：对所述第一光刻胶层30进行第一烘烤，并对所述第一光刻胶层30对应所述外延结构20第二区域的区域进行第一曝光，形成第一曝光区域II，如图7和图10所示，图7为本申请实施例所提供的高压LED芯片的制备方法中，形成第一曝光区域II的俯视图，图10为图9中外延结构20沿AA’方向的剖视图；
可选的，在本申请的一个实施例中，所述第一烘烤为软烤，所述第一烘烤的温度的取值范围为80℃-120℃，包括端点值，所述第一烘烤的时间的取值范围为60s-360s，包括端点值；所述第一曝光的能量的取值范围为
160mj/cm2-360mj/cm2，包括端点值，但本申请对此并不做限定，具体视情况而定。
S412：对所述第一光刻胶层30进行第二烘烤，以增大所述第一曝光区域II侧壁与所述衬底10所在平面之间的夹角，如图11所示，图11是在图10的基础上，经过对所述第一光刻胶层进行第二烘烤后的剖视图；
可选的，在本申请的一个实施例中，所述第二烘烤为热盘烘烤，所述第二烘烤的温度的取值范围为90℃-140℃，包括端点值，所述第一烘烤的时间的取值范围为60s-360s，包括端点值，以通过高温来调节所述第一光刻胶层30中所述第一曝光区域II侧壁的平缓程度，从而可以修复第一曝光区域II与非曝光区域的边界线，以增大所述第一曝光区域II侧壁与所述衬底10所在平面之间的夹角，使得最终显影后形成的第一光刻胶图形的侧壁与所述衬底10所在平面之间的夹角较大。
S413：对所述第一光刻胶层30对应所述外延结构20第三区域的区域进行第二曝光，形成第二曝光区域III，如图8、图9和图12所示，图8为本申请实施例所提供的高压LED芯片的制备方法中，形成第二曝光区域III的俯视图，图9为本申请实施例所提供的高压LED芯片的制备方法中，所述第一光刻胶层形成第一曝光区域II和第二曝光区域III的组合的俯视图，图12是为图9中外延结构20沿BB’方向的剖视图。
需要说明的是，本申请实施例中，由于所述第二曝光区域形成工艺位于所述第二烘烤工艺之后，因此，所述第二烘烤不会影响到第二曝光区域。
可选的，在本申请的一个实施例中，所述第二曝光的能量的取值范围为160mj/cm2-500mj/cm2，包括端点值，但本申请对此并不做限定，具体视情况而定。
S414：如图13-15所示，对所述第一曝光区域II和所述第二曝光区域III进行显影，去除所述第一曝光区域II，在所述第一光刻胶层30对应所述外延结构20第二区域的区域形成第一光刻胶图形，并去除所述第二曝光区域III，在所述第一光刻胶层30对应所述外延结构20第三区域的区域形成第二光刻胶图形，其中，图13为本申请实施例所提供的高压LED芯片的制备方法中，所述第一光刻胶层经过显影后形成的第一光刻胶图形的剖视图，图14为本申请实施例所提供的高压LED芯片的制备方法中，所述第一光刻胶层经过显影后形成的第二光刻胶图形的剖视图，图15为本申请实施例所提供的高压LED芯片的制备方法中，所述第一光刻胶层经过显影形成第一光刻胶图形和第二光刻胶图形后的俯视图。
其中，所述第一光刻胶图形的侧壁与所述衬底10所在平面之间的夹角大于所述第二光刻胶图形侧壁与所述衬底10所在平面之间的夹角。需要说明的是，本申请实施例中，第一光刻胶图形为非桥接处光刻胶图形，所述第二光刻胶图形为桥接处光刻胶图形。
在上述任一实施例的基础上，在本申请的一个实施例中，对所述第一曝光区域II和所述第二曝光区域III进行显影的时间取值范围为100s-300s，包括端点值，但本申请对此并不做限定，具体视情况而定。
在上述任一实施例的基础上，在本申请的一个实施例中，所述第一光刻胶图形的侧壁与所述衬底10所在平面之间的夹角的取值范围为60°-80°，包括端点值；所述第二光刻胶图形的侧壁与所述衬底10所在平面之间的夹角的取值范围为20°-40°，包括端点值，以使得后续以具有该第一光刻胶图形和第二光刻胶图形的第一光刻胶层30为掩膜，对所述外延结构进行刻蚀形成的第一沟槽的侧壁与所述衬底10所在平面之间的夹角大于第二沟槽侧壁与所述衬底10所在平面之间的夹角。
S500：以所述第一光刻胶层为掩模，对所述外延结构20的第二区域和第三区域进行刻蚀直至刻蚀到所述衬底10部分，在所述第二区域形成多个第一沟槽，并在所述第三区域形成多个第二沟槽，以将所述外延结构20划分成多个LED单元。
可选的，在本申请的一个实施例中，对所述外延结构20的第二区域和第三区域进行深刻蚀所采用的载盘为SiC载盘，在本申请的另一个实施例中，对所述外延结构20的第二区域和第三区域进行深刻蚀所采用的载盘为Al盘。对此，本申请对此不作限定，具体视情况而定。
可选的，在本申请的一个实施例中，可以采用干法刻蚀工艺对所述外延结构20的第二区域和第三区域进行深刻蚀。对此，本申请对此不作限定，在本申请的其他实施例中，还可以采用湿法刻蚀工艺对所述外延结构20的第二区域和第三区域进行深刻蚀，具体视情况而定。
需要说明的是，在本申请实施例中，所述第一沟槽为相邻LED单元之间的隔离缝隙，所述第二沟槽用于形成相邻LED单元电连接的桥接结构，所述第一沟槽侧壁与所述衬底10所在平面之间的夹角α大于所述第二沟槽侧壁与所述衬底10所在平面之间的夹角β。具体的，在本申请实施例中，所述第一沟槽侧壁与所述衬底10所在平面之间的夹角为非钝角，如直角或锐角，所述第二沟槽侧壁与所述衬底10所在平面之间的夹角为锐角，只要所述第一沟槽侧壁与所述衬底10所在平面之间的夹角α大于所述第二沟槽侧壁与所述衬底10所在平面之间的夹角β即可。
可选的，如图16所示，所述第一沟槽侧壁与所述衬底10所在平面之间的夹角α的取值范围为60°-80°，包括端点值，以减小所述第一沟槽的占用面积；如图17所示，所述第二沟槽侧壁与所述衬底10所在平面之间的夹角β的取值范围为20°-40°，包括端点值，以降低所述第二沟槽侧壁上形成的桥接结构断裂的概率。
在上述任一实施例的基础上，在本申请的一个实施例中，所述第一沟槽的深度的取值范围为4μm-8μm，包括端点值，可选的，所述第一沟槽的深度的取值范围为5μm-7μm，包括端点值，所述第一沟槽的上底的宽度(即所述第一沟槽背离所述衬底一侧的宽度)的取值范围为7μm-16μm，包括端点值，所述第一沟槽的下底的宽度(即所述第一沟槽朝向所述衬底一侧的宽度)的取值范围为1μm-6μm，包括端点值；所述第二沟槽的深度的取值范围为4μm-8μm，包括端点值，可选的，所述第二沟槽的深度的取值范围为5μm-7μm，包括端点值，所述第二沟槽的上底的宽度(即所述第二沟槽背离所述衬底一侧的宽度)的取值范围为15μm-25μm，包括端点值，所述第二沟槽的下底的宽度(即所述第二沟槽朝向所述衬底一侧的宽度)的取值范围为6μm-12μm，包括端点值。但本申请对此并不做限定，具体视情况而定。
具体的，在本申请的一个实施例中，所述第一沟槽的深度为5μm，所述第一沟槽的上底的宽度(即所述第一沟槽背离所述衬底一侧的宽度)的取值范围为10μm，所述第二沟槽的深度为5μm，所述第二沟槽的上底的宽度(即所述第二沟槽背离所述衬底一侧的宽度)的取值范围为18μm。
由上可知，本申请实施例所提供的高压LED芯片的制备方法中，采用了两次曝光和一次显影的制备工艺，具体为：匀胶→第一烘烤→第一曝光→第二烘烤→第二曝光→显影→深刻蚀。该制备方法通过使用二次曝光以及增大所述第一曝光区域II侧壁与所述衬底10所在平面之间的夹角的第二烘烤，在一道光刻工艺中制作出侧墙与所述衬底10所在平面之间形成不同夹角的第一光刻胶图形和第二光刻胶图形，不仅工序较少，还几乎不增加成本。
综上，本申请实施例所提供的高压LED芯片的制备方法中，所述第一沟槽为相邻LED单元之间的隔离缝隙，所述第二沟槽用于形成相邻LED单元电连接的桥接结构，且所述第一沟槽的侧壁与所述衬底10所在平面之间的夹角大于所述第二沟槽的侧壁与所述衬底10所在平面之间的夹角，从而使得在本申请实施例所提供的制备方法中，所述第一沟槽的占用面积相较于之前明显减小，使得所述高压LED芯片可以利用较小占用面积的第一沟槽作为隔离沟槽，以在保证相邻LED单元电连接的基础上，减小相邻LED单元之间的隔离缝隙占用面积，进而减小了所述第一沟槽和所述第二沟槽组成的整体的占用面积，即减小了非发光区域的占用面积，增加了该高压LED芯片的发光面积，提高了该高压LED芯片的发光亮度，并利用较大占用面积的第二沟槽形成桥接结构，以降低所述桥接结构在所述第二沟槽侧壁上发生断裂的概率，提高了高压LED芯片的可靠性。
而且，在本申请实施例所提供的高压LED芯片的制备方法，通过在所述第一光刻胶层中形成第一光刻胶图形和第二光刻胶图形两种光刻胶图形，并以该第一光刻胶层为掩模，对所述外延结构进行刻蚀，来使得所述第一沟槽与所述衬底10所在平面之间的夹角小于所述第二沟槽的侧壁与所述衬底10所在平面之间的夹角，而无需额外采用PECVD的方法沉积一层SiO2层，也无需新增一道光刻工艺将SiO2层图案化形成硬掩膜，更无需在形成第一沟槽和第二沟槽后，采用BOE腐蚀液将SiO2层去除工艺，工序少，成本低。
本申请实施例还提供了另一种高压LED芯片的制备方法，包括：
S100：在衬底上生长外延结构，所述外延结构包括层叠的N型氮化镓层、多量子阱层和P型氮化镓层；
S200：对所述外延结构的多个第一区域进行刻蚀，直至曝露出所述N型氮化镓层；
S300：在所述外延结构表面形成第一光刻胶层；
由于S100-S300与上一实施例相同，本申请对此不再赘述。
S400：在所述第一光刻胶层对应所述外延结构第二区域的区域形成第一光刻胶图形，并在所述第一光刻胶层对应所述外延结构第三区域的区域形成第二光刻胶图形。
在本申请实施例中，在所述第一光刻胶层30对应所述外延结构20第二区域的区域形成第一光刻胶图形，并在所述第一光刻胶层30对应所述外延结构20第三区域的区域形成第二光刻胶图形包括：
S421：如图18所示，对所述第一光刻胶层30对应所述外延结构20第三区域的区域进行第三曝光，形成第三曝光区域IV；
可选的，在本申请的一个实施例中，所述第三曝光的能量的取值范围为200mj/cm2-800mj/cm2，包括端点值。但本申请对此并不做限定，具体视情况而定。
S422：对所述第三曝光区域IV进行显影、第三烘烤，形成第二光刻胶图形。
可选的，在本申请的一个实施例中，对所述第三曝光区域IV进行显影的时间为100S-800S，包括端点值；所述第三烘烤的温度的取值范围为
80℃-100℃，包括端点值，所述第三烘烤的时间的取值范围为60s-360s，以增加所述第三曝光区域IV侧壁与所述衬底10所在平面之间的夹角，从而增加后续形成的第二光刻胶图形的侧壁与所述衬底10所在平面之间的夹角，减少后续形成的第二沟槽的占用面积，增加该高压LED芯片的发光面积，提升所述高压LED芯片的亮度。
S423：如图19所示，对所述第一光刻胶层30对应所述外延结构20第二区域的区域进行第四曝光，形成第四曝光区域；其中，图19中的白色区域为第四曝光区域，可选的，在本申请的一个实施例中，所述第四曝光的能量的取值范围为200mj/cm2-800mj/cm2，包括端点值。
S424：如图20所示，对所述第四曝光区域进行显影、第四烘烤，形成第一光刻胶图形，其中，图20中的白色区域为第一光刻胶图形和第二光刻胶图形组合后的示意图；
需要说明的是，在本申请实施例中，所述第一光刻胶图形的侧壁与所述衬底10所在平面之间的夹角大于所述第二光刻胶图形的侧壁与所述衬底10所在平面之间的夹角。
可选的，在本申请的一个实施例中，对所述第四曝光区域进行显影的时间为100s-800s，包括端点值。
在上述任一实施例的基础上，在本申请的一个实施例中，所述第四烘烤为热盘烘烤，所述第四烘烤的温度的取值范围为90℃-130℃，包括端点值，所述第四烘烤的时间的取值范围为60s-360s，包括端点值，以增大所述第四曝光区域侧壁与所述衬底10所在平面之间的夹角，从而使得所述第一光刻胶图形的侧壁与所述衬底10所在平面之间的夹角增大，进而使得所述第一光刻胶图形的侧壁与所述衬底10所在平面之间的夹角大于所述第二光刻胶图形的侧壁与所述衬底10所在平面之间的夹角。
在上述任一实施例的基础上，在本申请的一个实施例中，所述第一光刻胶图形的侧壁与所述衬底10所在平面之间的夹角的取值范围为60°-80°，包括端点值；所述第二光刻胶图形的侧壁与所述衬底10所在平面之间的夹角的取值范围为20°-40°，包括端点值，从而使得以具有该第一光刻胶图形和第二光刻胶图形的第一光刻胶层30为掩膜，形成的第一沟槽的侧壁与所述衬底10所在平面之间的夹角大于形成的第二沟槽侧壁与所述衬底10所在平面之间的夹角。
S500：以所述第一光刻胶层为掩模，对所述外延结构的第二区域和第三区域进行刻蚀直至刻蚀到所述衬底部分，在所述第二区域形成多个第一沟槽，并在所述第三区域形成多个第二沟槽，以将所述外延结构划分成多个LED单元；
其中，所述第一沟槽为相邻LED单元之间的隔离缝隙，所述第二沟槽用于形成相邻LED单元电连接的桥接结构，所述第一沟槽侧壁与所述衬底所在平面之间的夹角大于所述第二沟槽侧壁与所述衬底所在平面之间的夹角。
在上述任一实施例的基础上，在本申请的一个实施例中，所述第一沟槽的深度的取值范围为4μm-8μm，包括端点值，具体的，所述第一沟槽的深度的取值范围为5μm-7μm，包括端点值，所述第一沟槽的上底的宽度的取值范围为7μm-16μm，包括端点值，所述第一沟槽的下底的宽度的取值范围为1μm-6μm，包括端点值；所述第二沟槽的深度的取值范围为4μm-8μm，包括端点值，具体的，所述第二沟槽的深度的取值范围为5μm-7μm，包括端点值，所述第二沟槽的上底的宽度的取值范围为15μm-25μm，包括端点值，所述第二沟槽的下底的宽度的取值范围为6μm-12μm，包括端点值。
如图21所示，图21为对第一光刻胶层进行一次曝光、一次显影后形成的光刻胶图形的俯视图，图20为本申请实施例中通过采用二次曝光、二次显影后形成的光刻胶图形的俯视图，对比图20和图21可知，本申请实施例在同一道光刻中使用两次曝光两次显影，并在该制备过程中通过第三烘烤和第四烘烤调节不同曝光区域的侧壁与所述衬底10所在平面的夹角，具体为通过第四烘烤调节第四曝光区域的侧墙与所述衬底10所在平面的夹角(即非桥接处光刻胶的侧墙与所述衬底10所在平面的夹角)，通过第三烘烤调节第三曝光区域IV的侧墙与所述衬底10所在平面的夹角(即桥接处光刻胶的侧墙与所述衬底10所在平面的夹角)，使得第一光刻胶图形与所述衬底10所在平面之间的夹角大于所述第二光刻胶图形与所述衬底10所在平面之间的夹角，从而使得用于隔离相邻LED单元的第一沟槽的侧壁与所述衬底10所在平面之间的夹角大于用于形成相邻LED单元电连接的桥接结构的第二沟槽的侧壁与所述衬底10所在平面之间的夹角，从而缩小了第一沟槽的占用面积，即减小了非发光区域的占用面积，增加了该高压LED芯片的发光面积，进而提高了该高压LED芯片的发光亮度。
需要说明的是，本申请上述任一实施例所提供的高压LED芯片的制备方法可以用于制作正装高压LED芯片，也可以用于制作倒装高压LED芯片。如图15和图20所示，图15为当所述高压LED芯片为正装高压LED芯片时，本申请实施例所提供的高压LED芯片的制备方法中，所述第一光刻胶层经过显影形成第一光刻胶图形和第二光刻胶图形后的俯视图，图20示出了当所述高压LED芯片为正装高压LED芯片时，本申请实施例所提供的高压LED芯片的制备方法中，所述第一光刻胶层通过二次曝光、二次显影后形成的光刻胶图形的俯视图。如图22所示，图22为当所述高压LED芯片为倒装高压LED芯片时，本申请实施例所提供的高压LED芯片的制备方法中，所述第一光刻胶层经过显影形成第一光刻胶图形和第二光刻胶图形后的俯视图。
在上述任一实施例的基础上，在本申请的一个实施例中，如果所述高压LED芯片为正装高压LED芯片，则所述高压LED芯片的制备方法还包括：
S600：在所述外延结构20背离所述衬底10一侧表面形成电流阻挡层(即CurrentBlocking Layer，简称CBL)。
可选的，在本申请的一个实施例中，所述电流阻挡层为SiO2层，所述电流阻挡层的厚度的取值范围为2300埃-10000埃。
具体的，在本申请的一个实施例中，在所述外延结构20背离所述衬底10一侧表面形成电流阻挡层包括：
S601：在所述外延结构20背离所述衬底10一侧表面形成第一绝缘层；
S602：在所述外延结构20表面形成图案化的第三光刻胶层，以所述第三光刻胶层为掩膜，刻蚀所述第一绝缘层，去除所述第一绝缘层位于所述第一沟槽的部分，保留所述第一绝缘层位于所述第二沟槽的部分，形成电流阻挡层；
S603：去除所述第三光刻胶层。如图23和图24所示，图23为桥接处沟槽所在区域的剖视图，即所述第二沟槽所在区域的剖视图，图24为非桥接处沟槽所在区域的剖视图，即所述第一沟槽所在区域的剖视图。
可选的，在本申请的一个实施例中，所述第三光刻胶层为正性光刻胶层，在本申请的其他实施例中，所述第三光刻胶层也可以为负性光刻胶层，本申请对此不作限定，具体视情况而定。
具体的，在本申请的一个实施例中，所述刻蚀所述第一绝缘层包括：采用湿法腐蚀工艺刻蚀所述第一绝缘层，在本申请的其他实施例中，也可以采用其他工艺来刻蚀所述第一绝缘层，本申请对此不作限定，具体视情况而定。
在上述实施例的基础上，在本申请的一个实施例中，继续如图23和图24所示，所述高压LED芯片的制备方法还包括：
S700：在所述外延结构20背离所述衬底10一侧表面形成电流扩展层，可选的，所述电流扩展层的材料为ITO，所述电流扩展层的厚度的取值范围为600埃-1100埃，包括端点值。
具体的，在本申请的一个实施例中，在所述外延结构20表面形成电流扩展层包括：
S701：在所述外延结构20表面溅射透明导电薄膜；
S702：利用快速退火炉对所述透明导电薄膜进行退火，可选的，退火温度的取值范围为500℃-650℃，包括端点值，退火时间的取值范围为1min-10min，包括端点值。
S703：在所述透明导电薄膜表面形成图案化的第四光刻胶层，以所述第四光刻胶层为掩膜，刻蚀所述透明导电薄膜，形成电流扩展层；可选的，所述第四光刻胶层为正性光刻胶层，但本申请对此不作限定，在本申请的其他实施例中，所述第四光刻胶层也可以为负性光刻胶层，具体视情况而定。
S704：去除所述第四光刻胶层。
具体的，在本申请的一个实施例中，所述刻蚀所述透明导电薄膜包括：采用湿法腐蚀工艺刻蚀所述透明导电薄膜，在本申请的其他实施例中，也可以采用其他工艺来刻蚀所述透明导电薄膜，本申请对此不作限定，具体视情况而定。
在上述实施例的基础上，在本申请的一个实施例中，所述高压LED芯片的制备方法还包括：
S800：在所述外延结构20背离所述衬底10一侧表面形成金属电极(即P电极和N电极)；
具体的，在本申请的一个实施例中，所述在所述外延结构20表面形成金属电极包括：在所述外延结构20表面形成图案化的第五光刻胶层，以所述第五光刻胶层为掩膜，通过电子束蒸镀在所述外延结构20表面形成金属层，去除所述第五光刻胶层以及所述金属层位于所述第五光刻胶层表面的部分，形成金属电极。
可选的，在本申请的一个实施例中，采用剥离工艺去除所述第五光刻胶层以及所述金属层位于所述第五光刻胶层表面的部分。
具体的，在本申请的一个实施例中，所述第五光刻胶层为负性光刻胶层，本申请对此不作限定，在本申请的其他实施例中，所述第五光刻胶层也可以为负性光刻胶层，具体视情况而定。
可选的，在本申请的一个实施例中，所述金属电极的厚度的取值范围为1μm-3μm，包括端点值。具体的，在本申请的一个实施例中，所述金属电极的厚度的取值范围为1.3μm-2.1μm，包括端点值。
在上述实施例的基础上，在本申请的一个实施例中，所述高压LED芯片的制备方法还包括：
S900：在所述外延结构20表面形成钝化层(即PV层)。可选的，所述钝化层为SiO2层，所述钝化层的厚度的取值范围为2300埃-10000埃，包括端点值。
具体的，在本申请的一个实施例中，在所述外延结构20表面形成钝化层包括
S901：在所述外延结构20表面形成第二绝缘层，可选为：采用PECVD在所述外延结构20表面形成第二绝缘层。
S902：在所述第二绝缘层表面形成图案化的第六光刻胶层，以所述第六光刻胶层为掩膜，刻蚀所述第二绝缘层，形成钝化层；
S903：去除所述第六光刻胶层。可选的，所述第六光刻胶层为正性光刻胶层，但本申请对此不作限定，在本申请的其他实施例中，所述第六光刻胶层也可以为负性光刻胶层，具体视情况而定。
具体的，在本申请的一个实施例中，刻蚀所述第二绝缘层包括：采用湿法腐蚀工艺刻蚀所述第二绝缘层，在本申请的其他实施例中，也可以采用其他工艺来刻蚀所述第二绝缘层，本申请对此不作限定，具体视情况而定。
在上述实施例的基础上，在本申请的一个实施例中，所述高压LED芯片的制备方法还包括：
S1000：对所述高压LED芯片进行退火。
可选的，在本申请的一个实施例中，对所述高压LED芯片进行退火，包括：采用快速退火炉对所述高压LED芯片进行退火，退火温度的取值范围为150℃-350℃，包括端点值，退火时间的取值范围为1min-20min，包括端点值。
需要说明的是，如果所述高压LED芯片为正装高压LED芯片，则所述高压LED芯片的制备方法除了与上述高压LED芯片为正装高压LED芯片时，S600到S700、S900以及S1000的步骤相同外，还包括在所述外延结构20表面形成电流扩展层之后，在外延结构20上制作焊盘电极，由于该制作过程为现有技术，所以在此不再进行详细描述。
如果所述高压LED芯片为倒装高压LED芯片，则所述高压LED芯片的制备方法除了与上述所述高压LED芯片为正装高压LED芯片时，S600到S800以及S1000的步骤相同外，还包括在所述外延结构20表面形成金属电极之后，在外延结构20上依次制作DBR(即distributed Bragg reflector，分布式布拉格反射镜)和焊盘电极，由于该制作过程均为现有技术，所以在此不再进行详细描述。
另外，继续如图22所示，对于倒装高压LED芯片而言，该高压LED芯片的制备方法，不仅仅可以降低非桥接处的刻蚀面积来提升芯片亮度，也可以降低划片道40的刻蚀面积来提升芯片亮度，在本申请的一个实施例中，所述划片道40的侧壁与所述衬底10所在平面的夹角的取值范围为60°-80°，包括端点值。
需要说明的是，本申请实施例中，划片道是用于将一个包括多个高压LED芯片的晶圆进行分割，并形成多个高压LED芯片的沟槽。具体的，在制作倒装高压LED芯片时，相邻的倒装高压LED芯片(包括多个LED单元)间需要实施深刻蚀步骤，而此步骤形成的沟槽即称为倒装高压LED芯片的划片道。
还需要说明的是，对于高压LED芯片，尤其是对于倒装高压LED芯片而言，固定连接焊盘电极和固晶基板的锡膏在固晶过程中会溢出，容易使得倒装高压LED芯片的侧边(即划片道)露出的N型氮化镓和P型焊盘电极电连接，从而导致倒装高压LED芯片漏电，因此，在制备过程中，需要在倒装高压LED芯片的侧边(即划片道)形成保护层，避免锡膏在固晶过程中造成该高压LED芯片漏电流。
另外，对于倒装高压LED芯片结构而言，其倒装切割道是与深刻蚀第一沟槽和第二沟槽为同一步骤，因此，本申请所提供的该高压LED芯片的制备方法，不仅仅可以降低非桥接处的刻蚀面积来提升芯片亮度，也可以降低划片道40的刻蚀面积来提升芯片亮度。而对于正装高压LED芯片结构而言，由于其正装切割道是在刻蚀N氮化镓时制作的，即正装切割道是在深刻蚀第一沟槽和第二沟槽之前制作的，所以在本申请实施例中，实施深刻蚀第一沟槽和第二沟槽步骤时，不会降低正装划片道的刻蚀面积。
综上，本申请实施例所提供的高压LED芯片的制备方法中，所述第一沟槽为相邻LED单元之间的隔离缝隙，所述第二沟槽用于形成相邻LED单元电连接的桥接结构，且所述第一沟槽的侧壁与所述衬底10所在平面之间的夹角大于所述第二沟槽的侧壁与所述衬底10所在平面之间的夹角，从而使得在本申请实施例所提供的制备方法中，所述第一沟槽的占用面积减小，使得所述高压LED芯片可以利用较小占用面积的第一沟槽作为隔离沟槽，以在保证相邻LED单元电连接的基础上，减小相邻LED单元之间的隔离缝隙占用面积，进而减小了所述第一沟槽和所述第二沟槽组成的整体的占用面积，即减小了非发光区域的占用面积，增加了该高压LED芯片的发光面积，提高了该高压LED芯片的发光亮度，并利用较大占用面积的第二沟槽形成桥接结构，以降低所述桥接结构在所述第二沟槽侧壁上发生断裂的概率，提高了高压LED芯片的可靠性。
而且，在本申请实施例所提供的高压LED芯片的制备方法，通过在所述第一光刻胶层中形成第一光刻胶图形和第二光刻胶图形两种光刻胶图形，并以该第一光刻胶层为掩模，对所述外延结构进行刻蚀，来使得所述第一沟槽与所述衬底10所在平面之间的夹角小于所述第二沟槽的侧壁与所述衬底10所在平面之间的夹角，而无需额外采用PECVD的方法沉积一层SiO2层，也无需新增一道光刻工艺将SiO2层图案化形成硬掩膜，更无需在形成第一沟槽和第二沟槽后，采用BOE腐蚀液将SiO2层去除工艺，工序少，成本低。
需要说明的是，在本申请中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
本说明书中各个部分采用并列和递进相结合的方式描述，每个部分重点说明的都是与其他部分的不同之处，各个部分之间相同相似部分互相参见即可。
对所公开的实施例的上述说明，本说明书中各实施例中记载的特征可以相互替换或组合，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种高压LED芯片的制备方法，其特征在于，包括：
在衬底上生长外延结构，所述外延结构包括层叠的N型氮化镓层、多量子阱层和P型氮化镓层；
对所述外延结构的多个第一区域进行刻蚀，直至曝露出所述N型氮化镓层；
在所述外延结构表面形成第一光刻胶层；
在所述第一光刻胶层对应所述外延结构第二区域的区域形成第一光刻胶图形，并在所述第一光刻胶层对应所述外延结构第三区域的区域形成第二光刻胶图形；
以所述第一光刻胶层为掩模，对所述外延结构的第二区域和第三区域进行刻蚀直至刻蚀到所述衬底部分，在所述第二区域形成多个第一沟槽，并在所述第三区域形成多个第二沟槽，以将所述外延结构划分成多个LED单元；
其中，所述第一沟槽为相邻LED单元之间的隔离缝隙，所述第二沟槽用于形成相邻LED单元电连接的桥接结构，所述第一沟槽侧壁与所述衬底所在平面之间的夹角大于所述第二沟槽侧壁与所述衬底所在平面之间的夹角。
2.根据权利要求1所述的制备方法，其特征在于，在所述第一光刻胶层对应所述外延结构第二区域的区域形成第一光刻胶图形，并在所述第一光刻胶层对应所述外延结构第三区域的区域形成第二光刻胶图形包括：
对所述第一光刻胶层进行第一烘烤，并对所述第一光刻胶层对应所述外延结构第二区域的区域进行第一曝光，形成第一曝光区域；
对所述第一光刻胶层进行第二烘烤，以增大所述第一曝光区域侧壁与所述衬底所在平面之间的夹角；
对所述第一光刻胶层对应所述外延结构第三区域的区域进行第二曝光，形成第二曝光区域；
对所述第一曝光区域和所述第二曝光区域进行显影，在所述第一光刻胶层对应所述外延结构第二区域的区域形成第一光刻胶图形，并在所述第一光刻胶层对应所述外延结构第三区域的区域形成第二光刻胶图形；
其中，所述第一光刻胶图形的侧壁与所述衬底所在平面之间的夹角大于所述第二光刻胶图形侧壁与所述衬底所在平面之间的夹角。
3.根据权利要求2所述的制备方法，其特征在于，所述第一烘烤的温度的取值范围为80℃-120℃，包括端点值，所述第一烘烤的时间的取值范围为60s-360s，包括端点值。
4.根据权利要求3所述的制备方法，其特征在于，所述第二烘烤的温度的取值范围为90℃-140℃，包括端点值，所述第一烘烤的时间的取值范围为60s-360s，包括端点值。
5.根据权利要求2所述的制备方法，其特征在于，
所述第一曝光的能量的取值范围为160mj/cm2-360mj/cm2，包括端点值；
所述第二曝光的能量的取值范围为160mj/cm2-500mj/cm2，包括端点值；
所述对所述第一曝光区域和所述第二曝光区域显影的时间为100s-300s，包括端点值。
6.根据权利要求1所述的制备方法，其特征在于，在所述第一光刻胶层对应所述外延结构第二区域的区域形成第一光刻胶图形，并在所述第一光刻胶层对应所述外延结构第三区域的区域形成第二光刻胶图形包括：
对所述第一光刻胶层对应所述外延结构第三区域的区域进行第三曝光，形成第三曝光区域；
对所述第三曝光区域进行显影、第三烘烤，形成第二光刻胶图形；
对所述第一光刻胶层对应所述外延结构第二区域的区域进行第四曝光，形成第四曝光区域；
对所述第四曝光区域进行显影、第四烘烤，形成第一光刻胶图形；
其中，所述第一光刻胶图形的侧壁与所述衬底所在平面之间的夹角大于所述第二光刻胶图形的侧壁与所述衬底所在平面之间的夹角。
7.根据权利要求6所述的制备方法，其特征在于，所述第一光刻胶图形的侧壁与所述衬底所在平面之间的夹角的取值范围为60°-80°，包括端点值；
所述第二光刻胶图形的侧壁与所述衬底所在平面之间的夹角的取值范围为20°-40°，包括端点值。
8.根据权利要求6所述的制备方法，其特征在于，
所述第三烘烤的温度的取值范围为80℃-100℃，包括端点值，所述第三烘烤的时间的取值范围为60s-360s；
所述第四烘烤的温度的取值范围为90℃-130℃，包括端点值，所述第四烘烤的时间的取值范围为60s-360s。
9.根据权利要求2或6所述的制备方法，其特征在于，
所述第一沟槽的深度的取值范围为5μm-7μm，包括端点值，所述第一沟槽的上底的宽度的取值范围为7μm-16μm，包括端点值，所述第一沟槽的下底的宽度的取值范围为1μm-6μm，包括端点值；
所述第二沟槽的深度的取值范围为5μm-7μm，包括端点值，所述第二沟槽的上底的宽度的取值范围为15μm-25μm，包括端点值，所述第二沟槽的下底的宽度的取值范围为6μm-12μm，包括端点值。
10.根据权利要求6所述的制备方法，其特征在于，
所述第三曝光的能量的取值范围为200mj/cm2-800mj/cm2，包括端点值；
所述第四曝光的能量的取值范围为200mj/cm2-800mj/cm2，包括端点值；
对所述第三曝光区域进行显影的时间为100s-800s，包括端点值；
对所述第四曝光区域进行显影的时间为100s-800s，包括端点值。
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