CN111693857B - Adc芯片测试方法 - Google Patents

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Abstract

本发明公开了一种ADC芯片测试方法，包括步骤：生成二进制的原始数字码；将原始数字码转换为第一模拟信号；在待测芯片的输出端和输入端之间构建反馈环路，反馈环路将原始数字码和由待测芯片输出的待校验数字码相比较后输出比较信号，并根据比较信号进行积分变换后得到第二模拟信号，且将第一模拟信号和第二模拟信号进行叠加后拟合出第三模拟信号，第三模拟信号用作待测芯片的测试输入信号；对第三模拟信号进行采样，并检测采样数据是否在允许的误差范围内。本发明通过在待测芯片的输出端和输入端之间构建反馈环路，从而降低对模拟信号源的精度和稳定性要求，在设计ADC测试电路时可以采用精度和稳定性较低的元器件，从而降低电路成本和测试成本。

Description

ADC芯片测试方法
技术领域
本发明涉及集成电路测试技术领域，特别涉及一种ADC芯片测试方法。
背景技术
现有的模数转换芯片(Analog-to-digital converter，以下简称ADC芯片)的测试电路通常采用高精度和高稳定度的模拟信号源。在测试时，待测芯片的输入端连接有高精度和高稳定度的模拟信号源，待测芯片的输出端连接有高速比较器，高速比较器在同步时钟的控制下以高于模数转换速率数倍的采样速率进行多次采样，并交给后级的DSP或PC进行数字信号和噪声处理。
然而，现有的测试电路存在一些问题，例如，高精度和高稳定度的模拟信号源通常具有高精度的数模转换器(Digital-to-analog converter，DAC)，成本较高。由于高精度DAC的输出端驱动能力不足，在实际使用时必须后接放大输出电路，因此会引入噪声干扰，而且后级放大输出会带来漂移效应，导致设定的电压与实际输出的电压存在偏差，因而加大了电路设计难度、增加了电路设计成本。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一。为此，本发明提出一种ADC芯片测试方法，能够降低测试成本。
根据本发明的第一方面实施例的ADC芯片测试方法，包括以下步骤：
生成二进制的原始数字码；
将所述原始数字码转换为第一模拟信号；
在待测芯片的输出端和输入端之间构建反馈环路，所述反馈环路将所述原始数字码和由所述待测芯片输出的待校验数字码相比较后输出比较信号，并根据所述比较信号进行积分变换后得到第二模拟信号，且将所述第一模拟信号和所述第二模拟信号进行叠加后拟合出第三模拟信号，所述第三模拟信号用作所述待测芯片的测试输入信号；
对所述第三模拟信号进行采样，当采样信号在允许的误差范围内，则测试合格。
根据本发明实施例的ADC芯片测试方法，至少具有如下有益效果：
与现有技术中高精度高稳定度的模拟信号源相比，本发明通过在待测芯片的输出端和输入端之间构建反馈环路，提高测试输入信号的精度和稳定性，从而降低对模拟信号源的精度和稳定性要求，在设计ADC测试电路时可以采用精度和稳定性较低的元器件，从而降低电路成本和测试成本。
根据本发明的一些实施例，通过DAC模块将所述原始数字码转换为第一模拟信号。
根据本发明的一些实施例，通过时钟信号同步驱动所述DAC模块和所述待测芯片。
根据本发明的一些实施例，步骤在待测芯片的输出端和输入端之间构建反馈环路，包括以下步骤：
构建数据比较模块，所述数据比较模块对所述原始数字码和所述待校验数字码进行逐位比较，并输出第一比较信号和第二比较信号；
当所述原始数字码小于所述待校验数字码时，所述第一比较信号为逻辑1，所述第二比较信号为逻辑0，当所述原始数字码大于所述待校验数字码时，所述第一比较信号为逻辑0，所述第二比较信号为逻辑1，否则，所述第一比较信号和所述第二比较信号均为逻辑0。
根据本发明的一些实施例，步骤在待测芯片的输出端和输入端之间构建反馈环路，还包括以下步骤：
构建第一预处理模块，所述第一预处理模块检测所述原始数字码是否为极大值或极小值，并给所述数据比较模块发送第一补位使能信号和第二补位使能信号；
当所述原始数字码和所述待校验数字码相等且均为极大值或极小值时，所述数据比较模块根据所述第一补位使能信号和所述第二补位使能信号的使能状态进行补位比较。
根据本发明的一些实施例，所述第一预处理模块包括第一或非门和至少一个第一与非门，所述第一与非门对所述原始数字码的各个位信号分组进行与非运算，所述第一或非门对所述第一与非门的运算结果进行或非运算，并输出所述第一补位使能信号。
根据本发明的一些实施例，所述第一预处理模块还包括第二或非门、多个第一反相器和至少一个第二与非门，多个所述第一反相器分别对所述原始数字码的各个位信号进行取反，所述第二与非门对取反后的所述数字码的各个位信号分组进行与非运算，所述第二或非门对所述第二与非门的运算结果进行或非运算，并输出所述第二补位使能信号。
根据本发明的一些实施例，步骤在待测芯片的输出端和输入端之间构建反馈环路，还包括以下步骤：
构建第二预处理模块，所述第二预处理模块对所述第一比较信号和所述第二比较信号进行锁存，以保持所述第一比较信号和所述第二比较信号稳定。
根据本发明的一些实施例，所述第二预处理模块包括RS触发器和至少两个D触发器，至少两个所述D触发器的输入端分别与所述数据比较模块输出端连接，至少两个所述D触发器的反相输出端分别与所述RS触发器的输入端连接，所述RS触发器的输出端用于输出锁存后的信号。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1为本发明实施例的ADC芯片测试方法的流程图；
图2为本发明实施例的ADC芯片测试电路的原理框图；
图3为本发明实施例的ADC芯片测试电路的数据比较模块的电路原理图之一；
图4为本发明实施例的ADC芯片测试电路的极大值检测电路的电路原理图；
图5为本发明实施例的ADC芯片测试电路的极小值检测电路的电路原理图；
图6为本发明实施例的ADC芯片测试电路的第二预处理模块的电路原理图之一；
图7为本发明实施例的ADC芯片测试电路的计数器的电路原理图；
图8为本发明实施例的ADC芯片测试电路的第一预处理模块的电路原理图；
图9为本发明实施例的ADC芯片测试电路的数据比较模块的电路原理图之一；
图10为本发明实施例的ADC芯片测试电路的第二预处理模块的电路原理图之一；
图11为本发明实施例的ADC芯片测试电路的积分控制模块的电路原理图；
图12为本发明实施例的ADC芯片测试电路的幅值衰减模块的电路原理图；
图13为本发明实施例的ADC芯片测试电路的DAC模块的电路原理图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
在本发明的描述中，若干的含义是一个或者多个，多个的含义是两个以上，大于、小于、超过等理解为不包括本数，以上、以下、以内等理解为包括本数。如果有描述到第一、第二只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。
请参照图1，本实施例公开了一种ADC芯片测试方法，包括以下步骤：
S100、生成二进制的原始数字码；
ADC芯片的输入信号为模拟信号，输出信号为二进制的数字信号，因此可以根据原始数字码拟合出一个模拟信号来检测ADC芯片的功能。以一个8位的待测ADC芯片为例，需要说明的是ADC芯片的位数可以为12位以上，在实际应用时，通过计数器生成一个8位的二进制原始数字码，原始数字码的取值范围为0000 0000至1111 1111，其中计数器采用递增或递减计数器，与高精度高稳定度的模拟信号源相比，本实施例采用计数器结合廉价的DAC模块实现测试信号的生成，有利于降低测试电路成本。
S200、将原始数字码转换为第一模拟信号；
由于待测芯片的输入信号为模拟信号，因此需要将原始数字码转换为相应的模拟信号。
S300、在待测芯片的输出端和输入端之间构建反馈环路，反馈环路将原始数字码和由待测芯片输出的待校验数字码相比较后输出比较信号，并根据比较信号进行积分变换后得到第二模拟信号，且将第一模拟信号和第二模拟信号进行叠加后拟合出第三模拟信号，第三模拟信号用作待测芯片的测试输入信号，其中第三模拟信号的波形以第一模拟信号为主，第二模拟信号对第三信号起微调作用；
与现有技术中高精度高稳定度的模拟信号源相比，本实施例通过在待测芯片的输出端和输入端之间构建反馈环路，提高测试输入信号的精度和稳定性，从而降低对模拟信号源的精度和稳定性要求，在设计ADC测试电路时可以采用精度和稳定性较低的元器件，从而降低电路成本和测试成本。
S400、对第三模拟信号进行采样，当采样信号在允许的误差范围内，则测试合格。
请参照图2，由于增加了反馈环路，可以拟合出一个稳定的测试输入信号，因此，可以采用精度相对较低的DAC模块600将原始数字码转换为第一模拟信号，以降低电路成本和测试成本。
请参照图2，在一些实施例中，通过时钟信号同步驱动DAC模块600和待测芯片900，调整输出原始数字码的计数器100和时钟信号之间的频率关系，可以实现微秒级的快速测试，测试速度近乎待测芯片900的全速运行速度，其中时钟信号可由时钟模块800提供。
上述步骤在待测芯片的输出端和输入端之间构建反馈环路，包括以下步骤：
构建数据比较模块，数据比较模块对原始数字码和待校验数字码进行逐位比较，并输出第一比较信号和第二比较信号；
当原始数字码小于待校验数字码时，第一比较信号为逻辑1，第二比较信号为逻辑0，当原始数字码大于待校验数字码时，第一比较信号为逻辑0，第二比较信号为逻辑1，否则，第一比较信号和第二比较信号均为逻辑0。
其中，请参照图2和图3，数据比较模块300包括多个级联连接的数值比较芯片310，数值比较芯片310具有第一输入端、第二输入端、级联输入端和输出端，需要说明的是，数值比较芯片310的第一输入端和第二输入端均具有多个引脚，每个引脚用于接收原始数字码或待校验数字码的各个位的信号。每一级数值比较芯片310的第一输入端用于与计数器100的对应引脚连接，每一级数值比较芯片310的第二输入端分别与待测芯片900的对应输出引脚连接，前一级数值比较芯片310的输出端与后一级数值比较芯片310的级联输入端连接，第一级数值比较芯片310的级联输入端作为数据比较模块300的控制端，最后一级数值比较芯片310的输出端作为数据比较模块300的输出端。
对于大多数待测芯片来说，待测芯片的输入电压为0～nV，n>0，但是部分待测芯片的输入电压范围为-n～+nV，n>0，当输入电压为-nV～0V时，通常情况下待校验数字码的最高位信号代表负号，因此需要对待校验数字码的最高位信号进行调整，以便于测试。请参照图3，数据比较模块300还包括第一双向可控开关320和第二反相器330，第一双向可控开关320具有常闭端、常开端、静端和控制端，第一双向可控开关320的常开端与第二反相器330的输出端连接，第一双向可控开关320的常闭端和第二反相器330的输入端分别用于接收来自待测芯片900的数字码的最高位信号，第一双向可控开关320的静端与数据比较模块300的最后一级数值比较芯片的第二输入端连接，第一双向可控开关320的控制端用于接收第一切换控制信号，在常规状态下，第一双向可控开关320的静端与常闭端连接，当第一双向可控开关320的控制端接收到第一切换控制信号时，第一双向可控开关320的静端与常开端连接，使待测芯片900输出的数字码的最高位信号经过第二反相器330后再输入到数值比较芯片。
上述步骤在待测芯片的输出端和输入端之间构建反馈环路，还包括以下步骤：
构建第一预处理模块，第一预处理模块检测原始数字码是否为极大值或极小值，并给数据比较模块发送第一补位使能信号和第二补位使能信号；
当原始数字码和待校验数字码相等且均为极大值或极小值时，数据比较模块根据第一补位使能信号和第二补位使能信号的使能状态进行补位比较，第一补位使能信号和第二补位使能信号有利于数据比较模块对待测芯片的零点和满量程点进行稳定测量，其中零点(ZERO点)和满量程点(FULL-SCALE点)分别为ADC芯片输入信号的最大摆幅，例如，8位ADC芯片的输入电压幅值为0～10V，则可以理解为零点对应0V电压，满量程点对应10V电压，0V对应的数字码为0x00，10V对应的数字码为0xFF。
请参照图4，第一预处理模块200包括极大值检测电路210，极大值检测电路210包括第一或非门212和至少一个第一与非门211，第一与非门211的输入端与计数器100连接，第一与非门211的输出端与第一或非门212连接，第一或非门212的输出端与数据比较模块300连接，第一与非门211对原始数字码的各个位信号分组进行与非运算，第一或非门212对第一与非门211的运算结果进行或非运算，并输出第一补位使能信号。
请参照图5，第一预处理模块200还包括极小值检测电路220，极小值检测电路220包括第二或非门223、多个第一反相器221和至少一个第二与非门222，多个第一反相器221的输入端分别与计数器100连接，多个第一反相器221的输出端分别与对应的第二与非门222连接，第二与非门222的输出端与第二或非门223连接，第二或非门223的输出端与数据比较模块300连接，多个第一反相器221分别对原始数字码的各个位信号进行取反，第二与非门222对取反后的数字码的各个位信号分组进行与非运算，第二或非门223对第二与非门222的运算结果进行或非运算，并输出第二补位使能信号。
上述步骤在待测芯片的输出端和输入端之间构建反馈环路，还包括以下步骤：
构建第二预处理模块，第二预处理模块对第一比较信号和第二比较信号进行锁存，以保持第一比较信号和第二比较信号稳定。
请参照图6，第二预处理模块400包括RS触发器420和至少两个D触发器410，至少两个D触发器410的输入端分别与数据比较模块300输出端连接，至少两个D触发器410的反相输出端分别与RS触发器420的输入端连接，RS触发器420的输出端用于输出锁存后的信号。利用RS触发器420的两个输入端均为逻辑1时输出电平维持不变的特性，使后续输入到待测芯片的信号幅值保持在中间值附近波动，避免待测芯片输入端的信号波动幅度过大，有利于提高稳定度。
请参照图6，第二预处理模块400还包括第二双向可控开关430，第二双向可控开关430具有常闭端、常开端、静端和控制端，第二双向可控开关430的常闭端和常开端分别与RS触发器420的同相输出端和反相输出端连接，第二双向可控开关430的静端用于将信号输出到下一级电路，第二双向可控开关430的控制端用于接收第二切换控制信号。在常规状态下，第二双向可控开关430的静端与常闭端连接，当第二双向可控开关430的控制端接收到第二切换控制信号时，第二双向可控开关430的静端与常开端连接。
上述步骤在待测芯片的输出端和输入端之间构建反馈环路，还包括以下步骤：构建积分控制模块和幅值衰减模块，请参照图2，积分控制模块500的输入端和第二预处理模块400的输出端连接，积分控制模块500的输出端与幅值衰减模块700的第一输入端连接，幅值衰减模块700的第二输入端与DAC模块600的输出端连接，幅值衰减模块700的输出端用于给待测芯片900发送测试输入信号，积分控制模块500用于根据比较信号进行积分变换后得到第二模拟信号，幅值衰减模块700用于将第一模拟信号和第二模拟信号进行叠加后拟合出第三模拟信号。
下面参考图2、图7至图13以一个具体的实施例详细描述根据本发明实施例的ADC芯片测试电路。需要说明的是，以下描述仅是示例性说明，而非对本发明的具体限定。
图2示出了一种ADC芯片测试电路，包括计数器100、数据比较模块300、积分控制模块500、幅值衰减模块700和时钟模块800，计数器100采用递增或递减计数器，计数器100用于输出原始数字码，原始数字码作为测试信号，可以检测经过待测芯片900转换后的信号是否在误差范围内；数据比较模块300具有第一输入端、第二输入端、控制端和输出端，数据比较模块300的第一输入端与计数器100连接，数据比较模块300的第二输入端与待测芯片900的输出端连接，数据比较模块300的控制端连接有第一预处理模块200，第一预处理模块200的输入端与计数器100连接，数据比较模块300的输出端连接有第二预处理模块400，第一预处理模块200用于检测数字码的极值并给数据比较模块300发送补位使能信号，第二预处理模块400用于保持数据比较模块300的输出信号稳定；积分控制模块500与第二预处理模块400的输出端连接，DAC模块600输入端与计数器100连接，幅值衰减模块700具有第一输入端、第二输入端和输出端，幅值衰减模块700的第一输入端与积分控制模块500的输出端连接，幅值衰减模块700的第二输入端与DAC模块600的输出端连接，幅值衰减模块700的输出端用于连接待测芯片900的输入端，时钟模块800的输出端分别与第二预处理模块400、DAC模块600和待测芯片900的时钟信号端连接。
请参照图2和图7，芯片U18为计数器芯片，其输出的原始数字码具有12位，数字码各个位的信号从低到高依次为P00～P11，芯片U18的第10引脚为时钟信号引脚，该引脚与时钟模块800连接。
请参照图8，第一预处理模块200包括芯片U12～U17，芯片U12和芯片U13均为74LS系列的反相器芯片，芯片U12和芯片U13用于将信号P00至P11信号转换为反相信号P00-至P11-。芯片U14、芯片U15和芯片U16均为74LS系列的四输入与非门芯片，芯片U17(U17A、U17B)采用74LS系列的三输入或非门，其中，信号P00～P03为一组进行与非运算，信号P04～P07为一组进行与非运算，信号P08～P11为一组进行与非运算，三组与非运算结果再进行或非运算，芯片U17A输出第一补位使能信号S00，同理，芯片U17B的输出第二补位使能信号S01。仅当信号P00～P11全部为逻辑1，即原始数字码为极大值时，第一补位使能信号S00为逻辑1，仅当信号P00～P11全部为逻辑0，即原始数字码为极小值时，第二补位使能信号S01为逻辑1。通过简单、低成本的逻辑芯片进行检测数字码的极小值或极大值，有利于降低电路的生产成本，从而降低ADC芯片的测试成本。
请参照图9，数据比较模块300包括级联连接的芯片U5、芯片U6和芯片U7，芯片U5、芯片U6和芯片U7均采用74LS系列的数值比较芯片，芯片U5为第一级数值比较芯片，芯片U7为最后一级数值比较芯片，芯片U5的第10、12、13和15引脚作为第一输入端与计数器100连接，芯片U5的第9、11、14和1引脚作为第二输入端与待测芯片连接，芯片U5的第2、3和4引脚作为级联输入端与第一预处理模块200的两个输出端连接，芯片U5的第5、6和7引脚作为输出端与下一级数值比较芯片连接，其中芯片U5的第3引脚接地。芯片U6和芯片U7的用法与芯片U5相同，不在此赘述。当原始数字码和待校验数字码均为极大值，即信号P00～P11和信号D0～D11全为逻辑1时，第一补位使能信号S00为逻辑1，第二补位使能信号S01为逻辑0；当原始数字码和待校验数字码均为极小值，即信号P00～P11和信号D0～D11全为逻辑0时，第一补位使能信号S00为逻辑0，第二补位使能信号S01为逻辑1。根据数值比较芯片的工作原理，当信号P00～P11与信号D0～D11分别相等时，最后一级数值比较芯片310的输出取决于第一级数值比较芯片的级联输入信号，即第一补位使能信号S00和第二补位使能信号S01，第一补位使能信号S00和第二补位使能信号S01的逻辑状态值相当于给原始数字码或待校验数字码增加一个比较位。因此，第一预处理模块200可以通过上述的补位方式解决数据比较模块300无法正常工作的问题，从而实现待测芯片的零点和满量程点的稳定测量。
请参照图10，第二预处理模块400包括芯片U8和芯片U9，芯片U8采用74LS系列的D型触发器芯片，芯片U8内置有两个D触发器，芯片U8的两个触发器输入引脚分别与芯片U7的两个输出引脚连接，请参照图2和图10，芯片U8的时钟信号端与时钟模块800连接，用于接收时钟信号TRIG1。芯片U9采用74LS系列的与非门芯片，芯片U9内置有4个双输入与非门，其中两个与非门组成RS触发器，RS触发器的两个输入端分别与芯片U8的两个反相输出端连接，当待测芯片900的输入电压范围为0V～nV，n>0时，RS触发器的同相输出端与积分控制模块500连接。
RS触发器的输出端还连接有用作第二双向可控开关的芯片U10，芯片U10为信号继电器，芯片U10的第2引脚为常闭端、第3引脚为静端、第4引脚为常开端、第10引脚为控制端，芯片U10的常闭端和常开端分别与RS触发器420的同相输出端和反相输出端连接，当待测芯片900的输入电压范围为-nV～0V时，通过芯片U10进行信号切换。相应的，数据比较模块300还包括第一双向可控开关，第一双向可控开关采用芯片U11，芯片U11为信号继电器，芯片U11的第2引脚为常闭端、第3引脚为静端、第4引脚为常开端、第10引脚为控制端。为了避免额外增加反相器芯片、降低成本，本实施例将芯片U9中的其中一个与非门用作反相器，即芯片U9的第12和13引脚接收信号D11，芯片U9的第11引脚输出与信号D11对应的反相信号S1，反相信号S1输入到芯片U11的第4引脚，请参照图9和图10，芯片U11的第3引脚与芯片U7的第1引脚连接，当芯片U11的第10引脚接收到第一切换控制信号时，芯片U11将反相信号S1发送给芯片U7。
请参照图11，积分控制模块500包括比较器U1A、比较器U1B、比较器U2A、比较器U2B、MOS管Q8和MOS管Q9。比较器U1A的反相输入端和比较器U1B的同相输入端分别与第二预处理模块400的输出端连接，比较器U1A的同相输入端和比较器U1B的反相输入端分别连接1.5V电压。比较器U2A的输出端作为积分控制模块500的输出端与幅值衰减模块700连接。其中，通过第二双向开关改变比较器U1A、U1B的输入信号FBS，可以改变MOS管Q8和MOSQ9的开关状态，实现电阻R3和电阻R4上电流的流入或流出，从而确保积分控制模块500能够积分出符合要求的补偿电压，同理，通过设置比较器U2B的反相输入信号POWER1的正负电压可可以实现补偿电压的控制。
请参照图12，幅值衰减模块700包括第一运放U2C，第一运放U2C的同相输入端连接有电阻R9，并通过电阻R9与积分控制模块500连接，第一运放U2C的同相输入端还连接有电阻R8和电阻R7，电阻R7的一端与电阻R8连接，电阻R7的另一端接地，以确保上电时输出信号MV4的初始值为零电位。电阻R7和电阻R8之间的连接节点还与DAC模块600的输出端连接，第一运放U2C的输出端连接于待测芯片900，第一运放U2C用于将积分控制模块500的输出信号和DAC模块600的输出信号进行叠加。其中，通过调整电阻R8和电阻R9之间的比例关系，可以改变积分控制模块500的输出信号Sig2对DAC模块的输出信号DACO起到补偿度。例如，假设电阻R8和电阻R9的阻值比为1：200，VMV4＝(1*VSig2+200*VDACO)/(1+200)，那么，当输入信号Sig2有1V波动时，输出信号MV4输出5mV的电压补偿。在测量时，通过外部设备，例如台式万用表或者ATE机台对输出信号MV4进行采样，并检测采样数据是否在允许的误差范围内，从而检测待测芯片是否合格。
请参照图13，DAC模块600包括芯片U4，芯片U4是一款低精度的DAC芯片，成本较低，芯片U4的第1引脚作为输出引脚与幅值衰减模块700连接，芯片U4的第2～11、13和14引脚依次用于接收信号P11～P00，芯片U3为三端稳压器，芯片U3的输出端与芯片U4的第22引脚连接，芯片U3的输出端还连接有运放U2D，运放U2D的输出端与芯片U4的第17引脚连接。
本实施例通过以上设置，至少可以达成以下的有益效果：各模块采用简单的逻辑电路或运放等器件，无需高精度高稳定度的元器件，电路生产成本低，有利于降低测试成本。时钟模块800同步驱动DAC模块600和待测芯片900，调整计数器100和时钟模块800的频率关系，可以实现微秒级测试，测试速度快，可以实现ADC近乎全速测试。第一预处理模块200对数据比较模块300发送补位使能信号，可以避免数据比较模块300在数字码为极值时无法正常工作，有利于实现待测芯片900的零点和满量程点的稳定测量。第二预处理模块400利用触发器的特性，可以实现数据比较模块300的输出电平在跳变平台的中间区域稳定跳变，从而使积分控制模块500的输入信号保持稳定。
上面结合附图对本发明实施例作了详细说明，但是本发明不限于上述实施例，在所述技术领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下作出各种变化。

Claims (6)

1.一种ADC芯片测试方法，其特征在于，包括以下步骤：
生成二进制的原始数字码；
将所述原始数字码转换为第一模拟信号；
在待测芯片的输出端和输入端之间构建反馈环路，所述反馈环路将所述原始数字码和由所述待测芯片输出的待校验数字码相比较后输出比较信号，并根据所述比较信号进行积分变换后得到第二模拟信号，且将所述第一模拟信号和所述第二模拟信号进行叠加后拟合出第三模拟信号，所述第三模拟信号用作所述待测芯片的测试输入信号；
对所述第三模拟信号进行采样，当采样信号在允许的误差范围内，则测试合格；
在待测芯片的输出端和输入端之间构建反馈环路，包括以下步骤：
构建数据比较模块，所述数据比较模块对所述原始数字码和所述待校验数字码进行逐位比较，并输出第一比较信号和第二比较信号；
当所述原始数字码小于所述待校验数字码时，所述第一比较信号为逻辑1，所述第二比较信号为逻辑0，当所述原始数字码大于所述待校验数字码时，所述第一比较信号为逻辑0，所述第二比较信号为逻辑1，否则，所述第一比较信号和所述第二比较信号均为逻辑0；
在待测芯片的输出端和输入端之间构建反馈环路，还包括以下步骤：
构建第一预处理模块，所述第一预处理模块检测所述原始数字码是否为极大值或极小值，并给所述数据比较模块发送第一补位使能信号和第二补位使能信号；
当所述原始数字码和所述待校验数字码相等且均为极大值或极小值时，所述数据比较模块根据所述第一补位使能信号和所述第二补位使能信号的使能状态进行补位比较；
所述第一预处理模块包括第一或非门和至少一个第一与非门，所述第一与非门对所述原始数字码的各个位信号分组进行与非运算，所述第一或非门对所述第一与非门的运算结果进行或非运算，并输出所述第一补位使能信号。
2.根据权利要求1所述的ADC芯片测试方法，其特征在于，通过DAC模块将所述原始数字码转换为第一模拟信号。
3.根据权利要求2所述的ADC芯片测试方法，其特征在于，通过时钟信号同步驱动所述DAC模块和所述待测芯片。
4.根据权利要求1所述的ADC芯片测试方法，其特征在于，所述第一预处理模块还包括第二或非门、多个第一反相器和至少一个第二与非门，多个所述第一反相器分别对所述原始数字码的各个位信号进行取反，所述第二与非门对取反后的所述数字码的各个位信号分组进行与非运算，所述第二或非门对所述第二与非门的运算结果进行或非运算，并输出所述第二补位使能信号。
5.根据权利要求1至4任意一项所述的ADC芯片测试方法，其特征在于，在待测芯片的输出端和输入端之间构建反馈环路，还包括以下步骤：
构建第二预处理模块，所述第二预处理模块对所述第一比较信号和所述第二比较信号进行锁存，以保持所述第一比较信号和所述第二比较信号稳定。
6.根据权利要求5所述的ADC芯片测试方法，其特征在于，所述第二预处理模块包括RS触发器和至少两个D触发器，至少两个所述D触发器的输入端分别与所述数据比较模块输出端连接，至少两个所述D触发器的反相输出端分别与所述RS触发器的输入端连接，所述RS触发器的输出端用于输出锁存后的信号。
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