CN111654651A - 用于多晶片图像传感器的具有同时读取和写入功能的dram - Google Patents

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Abstract

一种逐像素块键合图像传感器具有包括多个像素块的像素阵列，该像素阵列具有将信号联接至ADC的选择电路。图像传感器具有DRAM超级块的图像RAM，每个超级块具有多个DRAM块，每个DRAM块具有三态输出，该三态输出驱动图像RAM输出总线，并且从多个ADC输入数据。每个DRAM块具有联接到读取地址和写入地址的地址多路复用器。每个超级块的各个DRAM块被同时写入，其数据宽于图像RAM输出总线的宽度。一种捕获和处理图像的方法，包括：通过ADC从像素块的像素中读取第一图像帧；在第一DRAM超级块中写入第一图像帧的数字像素数据；以及读取像素数据到对齐缓冲器中。该方法包括将读取第一图像帧与将第二图像帧写入第二超级块重叠。

Description

用于多晶片图像传感器的具有同时读取和写入功能的DRAM
背景技术
通常，逐像素块键合的堆叠晶片图像传感器设计具有像素阵列芯片(die)，其中像素以组或像素块的形式布置，每组包含8、16、32或64个像素，组中的每个像素通过模数转换器(ADC)被依次读取到图像存储器(图像RAM)中，至少图像RAM位于与像素阵列芯片不同的芯片上。
图像传感器可生成大量的原始图像数据。例如，具有12位ADC的24兆像素图像传感器可以针对每个原始图像帧生成288兆位的数据。有些相机不仅捕获单个图像，还捕获突发的四个甚至有时更多的图像；四个288兆位图像超出了存储单个突发原始图像所需的千兆位存储器。动态存储器(DRAM)是图像RAM的首选，因为动态存储器(DRAM)的单元大小很小，可以存储此类图像突发，直到可以处理和压缩图像为止。
发明内容
一种逐像素块键合图像传感器具有第一芯片的像素阵列，该像素阵列包括多个像素块和像素选择电路，每个像素块具有多个像素，并且像素选择电路适于将信号联接至模数转换器(ADC)。图像传感器还具有由多个动态RAM(DRAM)超级块构成的图像随机存取存储器(图像RAM)，其中每个超级块至少包括第一DRAM块和第二DRAM块，每个DRAM块具有三态输出，其联接以通过从DRAM块的DRAM读取的数据驱动图像RAM输出总线，以及写入数据输入，其联接以接收来自多个ADC的写入数据，并且提供要写入DRAM块的DRAM的数据，每个DRAM块具有地址多路复用器，其联接以接收读取地址和写入地址，并且向DRAM块的DRAM提供地址。每个超级块的多个DRAM块被配置为同时写入，并且来自ADC的数据的宽度大于图像RAM输出总线的宽度。
一种在逐像素块键合图像传感器中捕获、重新排序像素并处理图像的方法，包括：将第一图像帧的、来自像素块的像素中的像素数据读取到模数(ADC)转换器中；对于第一图像帧，将像素数据数字化为数字像素数据；写入第一图像帧的数字像素数据到第一DRAM超级块中；以及将第一图像帧的数字像素数据读取到对齐缓冲器中。该方法还包括：将数字像素数据从对齐缓冲器读取到图像处理器中，以及允许读取第一图像帧的数字像素数据与写入第二图像帧的数字像素数据到第二DRAM超级块重叠，第二图像帧的数字像素数据通过将来自与读取第一图像帧相同的像素块的像素数据进行数字化而获得。
附图说明
图1示出了具有三晶片逐像素键合的图像传感器的相机的图像传感器的重要框图，其示出了芯片与块之间的信息流。
图2是类似于图1的图像传感器的逻辑框图，其具有在第一芯片上的像素阵列、在第二芯片上的ADC阵列、在第三芯片上的图像RAM以及在第二芯片上的进一步图像处理。
图3是DRAM块的框图。
图4是包含图3的DRAM块的图像RAM的框图。
图5是示出图像RAM的DRAM块的写入脉冲的时序图。
图6是示出系统的操作的流程图。
具体实施方式
参考图1和图2，由三晶片(或三芯片)堆叠的、逐像素块键合图像传感器100将入射光接收到图像传感器100的像素阵列芯片210或像素阵列晶片的一部分上。该光与像素阵列芯片210、101的像素阵列211的像素的块103、140中的光电二极管相互作用。每个块103、140具有多个像素，在示例实施方式中，每个块的像素计数的范围可以从4到128个，并且在特定实施方式中，每个块具有64个像素。在一个实施方式中，像素阵列芯片210、101是背面照明的光电传感器芯片，其包括该块内每个像素的光电二极管和像素选择晶体管，每个块在像素阵列芯片的表面上具有芯片间键合焊盘，该芯片间键合焊盘联接到ADC的独立模数转换器(ADC)139、179、214以及数字芯片188、216，其中ADC和数字芯片188、216是第二晶片的一部分。
ADC中的每个ADC 139、179、214以及数字芯片188、216将从相关联像素块103、140中的选定像素接收的信号190、192转换为数字形式，并且通过芯片通孔和芯片间键合焊盘194、196将该数字形式提供到RAM芯片198、218上的图像RAM 182、216，其中RAM芯片是从RAM晶片切下的一部分。在特定的实施方式中，图像RAM 182、216被实现为动态RAM(DRAM)。图像RAM 182、216的大小和配置设定为容纳至少一个数字化的图像，在一个实施方式中，其容纳单个图像，而在另一个实施方式中，其容纳多个图像的堆叠；在特定的实施方式中，其容纳四个图像的堆叠。
图像RAM 182、216配置为通过RAM芯片198、218的对齐缓冲器184、220被读取，读出数据通过RAM芯片的芯片间键合焊盘(联接至ADC和数字芯片188、216的芯片间键合焊盘和芯片通孔)发送，且随后发送至ADC和数字芯片188、216的图像处理器186。
在一个实施方式中，像素块中有很多行和列，例如但不限于，一个20兆像素的相机阵列可以具有5120×4096个像素；以16个像素的块为单位，在1280x 1024的块阵列中为1,310,720个块。在使用64个像素的块的替代实施方式中，相似大小的相机阵列在640×512像素块的阵列中可以具有327,680个块。
因为在每个块中的像素必须通过与该块相关联的ADC被顺序地读取，并且与同一行的块中的块的像素被并行读取，所以来自一行块的每个块中的一个像素的数据被写入图像RAM 182的每个有效写入字中。
图像RAM 182的写入发生在由写入地址生成器183生成的写入地址处，该写入地址的各部分对应于用于选择像素块103、140的像素的地址。写入地址生成器183可以位于像素阵列芯片210、ADC和数字芯片216或RAM芯片218的任意一个上；由于写入地址是按确定的顺序生成的，并且计数器相对于芯片至芯片键合较小，因此写入地址生成器183的各部分(诸如计数器)可以在像素阵列芯片210和RAM芯片218上复制。图像RAM具有足够的容量来存储两个或更多个图像帧，在特定的实施方式中为四个图像。
一旦帧被写入图像RAM中，则图像RAM 182以逐个块行读取到对齐缓冲器184中。然后对齐缓冲器184以最能支持图像处理的像素顺序读取到图像处理器186中。
图像RAM的读取地址由读取地址生成器185生成，读取地址生成器185配置为生成与正被读取到图像处理器186中的图像帧的各部分对应的地址。
写入地址生成器183和读取地址生成器185彼此独立地生成地址，写入地址187和读取地址189不需要相关。写入地址生成器183可以生成写入地址187，用于以短突发将超过2000比特的非常长的字的图像帧写入图像RAM中，而读取地址生成器185可以生成读取地址189，用于当图像处理器186接受并处理图像帧时，在更长的时间段内将对应的图像帧读取为较短的字。
图像RAM由DRAM块300组成。每个DRAM块具有地址多路复用器302、地址解码器304、动态RAM阵列306和感测放大器/写入缓冲器308。在一些实施方式中，可以有多个动态RAM阵列306A和相关联的感测放大器/写入缓冲器308A。感测放大器/写入缓冲器308联接到由写入缓冲器312驱动以进行写入的数据输入/输出总线310，并且由三态读取缓冲器314联接到输出总线324。地址多路复用器302被联接以从读取地址320和写入地址322中选择有效的DRAM地址。每个DRAM块读取地址320被联接到读取地址189，并且每个DRAM块写入地址322被联接到写入地址187。
图像RAM 400的DRAM块300如在图4中所示排列，图4示出了具有足够存储四个帧的示例。具有足以满足在像素阵列中每个像素块的ADC输出的宽度的宽写入数据总线402被划分为写入数据子总线404、406、408、410，写入数据子总线404、406、408、410中的每个的宽度等于DRAM读取总线436的宽度。DRAM块412、414、416、418形成图像RAM 400内的图像A存储区420或图像A超级块的一部分，而DRAM块422、424、426、428形成图像RAM 400内的图像B存储区430或图像B超级块的一部分。在一些实施方式中，图像RAM 400内可存在附加的图像存储器432、434。在一个特定的实施方式中，DRAM块412与在像素阵列芯片210的像素阵列211中的第一行像素块所关联的ADC相关联，而DRAM块414与在像素阵列芯片210的像素阵列211中的第二行像素块所关联的ADC相关联；在该实施方式中，根据像素阵列211的像素块的数量和每个ADC的分辨率来确定宽写入数据总线402的宽度，而窄图像RAM读取数据总线436的宽度与写入对齐缓冲器184的数据的宽度相关联，其中图像RAM读取数据总线436的宽度比宽写入数据总线402的宽度小得多。
每个DRAM块具有地址多路复用器，并且因此可以动态地配置为使用写入地址或读取地址。
参考图4、图5和图6，在使用本文中描述的图像传感器的相机系统的实施方式中，在N个图像A写入脉冲的突发502(图5)期间，使用图像A存储区的每个DRAM块处的写入地址在诸如图像A存储区超级块420等的第一图像存储区中捕获第一图像602(图6)，N个图像A写入脉冲的突发502包括对于像素阵列芯片210的像素阵列211中的像素块的每个像素的至少一个写入脉冲，并且用于将来自那些像素的ADC数据写入图像A存储区超级块420的DRAM中。
一旦将第一图像的所有ADC数据都写入图像A存储区中，则图像A存储区超级块的DRAM块的地址多路复用器被切换以选择读取地址，同时使用M个读取脉冲504将图像A存储区的DRAM数据(包括数字化形式的第一图像)读取604到图像RAM读取数据总线436上。在典型的实施方式中，读取脉冲的数量M是大于写入脉冲的数量N的两倍的倍数。读取脉冲可以以与将数据写入图像A存储区的写入脉冲不同的速率发生，并且根据图像处理器186接受图像数据的能力来定时。当从图像A存储区中读取第一数字图像数据时，该数据经过对齐缓冲器184并且进入图像处理器186，在此处理第一数字图像——在一些实施方式中，图像处理包括颜色处理和图像压缩，以及减轻红眼。在一些实施方式中，图像处理可以包括边缘检测、识别图像帧中的运动边缘、执行数字图像稳定以及在组合来自多个帧的图像数据的同时执行模糊减少。
一旦在第一图像存储区(诸如图像A存储区超级块420)中完全捕获了第一图像，可以使用用于在图像A存储区420中捕获第一图像相同数量的N个图像写入脉冲，在图像DRAM400的第二图像存储区(诸如图像B存储区超级块430)中捕获第二图像606。捕获图像存储区超级块中的每个图像，需要将像素块中的每个像素的像素数据读取到芯片至芯片键合以及相关联的ADC中，然后读取代表该像素数据的ADC数据并且将该数字化的像素数据写入图像存储区超级块的DRAM中。捕获第二图像到图像B存储区中的时间是根据包括所需帧频在内的摄影师所需的摄影效果确定的，该写入可以在写入图像A存储区完成之后立即开始，但是在大多数实施方式中，图像传感器的使用根据可配置的帧间延迟和曝光时间而延迟。
如所示出的，图像B存储区超级块430的写入可与将图像A存储区读取到图像RAM读取数据总线436上重叠，并且因此可能会使在对齐缓存器184和图像处理器186中对图像A图像的处理重叠；如果在图像B超级块430的写入完成的时间之前尚未完成图像A超级块420的读取，则继续进行图像A超级块420的读取608直到完成为止。一旦图像A超级块420的读取完成，就可以开始图像B超级块的读取610。类似地，在附加的图像存储区432、434中捕获附加的图像，同时将图像A或图像B读取到图像RAM读取数据总线436上，并且在对齐缓冲器184和图像处理器186中处理图像。
一旦诸如在图像A存储区超级块420中存储的第一图像等的图像已经被完全地读取到图像RAM读取数据总线436上，则该图像存储区可以被回收以用于捕获其他图像。
在本文中的逐像素块键合图像传感器用于快速地捕获短帧序列，包括捕获多个单独图像帧、识别帧之间的成像对象和场景的运动，并处理图像以产生比单曝光图像可实现的光敏度更高、运动模糊更少的合成图像。标记为A的逐像素块键合图像传感器具有第一芯片的像素阵列，该像素阵列包括多个像素块和像素选择电路，每个像素块具有多个像素，并且像素选择电路适于将信号联接至模数转换器(ADC)。图像传感器还具有由多个动态RAM(DRAM)超级块构成的图像随机存取存储器(图像RAM)，其中每个超级块至少包括第一DRAM块和第二DRAM块，每个DRAM块具有三态输出，联接以通过从DRAM块的DRAM读取的数据驱动图像RAM输出总线，以及写入数据输入，联接以接收来自多个ADC的写入数据，并且提供要写入DRAM块的DRAM的数据，每个DRAM块具有地址多路复用器，其联接以接收读取地址和写入地址，并且向DRAM块的DRAM提供地址。每个超级块的多个DRAM块被配置为同时写入，并且来自ADC的数据的宽度大于图像RAM输出总线的宽度。
组合
在本文中描述的概念可以以各种方式组合。其中由发明人预期的组合是：
标记为A的一种逐像素块键合图像传感器，包括：像素阵列，位于第一集成电路芯片上，该像素阵列包括多个像素块和像素选择电路，每个像素块具有多个像素，且像素选择电路适于将对应于选定像素的信号联接到与该像素块相关联的第一芯片至芯片键合；模数转换器(ADC)，联接到与每个像素块相关联的第一芯片至芯片键合；以及图像随机存取存储器(RAM)，包括多个动态RAM(DRAM)超级块。每个DRAM超级块包括：至少第一DRAM块和第二DRAM块，每个DRAM块具有三态输出，联接以通过从DRAM块的DRAM读取的数据驱动图像RAM输出总线，以及写入数据输入，联接以接收来自多个ADC的写入数据，并且提供要写入DRAM块的DRAM的数据，每个DRAM块具有地址多路复用器，地址多路复用器联接以接收读取地址和写入地址，并且向DRAM块的DRAM提供地址；以及每个超级块的多个DRAM块被配置为同时写入，并且来自ADC的数据的宽度大于图像RAM输出总线的宽度。
标记为AA的一种逐像素块键合图像传感器，包括标记为A的图像传感器，其中，每个DRAM块具有由三态驱动器根据写入数据输入驱动的数据输入-输出总线，并且三态输出由三态驱动器从数据输入输出总线驱动。
标记为AB的一种逐像素块键合图像传感器，包括标记为A或AA的图像传感器，其中，每个DRAM块包括多个DRAM子块，多个DRAM子块共享一个公共地址解码器，并且具有通过三态驱动器联接到数据输入-输出总线的独立感测放大器。
标记为AC的一种逐像素块键合图像传感器，包括标记为A、AA或AB的图像传感器，其中，图像RAM输出总线通过对齐缓冲器联接到图像处理器。
标记为B的一种在逐像素块键合图像传感器中捕获、重新排序像素并处理图像的方法，包括：将第一图像帧的、来自像素块的像素中的像素数据读取到模数(ADC)转换器中；对于第一图像帧，数字化像素数据为数字像素数据；将第一图像帧的数字像素数据写入第一DRAM超级块；以及读取第一图像帧的数字像素数据到对齐缓冲器中。该方法还包括：从对齐缓冲器读取数字像素数据到图像处理器中，并且要求读取第一图像帧的数字像素数据与写入第二图像帧的数字像素数据到第二DRAM超级块重叠，第二图像帧的数字像素数据通过将来自与读取第一图像帧相同的像素块的像素数据进行数字化而获得。
标记为BA的一种方法，包括：标记为B的上述方法，其中，图像处理器在组合多个图像帧时执行模糊减少。
在本文中描述的图像传感器系统可以在不脱离其范围的情况下结合附加的特征。因此，应注意，在以上描述中包含的或在附图中所示的内容应解释为说明性的而不是限制性的。所附权利要求书旨在覆盖在本文中所述的所有通用和特定特征，以及对本方法和系统的范围的全部阐述，就语言而言，其可以认为其介于两者之间。

Claims (6)

1.一种逐像素块键合图像传感器，包括：
像素阵列，位于第一集成电路芯片上，所述像素阵列包括多个像素块以及像素选择电路，每个所述像素块包括多个像素，且所述像素选择电路适于将对应于所述多个像素中选定像素的信号联接到与所述像素块相关联的第一芯片至芯片键合；
模数转换器(ADC)，联接到与每个像素块相关联的所述第一芯片至芯片键合；
图像随机存取存储器(RAM)，包括多个动态RAM(DRAM)超级块，其中每个超级块包括：
至少第一DRAM块和第二DRAM块，每个DRAM块具有三态输出和写入数据输入，所述三态输出联接以通过从所述DRAM块的DRAM读取的数据来驱动图像RAM输出总线，以及所述写入数据输入联接以接收来自多个所述ADC的写入数据，并且提供要写入所述DRAM块的所述DRAM的数据，每个DRAM块具有地址多路复用器，所述地址多路复用器联接以接收读取地址和写入地址，并且向所述DRAM块的所述DRAM提供地址；以及
每个超级块的多个DRAM块被配置为同时写入，并且来自所述ADC的数据的宽度大于所述图像RAM输出总线的宽度。
2.根据权利要求1所述的逐像素块键合图像传感器，其中，每个DRAM块具有由三态驱动器根据所述写入数据输入驱动的数据输入-输出总线，并且所述三态输出由三态驱动器从所述数据输入-输出总线驱动。
3.根据权利要求2所述的逐像素块键合图像传感器，其中，每个DRAM块包括多个DRAM子块，所述多个DRAM子块共享一个公共地址解码器，并且具有通过三态驱动器联接到所述数据输入-输出总线的独立感测放大器。
4.根据权利要求1所述的逐像素块键合图像传感器，其中，所述图像RAM输出总线通过对齐缓冲器联接到图像处理器。
5.一种在逐像素块键合图像传感器中捕获、重新排序像素并处理图像的方法，包括：
将第一图像帧的、来自像素块中的像素的像素数据读取到模数(ADC)转换器中；
对于所述第一图像帧，将所述像素数据数字化为数字像素数据；
写入所述第一图像帧的所述数字像素数据到第一DRAM超级块；
读取所述第一图像帧的所述数字像素数据到对齐缓冲器中；以及
将所述数字像素数据从所述对齐缓冲器读取到图像处理器中；
其中，读取所述第一图像帧的所述数字像素数据与写入第二图像帧的数字像素数据到第二DRAM超级块重叠，所述第二图像帧的所述数字像素数据通过将来自与读取所述第一图像帧相同的像素块的像素数据进行数字化而获得。
6.根据权利要求5所述的方法，其中，所述图像处理器在组合多个图像帧时执行模糊减少。
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