CN110913155B - 多集成电路缓存的图像传感器、成像方法以及多集成电路成像设备 - Google Patents

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Abstract

一种多IC缓存的图像传感器具有第一IC，该第一IC具有像素、选择晶体管和将选择的像素与第一裸片间接合焊盘相耦接的互连，该第一裸片间接合焊盘将图像数据传送到具有逻辑和ADC的第二IC。ADC具有耦接到所选择的像素的输入，以及将硅通孔和裸片间接合焊盘输出到第三IC，第三IC被耦接以缓存DRAM中的原始图像数据。一种方法包括：使用被划分为子阵列的阵列像素IC来捕获图像，每个所述子阵列经由裸片间接合耦接到分离的、相关联的ADC；扫描子阵列并将图像数据转换为数字图像数据；以及经由裸片间接合将数字图像数据传送到DRAM中的缓存器中。

Description

多集成电路缓存的图像传感器、成像方法以及多集成电路成 像设备
技术领域
本公开涉及具有分离的堆叠像素阵列、动态随机存取存储器(DRAM)和逻辑/模数转换器集成电路裸片的图像传感器。
背景技术
图像传感器阵列，比如在现代相机和相机电话中使用的那些图像传感器阵列，具有大量像素，每个像素通常包括光电二极管。例如，4160×3328图像传感器具有13.8×百万个像素，并且高端相机可能具有多得多的像素。当通过模数转换器(ADC)读取每个像素时，利用现有技术中已知的产生10、12或甚至16位的ADC，每个像素通常产生至少8位数据。具有16位ADC的4160×3328阵列可以为单个图像产生多达221兆比特的原始数据。现在市场需求的是能够依次捕获多个高分辨率图像的相机。捕获高分辨率图像连拍的数码相机可以在每次连拍期间捕获大量的原始图像数据。
许多相机具有“拜耳(Bayer)”模式滤色器，其中像素被分组为由四个像素构成的单元，每个单元中具有三个或四个不同的滤色器，在每个单元中提供三种或四种不同的像素类型。通常在颜色处理期间，根据来自于该单元的三种或四种不同类型的像素的ADC结果的比率，来计算每个单元的颜色。
图像传感器可能具有一个或多个有缺陷的像素，或可能具有灵敏度稍微变化的一些传感器。
通常使用不支持在同一集成电路上制造浮栅多层多晶硅一次性可编程(OTP)存储器设备的集成电路(IC)制造工艺来形成像素阵列。OTP是常见的非易失性存储器，并且可存储诸如有缺陷的像素的身份或在颜色处理中有用的灵敏度差异等信息。类似地，许多动态随机存取存储器(DRAM)设备是使用沟道式电容器或圆柱形电容器来制造的，而用于制造像素阵列和其它数字逻辑电路的大多数工艺不支持这种沟道式电容器或圆柱形电容器。DRAM中的OTP存储器设备可被用于存储诸如有缺陷的DRAM单元的身份以及用于优化存取的控制和定时电路的特定设置的信息。
OTP存储器通常需要相当高的芯片上电压以用于编程，这些高电压需要该电路的各部分具有更大的扩散到扩散(diffusion to diffusion)线间隔、阱间隔，或者与在其它常见集成电路上相比，在集成电路上每晶体管消耗更多面积。这些更大的尺寸和相对较低的“导通”电流结合起来使得OTP存储器比其它存储器设备存取更慢。结果，使用OTP存储器的许多设计被构造为将OTP存储器内容复制到静态随机存取存储器(SRAM)存储器中，以允许通过更快读取的SRAM单元进行存取。
SRAM单元通常需要至少6个晶体管，或者在一些实施例中需要4个晶体管加上一对高值多晶硅电阻器，从而需要比DRAM存储器单元所需的面积大得多的面积。
存在可将一些OTP存储器与SRAM结合的许多其它系统应用，其中诸如可适用于DRAM的面积节省和存储增加可以是有益的。
有时优选背侧成像(back-side imaging)像素阵列，其中将晶体管植入到集成阵列的第一侧面中并且将金属互连层沉积到集成阵列的第一侧面上，同时使每个像素暴露于穿过集成阵列的第二侧面的光，这是因为像素不受金属互连层阻碍。然而，由于像素与集成阵列的第二侧面或背侧之间的硅中的波长相关衰减，所以此类像素阵列可能在具有不同滤色器的像素之间具有灵敏度差异。
近年来，已经开发了用于将像素阵列集成电路晶片接合到逻辑和支持电路集成电路晶片的技术，然后将这些晶片切割成单个的混合图像传感器。这些混合图像传感器中的一些具有接合(bond)，用于将来自于该混合图像传感器的像素阵列部分上的各个像素、或者通过初步选择晶体管选择的一小组像素的信号，传送到与解码器、驱动器、模数转换器一起设置的选择电路和缓存器，或者设置在该混合图像传感器的逻辑和支持电路部分上的其它电路。在此，已知存在每像素接合(BPP，bond-per-pixel)图像传感器，其中甚至存在与接合到逻辑和支持电路的每个接合相关联的一组像素。
发明内容
在实施例中，一种多IC缓存的图像传感器具有第一IC，该第一IC具有像素、选择晶体管和将选择的像素与第一裸片间接合焊盘相耦接的互连，该第一裸片间接合焊盘将图像数据传送到具有逻辑和ADC的第二IC。ADC具有耦接到所选择的像素的输入，以及将硅通孔和裸片间接合焊盘输出到第三IC，所述第三IC被耦接以缓存DRAM中的原始图像数据。
在实施例中，一种方法包括：使用被划分为子阵列的阵列像素IC来捕获图像，每个所述子阵列经由裸片间接合耦接到分离的、相关联的ADC；扫描所述子阵列，并将图像数据转换为数字图像数据；以及经由裸片间接合将所述数字图像数据传送到DRAM中的缓存器中。
附图说明
图1是示出具有像素阵列、逻辑和DRAM集成电路的三集成电路夹层图像传感器的示意性截面图。
图2是示出在捕获图像连拍中重要的具有像素阵列、逻辑和DRAM集成电路的三集成电路夹层图像传感器的框图。
图3是示出捕获高分辨率图像的连拍的方法的流程图。
图4是示出OTP存储器的传统使用的框图。
图5、6和7是示出限制到多集成电路夹层的一层的OTP存储器可如何影响图像传感器的多个层中的功能的框图。
具体实施方式
像素实施例
三层夹层图像传感器100具有背侧照明(BSI)像素裸片101。BSI裸片可以具有包括多种类型的滤色器102、104的滤色器层。如果存在滤色器层，则滤色器层位于防止杂散光影响BSI像素裸片的非像素电路的不透明的遮光掩模(blackout mask)106的顶部。遮光掩模106和滤色器102、104沉积在减薄的硅基板108的背侧上。在基板108内形成像素，这些像素可以全部是相同类型的，而在其他实施例中可以是多种类型110、112。像素110、112位于遮光掩模106中的开口114的下方。在基板108内还形成具有源极和漏极区域116的晶体管，诸如像素选择晶体管。
在BSI像素裸片101的前侧上，形成与像素110、112以及晶体管源极和漏极区域116相关联的栅极区域(未示出)，以及具有相关联的触点和通孔(未示出)的若干层的绝缘电介质118和金属互连120。在预定的裸片间连接或焊盘位置处，提供了从金属互连120到金属像素裸片间接合焊盘124的通孔122。由于多个子阵列中的每个具有裸片间接合焊盘124，因此存在许多裸片间接合焊盘。
金属像素裸片间接合焊盘124被接合到逻辑集成电路128的前侧上的上部裸片间接合焊盘126。上部裸片间接合焊盘126通过通孔130连接到逻辑集成电路128的一个或多个互连金属132的层，互连金属132的层通过适当的通孔134互连。互连金属132还通过触点136耦接到形成于前侧逻辑集成电路128的硅基板142中的源极和漏极扩散区138和多晶硅栅极140结构。硅基板142中还形成有硅通孔144，硅通孔144与基板142绝缘并电耦接到逻辑集成电路128的第一层互连金属132。硅通孔144还将经由穿过背侧绝缘层150的通孔148耦接到逻辑集成电路背侧裸片间接合焊盘152。
由于每个ADC转换器具有多个输出，所以对于每个ADC存在多个裸片间接合焊盘124。鉴于存在与每个ADC相关联的分离的裸片间接合焊盘，因此存在许多裸片间接合焊盘。
逻辑集成电路背侧裸片间接合焊盘152被接合到DRAM集成电路156的DRAM接合焊盘154。DRAM接合焊盘154通过穿过保护层158的通孔159，耦接到DRAM集成电路156的互连金属层160。DRAM集成电路156具有包括源极和漏极扩散162的晶体管，以形成如动态RAM工业中已知的感测放大器、选择晶体管和解码器，并且可具有额外的电路。DRAM集成电路156还具有如DRAM工业中已知的沟道式电容器164，其被形成到DRAM硅基板166中，作为DRAM存储器阵列的DRAM单元的一部分。在替代实施例中，代替基于沟道式电容器的单元，可在DRAM集成电路156内使用DRAM技术领域中已知的其它形式(未示出)的DRAM单元，比如但不限于堆叠电容器单元、圆柱形电容器单元或甚至三晶体管单元。
具有像素阵列、逻辑和DRAM集成电路的三集成电路夹层图像传感器可以被构造为具有以各种方式在像素阵列集成电路206、逻辑集成电路和DRAM集成电路之间划分的功能单元。在一个特定实施例200(图2)中，并且参考图3的流程图300，在特定实施例中由4160×3328或1920×1080个像素构成的像素阵列被划分成像素阵列集成电路206上的64×64像素子阵列202、204、和在逻辑IC上的图像捕获控制和扫描计数器214的控制下操作的选择和复位驱动器212，每个像素子阵列202、204具有由片上解码器驱动和控制的相关联的选择电路208、210。在替代实施例中，选择和复位驱动器212位于逻辑IC上，并且解码的行选择线横跨像素IC。
到达像素的每个图像被划分到子阵列202、204上，使得每个子阵列202、204捕获302该到达图像的一部分。利用从每个子阵列中选择的模拟像素值扫描304子阵列的像素，所述每个子阵列经由接合216从像素阵列集成电路206耦接306到逻辑集成电路218，其中在特定实施例中，每个64×64子阵列将直通缓存放大器220、222馈送到每个子阵列的分离的12位ADC 224、226的输入。ADC 224、226使用公共电流或电压参考225来操作，以确保所有ADC具有相似的范围。在模数转换308之后，来自ADC 224、226的数据输出通过十二个接合228并行地耦接310到DRAM集成电路234上的DRAM写入缓存器230、232中，由此被写入到在DRAM中实现的先进先出(FIFO)或先进随机出(FIRO)DRAM缓存器236、238中。在特定实施例中，DRAM缓存器236、238可仅保存一个全分辨率图像，而在另一实施例中，DRAM缓存器236、238被设置尺寸并被构造为作为三十个图像的DRAM缓存器来操作，以便保存极高分辨率视频的完整的一秒。由于对于1920×1080阵列，数据是在6120个接合上并行地提供给DRAM集成电路，或者对于4160×3328像素阵列，数据是在大约40K个接合上并行地提供给DRAM集成电路，它们都是大规模并行接口，所以到DRAM接口的逻辑电路能够具有非常高的数据速率。
在可选实施例中，逻辑IC 218的压缩引擎250将压缩图像馈送到使用基于DRAM的存储器和适当的控制逻辑实现的压缩图像缓存器266中，来自压缩图像缓存器266的压缩图像可被读取到图像传感器接合焊盘254。
对于每个图像，每个ADC执行4096个转换。当在使用12位ADC的同时捕获30个图像的连拍时，DRAM缓存器可从每个64×64子阵列接收122K的6K位或40K位数据字，并且将该数据存储312到DRAM中。
图像数据保留在DRAM缓存器中，直到其可由颜色处理和图像压缩电路处理为止。
一旦存储到DRAM缓存器236、238中，便可通过写入驱动器和感测放大器230、232的感测放大器侧且通过接合240，将图像数据读回或检索314到逻辑集成电路218的读取选择电路242中。在特定实施例中，接合240、228是在单组接合上多路复用以节省裸片面积。
读取选择电路242从DRAM缓存器检索312数据，以及选择一行的特定子阵列，以供颜色处理电路251和压缩引擎250进行顺序处理，以用于包括颜色处理和压缩314的图像处理。随后，通过像素集成电路206上的附加接合252传送经压缩的图像数据，以用于输出316到可存储或处理图像的系统的其它组件。在一些实施例中，可以在通过像素集成电路上的附加接合252读出经压缩的图像数据之前，将经压缩的图像数据临时存储在DRAM压缩图像缓存器266中。在替代实施例中，可在颜色处理电路251和压缩引擎250中补充被构造为执行额外图像处理功能的电路。在额外的可选实施例中，部分或全部的颜色处理电路251和压缩引擎250可被通用图像处理电路替代，该通用图像处理电路被适配为执行精致图像和全运动图像压缩以及自动聚焦、色平衡、红眼检测和校正、电子变焦和电子相机领域中公知的其它图像处理功能。
图2中示出的数据路径的操作在图像捕获期间由逻辑集成电路218上的系统控制260控制，而DRAM的操作由DRAM缓存器控制262中的地址计数器和其它逻辑控制。来自DRAM缓存器控制262的地址计数由解码器和DRAM行选择驱动器264解码并提供到DRAM。
经由逻辑IC到DRAM IC的裸片到裸片接合实现的大规模并行接口允许非常高的数据带宽，而逻辑时钟速度又相对较低。
OTP
在替代实施例中，通过直接裸片到裸片接合，比如在参考图1和图2所描述的逻辑IC与DRAM IC之间的直接裸片到裸片接合提供的大规模并行接口可用于允许在一个集成电路层上的浮动栅极或氮化物层一次性可编程(OTP)存储器，以容易地控制逻辑IC和堆叠DRAM IC两者的各部分的操作。
图4中示出具有堆叠IC和裸片间接合的2芯片系统，其具有DRAM IC 402和逻辑IC404。DRAM IC 402和逻辑IC 404都具有OTP单元406、408，其中两个OTP单元都在寄存器410、412中进行缓存。逻辑IC 404可具有SRAM 414以及控制逻辑416，并且DRAM IC可具有DRAM 418。这种架构需要在两个IC上都具有OTP单元，在处理IC时需要额外的复杂性。
为了降低处理复杂性，OTP单元504可以仅集成在IC之一上，在图5示出的示例中，所述IC是作为堆叠中的第二IC的DRAM IC 502和具有控制逻辑508的逻辑IC 506，该控制逻辑508通过类似于图1示出的裸片到裸片接合从DRAM IC 502上的寄存器510接收缓存的OTP信息。DRAM裸片通常包括DRAM。附加的SRAM 512、514(图6)可以出现在任一裸片上。图6中示出一变型例，其根据系统适当需要，在DRAM IC 602和逻辑IC 604中的每一个上具有用于对一些OTP单元601进行缓存的寄存器606、608。在一些实施例中，OTP单元影响DRAM 520本身的操作，可能取代有缺陷的列，或为现场可编程门阵列系统设置DRAM尺寸。
现场可编程门阵列(FPGA)和具有内部存储器的其它逻辑IC可受益于初始的OTP编程配置，同时允许可选的在操作期间重新配置成运行时配置。此外，这种FPGA可以极大地受益于可由用户配置以与OTP编程配置或运行时配置一起使用的大型DRAM阵列的可用性。在这样的实施例中，使用与图1中示出的类似的双IC夹层，但是没有形成像素IC。在本实施例中，逻辑IC利用裸片间接合而接合到DRAM集成电路，该逻辑IC被构造为其顶部作为该夹层的顶部。在本实施例中，除了利用裸片间接合而接合到DRAM IC之外，逻辑IC还可以通过倒装芯片或引线接合技术而接合到集成电路封装(未示出)。
OTP和DRAM
在特定实施例中，DRAM IC整合有与每个ADC和像素子阵列相关联的OTP存储器单元，所述存储器单元含有坏像素数据。在本实施例中，当将每个图像从DRAM读取到颜色处理电路251中时，来自OTP存储器的坏像素数据被读取到逻辑IC中。
在本实施例中，在测试期间，有缺陷的像素或具有不同灵敏度的传感器被识别出，并且将它们的位置映射到OTP存储器中。然后在颜色处理期间忽略有缺陷的像素，而代之以使用附近的像素读数，以避免由有缺陷的像素引起的颜色假象。
在实施例中，多IC夹层图像传感器可以包括额外的DRAM阵列，该额外的DRAM阵列被构造为存储除本文所述的原始和压缩图像缓存之外的、并对其进行补充的信息。
尽管已经参考像素IC位于逻辑IC上方并利用裸片间接合而接合到逻辑IC、并且逻辑IC位于DRAM IC上方并利用裸片间接合而接合到DRAM IC的情形描述了多IC夹层图像传感器，但是在替代实施例中，也可以是像素IC位于DRAM IC上方并利用裸片间接合而接合到DRAM IC、并且DRAM IC位于逻辑IC上方并利用裸片间接合而接合到逻辑IC。
特征的组合
本文所述的特征可以以多种方式组合。例如，OTP存储器可以位于逻辑IC上或DRAMIC上。额外的组合公开如下。
在标示为A的实施例中，一种多集成电路(IC)缓存的图像传感器具有：具有像素阵列、选择晶体管和互连的第一IC，所述互连中的一些耦接到选择晶体管和第一裸片间接合焊盘；具有逻辑晶体管和模数转换器(ADC)的第二IC，所述ADC具有通过互连耦接到第二裸片间接合焊盘的输入，以及通过硅通孔耦接到第三裸片间接合焊盘的输出；以及具有动态RAM(DRAM)的第三IC，所述动态RAM被耦接以接收来自第四裸片间接合焊盘的数据并将所述数据缓存在DRAM中。所述图像传感器具有接合到第二裸片间接合焊盘的第一裸片间接合焊盘和接合到第四裸片间接合焊盘的第三裸片间接合焊盘。
在包括标示为A的实施例的标示为AA的实施例中，对于每个ADC存在多个第三裸片间接合焊盘，以及对于每个ADC存在单个第二裸片间接合焊盘。
在包括标示为A或AA的实施例的标示为AB的实施例中，像素阵列被划分成多个子阵列，每个子阵列耦接到各ADC中的分离的ADC，并且其中DRAM对来自各ADC的数据进行缓存。
在包括标示为A、AA或AB的实施例的标示为AC的实施例中，DRAM缓存被配置为多图像DRAM缓存。
包括标示为A、AA、AB或AC的实施例的标示为AD的实施例还包括在第三IC内的压缩图像缓存器。
包括标示为AD的实施例的标示为AE的实施例，其中第三IC内的压缩图像缓存器包括DRAM单元。
包括标示为A、AA、AB、AC、AD或AE的实施例的标示为AF的实施例，第二IC整合有一次性可编程(OTP)存储器单元，所述OTP存储器单元被耦接以影响第二IC和第三IC的操作。
包括标示为A、AA、AB、AC、AD或AE的实施例的标示为AG的实施例，第三IC整合有一次性可编程(OTP)存储器单元，所述OTP存储器单元被耦接以影响第二IC和第三IC的操作。
在标示为B的另一实施例中，一种方法包括：在阵列像素IC上接收图像，所述阵列像素IC具有被划分为多个像素子阵列的像素阵列；捕获图像作为所述像素子阵列的像素中的图像数据，其中每个像素子阵列经由裸片间接合馈送分离的、相关联的ADC，所述ADC位于逻辑IC上。该方法还包括扫描所述像素子阵列，并将来自所述子阵列的图像数据读取到相关联的ADC中以将图像数据转换为数字图像数据；以及经由裸片间接合传送数字图像数据，并将数字图像数据缓存在动态RAM(DRAM)中。
一种标示为BA的方法包括标示为B的方法，以及包括经由裸片间接合将数字图像数据读入逻辑IC中；以及执行图像压缩和/或颜色处理。
一种标示为BB的方法，包括标示为B或BA的方法，以及测试阵列像素IC以确定坏像素；将坏像素的信息编程到一次性可编程(OTP)存储器中；从OTP存储器中读取坏像素的信息；以及在颜色处理期间使用坏像素的信息。
标示为BC的方法包括标示为BB的方法，以及经由裸片间接合传送坏像素的信息。
一种标示为BD的方法，包括标示为B、BA或BC的方法，还包括测试DRAM单元以识别坏单元，并将关于坏单元的信息编程到OTP存储器中。
在标示为C的实施例中，一种多集成电路设备包括逻辑IC和DRAM IC，所述逻辑IC通过裸片间接合而接合到逻辑IC，从由DRAM IC和逻辑IC构成的组中选择的一次性可编程(OTP)IC包括OTP存储器，所述多集成电路设备被构造为使得所述OTP存储器的内容影响所述逻辑IC和所述DRAM IC两者的操作。
在包括标示为C的实施例的标示为CA的实施例中，所述DRAM IC包括所述OTP存储器，以及缓存的OTP数据被传送到逻辑IC。
在标示为CB的实施例中，所述逻辑IC包括所述OTP存储器，以及所述OTP存储器的缓存内容被传送到DRAM IC。
在包括标示为C、CA或CB的实施例的标示为CC的实施例中，所述多集成电路设备还包括：包括光电二极管的像素IC，所述像素IC通过裸片间接合而接合到从由所述逻辑IC和所述DRAM IC构成的组中选择的IC。
在包括标示为C、CA或CB的实施例的标示为CD的实施例中，所述多集成电路设备实现现场可编程门阵列(FPGA)，所述FPGA包括可配置为在所述FPGA内使用的DRAM阵列的，以及其中所述OTP存储器至少提供用于所述FPGA的初始配置。
在不脱离本发明范围的情况下，可以对上述方法和系统进行改变。因此，应当注意的是，包含在以上描述中或在附图中示出的内容应当被解释为说明性的而非限制性的。以下的权利要求书旨在覆盖本文所述的所有一般和特定特征，以及本发明方法和系统的范围的所有陈述，作为语言问题，可以说它们落入其中。

Claims (17)

1.一种多集成电路IC缓存的图像传感器，包括：
第一IC，进一步包括像素阵列，所述像素阵列被划分为多个像素子阵列，每个像素子阵列还包括选择晶体管，每个像素子阵列经由裸片间接合耦接到多个模数转换器ADC中的分离的模数转换器以提供模拟像素数据，所述多个模数转换器位于第二IC上；
第二IC，进一步包括逻辑晶体管，所述ADC具有通过硅通孔经由裸片间接合耦接到第三IC的输出，所述第二IC整合有图像处理电路，所述图像处理电路被适配为执行颜色处理和至少图像压缩；
第三IC，进一步包括动态随机存取存储器DRAM，所述DRAM被耦接以接收来自所述第二IC上的ADC的图像数据并将所述图像数据缓存在所述DRAM中以及将图像数据提供到所述第二IC上的图像处理电路；
第三IC进一步包括一次性可编程OTP存储器，所述OTP存储器被配置为将坏单元图提供到所述DRAM以及将缓存的坏像素数据提供到所述第二IC上的图像处理电路。
2.如权利要求1所述的图像传感器，其中，对于每个ADC输出存在到所述第三IC的多个裸片间接合，以及对于每个ADC输入存在到所述第一IC的单个裸片间接合。
3.如权利要求1所述的图像传感器，其中所述DRAM对来自各ADC的数据进行缓存。
4.如权利要求3所述的图像传感器，其中所述DRAM缓存被配置为多图像缓存。
5.如权利要求4所述的图像传感器，还包括在所述第三IC内的压缩图像缓存器。
6.如权利要求5所述的图像传感器，其中所述压缩图像缓存器是使用DRAM单元实现的。
7.如权利要求4所述的图像传感器，所述第二IC整合有一次性可编程OTP存储器单元，所述OTP存储器单元被耦接以影响所述第二IC和所述第三IC的操作。
8.如权利要求7所述的图像传感器，其中所述第三IC还包括寄存器，所述寄存器缓存所述OTP存储器单元的输出。
9.如权利要求7所述的图像传感器，其中所述第三IC还包括静态随机存取存储器SRAM。
10.一种成像方法，包括：
在阵列像素IC上接收图像，所述阵列像素IC具有被划分为多个像素子阵列的像素阵列；
捕获图像作为所述像素子阵列的像素中的图像数据，其中每个像素子阵列经由至少一个裸片间接合耦接到多个模数转换器中的分离的、相关联的模数转换器，所述多个模数转换器位于逻辑IC上；
扫描所述像素子阵列，并将来自所述像素子阵列的像素的所述图像数据读入所述相关联的模数转换器，以及将所述图像数据转换为数字图像数据；
读取与所述阵列像素IC和所述逻辑IC分离的DRAM IC上的一次性可编程OTP存储器，以确定在所述DRAM IC上的动态随机存取存储器DRAM中的坏单元的映射；
经由裸片间接合传送所述数字图像数据，以及将所述数字图像数据缓存在所述DRAM中；
读取所述OTP存储器，并缓存来自所述DRAM IC上的OTP存储器的数据，以获取所述阵列像素IC上的像素阵列中的坏像素的映射，以及将所述坏像素的映射提供到所述逻辑IC上的图像处理电路；以及
经由裸片间接合将来自所述DRAM IC上的DRAM的数字图像数据读入所述逻辑IC上的图像处理电路中，并执行图像处理。
11.如权利要求10所述的方法，还包括：
测试所述阵列像素IC以确定所述坏像素的映射；
将所述坏像素的信息编程到所述一次性可编程OTP存储器中；以及
在颜色处理期间使用所述坏像素的信息。
12.如权利要求11所述的方法，还包括经由裸片间接合传送所述坏像素的信息。
13.如权利要求10所述的方法，还包括测试所述DRAM的DRAM单元以识别坏单元，并将关于所述坏单元的信息编程到OTP存储器中。
14.如权利要求10所述的方法，还包括：通过裸片间接合将所述阵列像素IC接合到从由所述逻辑IC和所述DRAM IC构成的组中选择的IC，其中所述阵列像素IC包括光电二极管。
15.一种多集成电路成像设备，包括像素阵列IC、逻辑IC和动态随机存取存储器DRAMIC，所述像素阵列IC通过裸片间接合而接合到所述逻辑IC以及所述DRAM IC通过裸片间接合而接合到所述逻辑IC，在从由所述DRAM IC和所述逻辑IC构成的组中选择的IC上制造一次性可编程OTP存储器，所述多集成电路设备被构造为使得所述OTP存储器的内容被缓存以提供坏像素数据的映射以影响所述逻辑IC上的图像处理电路的操作，以及所述OTP存储器的内容被缓存以提供坏单元数据以影响所述DRAM IC上的DRAM的操作；
所述像素阵列IC具有被划分为多个像素子阵列的像素阵列，其中每个子阵列耦接到多个模数转换器中的分离的、相关联的模数转换器，所述多个模数转换器位于所述逻辑IC上。
16.如权利要求15所述的多集成电路成像设备，其中所述逻辑IC包括所述OTP存储器，以及所述OTP存储器的缓存内容被传送到所述DRAM IC。
17.如权利要求15所述的多集成电路成像设备，其中所述多集成电路设备实现现场可编程门阵列(FPGA)，所述FPGA包括可配置为在所述FPGA内使用的DRAM阵列，以及其中所述OTP存储器至少提供用于所述FPGA的初始配置。
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