KR101079691B1 - 데이터 정렬 방법과 상기 방법을 수행할 수 있는 장치들 - Google Patents

데이터 정렬 방법과 상기 방법을 수행할 수 있는 장치들 Download PDF

Info

Publication number
KR101079691B1
KR101079691B1 KR1020100051608A KR20100051608A KR101079691B1 KR 101079691 B1 KR101079691 B1 KR 101079691B1 KR 1020100051608 A KR1020100051608 A KR 1020100051608A KR 20100051608 A KR20100051608 A KR 20100051608A KR 101079691 B1 KR101079691 B1 KR 101079691B1
Authority
KR
South Korea
Prior art keywords
signal
image data
bit image
read
data
Prior art date
Application number
KR1020100051608A
Other languages
English (en)
Inventor
이보라
박현상
Original Assignee
공주대학교 산학협력단
마루엘에스아이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 공주대학교 산학협력단, 마루엘에스아이 주식회사 filed Critical 공주대학교 산학협력단
Priority to KR1020100051608A priority Critical patent/KR101079691B1/ko
Application granted granted Critical
Publication of KR101079691B1 publication Critical patent/KR101079691B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/745—Circuitry for generating timing or clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Image Input (AREA)

Abstract

데이터 정렬 장치가 개시된다. 상기 데이터 정렬 장치는, 불연속적인 N-비트 영상 데이터를 (M*N)-비트 영상 데이터로 변환하여 저장하고, 리드 인에이블 신호에 응답하여 저장된 (M*N)-비트 영상 데이터와 데이터 제어 신호를 출력하기 위한 버퍼 회로; 및 상기 버퍼 회로로부터 출력되는 상기 (M*N)-비트 영상 데이터를 상기 데이터 제어 신호에 따라 라이트 어드레스에 저장하고, 상기 리드 인에이블 신호에 따라 리드 어드레스로부터 저장된 (M*N)-비트 영상 데이터를 M사이클마다 한번씩 리드하여 M사이클 동안 연속적인 N-비트 영상 데이터로 변환하여 출력하기 위한 메모리 회로를 포함한다.

Description

데이터 정렬 방법과 상기 방법을 수행할 수 있는 장치들{Method for rearranging data and devices using the same}
본 발명의 개념에 따른 실시 예는 데이터 정렬 방법에 관한 것으로, 특히 스케일러에서 불연속적으로 출력되는 영상 데이터를 연속적으로 출력하기 위한 데이터 정열 방법과 상기 방법을 수행할 수 있는 장치들에 관한 것이다.
이미지 센서는 광학 이미지를 전기적 신호로 변환하는 장치이다. 상기 이미지 센서는 픽셀 어레이와 이미지 센서 프로세서(Image Sensor Processor)를 포함한다.
상기 이미지 센서 프로세서는 스케일러를 포함한다. 상기 스케일러는 부표본화(subsampling) 과정을 수행하여, 이미지를 임의의 크기로 축소시킨다. 상기 스케일러는 상기 부표본화 과정에서 영상 데이터를 불연속적으로 출력시킨다.
그러나, 상기 이미지 센서 프로세서로부터 출력되는 영상 데이터는 항상 연속적으로 출력되어야 한다.
따라서 본 발명이 이루고자 하는 기술적 과제는 불연속적으로 출력되는 영상 데이터를 연속적으로 출력되도록 하기 위한 데이터 정렬 방법과 상기 방법을 수행할 수 있는 장치들을 제공하는 것이다.
본 발명의 실시 예에 따른 데이터 정렬 장치는 불연속적인 N-비트 영상 데이터를 (M*N)-비트 영상 데이터로 변환하여 저장하고, 리드 인에이블 신호에 응답하여 저장된 (M*N)-비트 영상 데이터와 데이터 제어 신호를 출력하기 위한 버퍼 회로; 및 상기 버퍼 회로로부터 출력되는 상기 (M*N)-비트 영상 데이터를 상기 데이터 제어 신호에 따라 라이트 어드레스에 저장하고, M 사이클마다 한번씩 상기 리드 인에이블 신호에 따라 리드 어드레스로부터 저장된 (M*N)-비트 영상 데이터를 리드하여 M 사이클 동안 연속적인 N-비트 영상 데이터로 변환하여 출력하기 위한 메모리 회로를 포함한다.
상기 버퍼 회로는 상기 불연속적인 N-비트 영상 데이터 각각을 클락 신호의 (M-1)클락 사이클까지 지연시킨 신호와 상기 불연속적인 N-비트 영상 데이터를 상기 (M*N)-비트 영상 데이터로 변환하여 출력하기 위한 패커; 복수의 제어 신호들과 상기 리드 인에이블 신호를 논리 조합하여 상기 데이터 제어 신호를 생성하기 위한 제어 회로; 및 상기 (M*N)-비트 영상 데이터를 저장하고, 상기 데이터 제어 신호에 응답하여 저장된 (M*N)-비트 영상 데이터를 출력하기 위한 FIFO 데이터 버퍼를 포함하며, 상기 복수의 제어 신호들은 상기 FIFO 데이터 버퍼에 저장된 데이터의 숫자를 의미한다.
실시 예에 따라, 상기 패커는 데이터 인에이블 신호를 토글한 신호와 상기 데이터 인에이블 신호를 논리곱하여 버퍼 라이트 신호를 생성하기 위한 버퍼 라이트 신호 생성 회로를 더 포함한다.
상기 제어 회로는 상기 리드 인에이블 신호를 인버팅하기 위한 제1인버터; 상기 복수의 제어 신호들을 논리합하기 위한 제1OR 게이트; 및 인버팅된 리드 인에이블 신호와 상기 제1OR 게이트로부터 출력되는 신호를 논리곱하여 상기 데이터 제어 신호를 생성하기 위한 제1AND 게이트를 포함한다.
상기 메모리 회로는 상기 버퍼 회로로부터 출력되는 상기 (M*N)-비트 영상 데이터를 상기 데이터 제어 신호인 라이트 인에이블 신호에 따라 라이트 어드레스에 저장하고, 상기 리드 인에이블 신호에 따라 리드 어드레스로부터 연속적인 (M*N)-비트 영상 데이터를 리드하기 위한 메모리; 및 상기 연속적인 (M*N)-비트 영상 데이터를 상기 연속적인 N-비트 영상 데이터로 변환하여 출력하기 위한 언패커를 포함한다.
실시 예에 따라, 상기 메모리 회로는 상기 데이터 제어 신호에 응답하여 리드 준비 신호와 상기 라이트 어드레스를 생성하기 위한 라이트 어드레스 생성기; 상기 리드 준비 신호에 응답하여 상기 리드 인에이블 신호와 상기 리드 어드레스를 생성하기 위한 리드 어드레스 생성기; 및 상기 라이트 인에이블 신호 또는 상기 리드 인에이블 신호에 응답하여 상기 라이트 어드레스 또는 상기 리드 어드레스를 상기 메모리로 전송하여, 라이트 동작 또는 리드 동작을 수행하기 위한 선택기를 더 포함한다.
상기 라이트 어드레스 생성기는 상기 데이터 제어 신호에 응답하여 상기 라이트 어드레스를 래치하기 위한 제1래치; 래치된 라이트 어드레스와 1비트 값을 논리합하여 논리합된 라이트 어드레스를 출력하기 위한 제1산술 논리 연산 장치; 상기 제1산술 논리 연산 장치로부터 출력되는 신호와 수평 해상도를 M비트 라이트 시프팅한 신호가 같은지 비교하기 위한 제2산술 논리 연산 장치; 상기 데이터 제어 신호와 상기 제2산술 논리 연산 장치로부터 출력되는 신호를 논리합하기 위한 제2AND 게이트; 및 상기 제2AND 게이트로부터 출력되는 신호를 래치하여 상기 리드 준비 신호를 출력하기 위한 제2래치를 포함하며, 상기 제1산술 논리 연산 장치로부터 출력되는 신호와 상기 수평 해상도를 M비트 라이트 시프팅한 신호가 같을 때까지 상기 논리합 연산을 계속한다.
상기 리드 어드레스 생성기는 상기 리드 준비 신호를 래치하기 위한 제3래치; 래치된 리드 준비 신호에 응답하여 상기 리드 어드레스를 래치하기 위한 제4래치; 래치된 리드 어드레스와 1비트 값을 논리합하여 논리합된 리드 어드레스를 출력하기 위한 제3산술 논리 연산 장치; 수평 해상도와 상기 제3산술 논리 연산 장치로부터 출력되는 신호가 같은지 비교하기 위한 제4산술 논리 연산 장치; 상기 제4래치로부터 출력되는 신호를 라이트 시프트하여 상기 리드 어드레스를 출력하기 위한 시프터; 제4래치로부터 출력되는 신호를 인버팅하기 위한 제2인버터; 상기 제3래치로부터 출력되는 신호와 상기 제4래치 출력 인버팅 신호를 논리합하여 상기 리드 인에이블 신호를 출력하기 위한 제3AND 게이트를 포함한다.
본 발명의 실시 예에 따른 데이터 정렬 시스템은 N-비트 영상 데이터를 불연속적으로 출력하는 스케일러; 및 상기 데이터 정렬 장치를 포함한다.
본 발명의 실시 예에 따른 데이터 정렬 방법은 불연속적인 N-비트 영상 데이터를 (M*N)-비트 영상 데이터로 변환하여 FIFO 버퍼에 저장하고, 버퍼 리드 인에이블 신호에 응답하여 저장된 (M*N)-비트 영상 데이터와 데이터 제어 신호를 출력하는 단계; 및 상기 버퍼 회로로부터 출력되는 상기 (M*N)-비트 영상 데이터를 상기 데이터 제어 신호에 따라 메모리의 라이트 어드레스에 저장하고, 상기 리드 인에이블 신호에 따라 메모리의 리드 어드레스로부터 저장된 (M*N)-비트 영상 데이터를 연속적으로 리드하여 연속적인 N-비트 영상 데이터로 변환하여 출력하는 단계를 포함한다.
본 발명의 실시 예에 따른 데이터 정렬 방법과 상기 방법을 수행할 수 있는 장치들은 데이터 정렬 장치를 구비함으로써, 불연속적으로 출력되는 영상 데이터를 연속적으로 출력되도록 하는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 데이터 정렬 시스템의 블락도를 나타낸다.
도 2는 도 1에 도시된 데이터 정렬 장치의 블록도를 나타낸다.
도 3은 도 2에 도시된 패커의 회로도를 나타낸다.
도 4는 도 2에 도시된 라이트 어드레스 생성기의 회로도를 나타낸다.
도 5는 도 2에 도시된 리드 어드레스 생성기의 회로도를 나타낸다.
도 6은 도 2에 도시된 데이터 정렬 장치의 동작을 제어하기 위한 신호들의 타이밍도이다.
도 7은 본 발명의 실시 예에 따른 데이터 정렬 방법을 설명하기 위한 플로우차트이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 데이터 정렬 시스템의 블록도를 나타낸다.
데이터 정렬 시스템(1)은 픽셀 어레이(3), 아날로그 디지털 컨버터(5), 및 이미지 센서 프로세서(6)를 포함한다.
픽셀 어레이(3)는 입사광에 따라 RGB 컬러 신호들(또는 RGB 컬러 정보)을 출력하기 위한 다수의 픽셀들을 포함한다. 상기 다수의 픽셀들 각각은 해당하는 컬러 필터들 각각을 통하여 입력된 입사광에 상응하는 컬러 신호들 각각을 출력한다.
아날로그 디지털 컨버터(5)는 픽셀 어레이(3)로부터 출력되는 컬러 신호들 각각을 디지털 신호를 변환한다. 상기 디지털 신호는 영상 데이터를 의미한다.
이미지 센서 프로세서(6)는 아날로그 디지털 컨버터(5)로부터 출력되는 디지털 신호를 수신하여 여러가지 동작을 수행한다. 예컨대, 이미지 센서 프로세서(6)는 컬러 보간, 컬러 수정, 감마 수정, 밝기 조절, 및 스켈링 동작을 수행할 수 있다.
이미지 센서 프로세서(6)는 상기 스켈링 동작을 수행하기 위해 스케일러(7)를 포함할 수 있다.
스케일러(7)는 부표본화(subsampling) 과정을 수행하여, 이미지를 임의의 크기로 축소시킨다. 스케일러(7)는 상기 부표본화 과정에서 상기 영상 데이터를 불연속적으로 출력시킨다.
그러나, 이미지 센서 프로세서(6)로부터 출력되는 영상 데이터는 항상 연속적으로 출력되어야 한다.
따라서, 이미지 센서 프로세서(6)는 상기 영상 데이터를 연속적으로 출력하기 위해 데이터 정렬 장치(10)를 더 포함할 수 있다.
데이터 정렬 장치(10)는 스케일러(7)로부터 출력되는 불연속적인 영상 데이터(16bi)를 정렬하여 연속적인 영상 데이터(16bo)로 출력한다.
도 2는 도 1에 도시된 데이터 정렬 장치의 블록도를 나타낸다.
도 1과 도 2를 참조하면, 데이터 정렬 장치(10)는 버퍼 회로(20)와 메모리 회로(30)를 포함한다.
버퍼 회로(20)는 불연속적인 N-비트 영상 데이터(16bi)를 (M*N)-비트 영상 데이터(32b)로 변환하여 버퍼 라이트 신호(fifo_wr)에 따라 저장하고, 리드 인에이블 신호(rd_en)에 응답하여, 저장된 (M*N)-비트 영상 데이터와 데이터 제어 신호를 출력한다.
상기 불연속적인 N-비트 영상 데이터(16bi)는 스케일러(7)로부터 출력된다.
상기 데이터 제어 신호는 FIFO 데이터 버퍼 리드 신호(fifo_rd), 또는 메모리 라이트 인에이블 신호(wr_en)를 의미한다. FIFO 리드 신호(firo_rd)는 메모리 라이트 인에이블 신호(wr_en)와 같은 신호이다.
버퍼 회로(20)는 패커(40), FIFO 데이터 버퍼(50), 및 제어 회로(60)를 포함한다.
도 3은 도 2에 도시된 패커의 회로도를 나타낸다.
도 1 내지 도 3을 참조하면, 패커(40)는 복수의 래치들(41)을 포함한다.
패커(40)는 상기 불연속적인 N-비트 영상 데이터(16bi) 각각을 복수의 래치들(41) 각각을 이용하여 클락 신호(미도시)의 (M-1)-클락 사이클까지 지연시킨 신호와 상기 불연속적인 N-비트 영상 데이터(16bi)를 상기 (M*N)-비트 영상 데이터(32b)로 변환하여 출력한다. 상기 N은 자연수이고, 상기 M은 2이상의 자연수이다. 상기 클락 신호(미도시)는 데이터 정렬 장치(10)를 구동하기 위한 신호이다.
M이 2이고, N이 16일 때, 패커(40)는 불연속적인 16비트 영상 데이터 각각을 클락 신호(미도시)의 1클락 사이클 동안 지연시킨 신호와 상기 불연속적인 N-비트 영상 데이터를 (2*16)비트 영상 데이터로 변환하여 출력한다. 즉, 패커(40)는 32비트 영상데이터를 출력한다.
패커(40)는 버퍼 라이트 신호 생성 회로(43)를 더 포함한다.
버퍼 라이트 신호 생성 회로(43)는 데이터 인에이블 신호(PI_EN)를 토글한 신호와 데이터 인에이블 신호(PI_EN)를 논리곱하여 버퍼 라이트 신호(fifo_wr)를 생성한다.
FIFO 데이터 버퍼(50)는 버퍼 라이트 신호(fifo_wr)에 응답하여 상기 (M*N)-비트 영상 데이터를 저장하고, FIFO 데이터 버퍼 리드 신호(fifo_rd)에 응답하여 저장된 (M*N)-비트 영상 데이터를 출력한다.
실시 예에 따라, FIFO 데이터 버퍼(50)는 복수의 제어 신호들(3b)를 출력할 수 있다.
복수의 제어 신호들(3b)은 FIFO 데이터 버퍼(50)에 저장된 데이터의 숫자를 의미한다. 예컨대, FIFO 데이터 버퍼(50)에 저장된 데이터가 하나 존재할 때, 복수의 제어 신호들(3b)은 '1'을 가지며, FIFO 데이터 버퍼(50)에 저장된 데이터가 하나도 존재하지 않을 때, 복수의 제어 신호들(3b)은 '0'을 가진다.
제어 회로(60)는 복수의 제어 신호들(3b)과 리드 인에이블 신호(rd_en)를 논리 조합하여 데이터 제어 신호를 생성한다.
상기 데이터 제이 신호는 FIFO 데이터 버퍼 리드 신호(fifo_rd), 또는 메모리 라이트 인에이블 신호(wr_en)을 의미한다.
제어 회로(60)는 제1인버터(61), 제1OR 게이트(63), 및 제1AND 게이트(65)를 포함한다.
제1인버터(61)는 리드 인에이블 신호(rd_en)를 인버팅한다.
제1OR 게이트(63)는 복수의 제어 신호들(3b)을 논리합한다.
제1AND 게이트(65)는 인버팅된 리드 인에이블 신호와 제1OR 게이트(63)로부터 출력되는 신호를 논리곱하여 상기 데이터 제어 신호를 생성한다.
메모리 회로(30)는 버퍼 회로(20)로부터 출력되는 상기 (M*N)-비트 영상 데이터를 라이트 인에이블 신호(wr_en)에 따라 라이트 어드레스(waddr)에 저장하고, 리드 인에이블 신호(rd_en)에 따라 리드 어드레스(raddr)로부터 저장된 (M*N)-비트 영상 데이터를 연속적으로 리드하여 연속적인 N-비트 영상 데이터(16bo)로 변환하여 출력한다.
메모리 회로(30)는 메모리(70)와 언패커(110)를 포함한다.
메모리(70)는 버퍼 회로(20)로부터 출력되는 상기 (M*N)-비트 영상 데이터를 메모리 라이트 인에이블 신호(wr_en)에 따라 라이트 어드레스(waddr)에 저장하고, 리드 인에이블 신호(rd_en)에 따라 리드 어드레스(raddr)로부터 연속적인 (M*N)-비트 영상 데이터를 리드한다.
메모리(70)는 휘발성 메모리 또는 비휘발성 메모리로 구현될 수 있다. 예컨대, 메모리(70)는 휘발성 메모리인 SRAM으로 구현될 수 있다.
메모리 회로(30)는 라이트 어드레스 생성기(80), 리드 어드레스 생성기(90), 및 선택기(100)를 더 포함할 수 있다.
라이트 어드레스 생성기(80)는 메모리 라이트 인에이블 신호(wr_en)에 응답하여 리드 준비 신호(SOR)와 상기 라이트 어드레스(waddr)를 생성한다.
도 4는 도 2에 도시된 라이트 어드레스 생성기의 회로도를 나타낸다.
도 1 내지 도 4를 참조하면, 라이트 어드레스 생성기(80)는 제1래치(81), 제1산술 논리 연산 장치(83), 제2산술 논리 연산 장치(85), 제2AND 게이트(87), 및 제2래치(89)를 포함한다.
제1래치(81)는 메모리 라이트 인에이블 신호(wr_en)에 응답하여 상기 라이트 어드레스(waddr)를 래치한다.
제1산술 논리 연산 장치(83)는 래치된 라이트 어드레스(waddr)와 1비트 값을 논리합하여 논리합된 라이트 어드레스(waddr)를 출력한다,
제2산술 논리 연산 장치(85)는 제1산술 논리 연산 장치(83)로부터 출력되는 신호와 수평 해상도(HSIZE)를 M비트 라이트 시프팅한 신호가 같은지 비교한다.
상기 수평 해상도(HSIZE)는 불연속적으로 입력되는 (M*N)-비트 영상 데이터(16bi) 라인들 중 하나의 픽셀 갯수 카운팅 값을 의미한다. 실시 예에 따라, 상기 수평 해상도(HSIZE)는 고정된 임의의 값을 가질 수 있다. 예컨대, 수평 해상도(HSIZE)가 8비트의 임의의 값을 가질 때, 수평 해상도(HSIZE)를 1비트 라이트 시프팅한 신호는 7비트가 된다.
라이트 어드레스 생성기(80)는 제1산술 논리 연산 장치(83)로부터 출력되는 신호와 상기 수평 해상도(HSIZE)를 1비트 라이트 시프팅한 신호가 같을 때까지 상기 논리합 연산을 계속해서 수행한다.
제2AND 게이트(87)는 메모리 라이트 인에이블 신호(wr_en)와 제2산술 논리 연산 장치(85)로부터 출력되는 신호를 논리곱한다. 제2산술 논리 연산 장치(85)로부터 출력되는 신호는 제1산술 논리 연산 장치(83)로부터 출력되는 신호와 수평 해상도를 M비트 라이트 시프팅한 신호가 같을 때 출력되는 신호이다.
제2래치(89)는 제2AND 게이트(87)로부터 출력되는 신호를 래치하여 상기 리드 준비 신호(SOR)를 출력한다.
리드 어드레스 생성기(90)는 라이트 어드레스 생성기(80)로부터 출력되는 리드 준비 신호(SOR)에 응답하여 리드 인에이블 신호(rd_en)와 상기 리드 어드레스(raddr)를 생성한다.
도 5는 도 2에 도시된 리드 어드레스 생성기의 회로도를 나타낸다.
도 1 내지 도 5를 참조하면, 리드 어드레스 생성기(90)는 제3래치(91), 제4래치(93), 제3산술 논리 연산 장치(95), 제4산술 논리 연산 장치(97), 시프터(99), 제2인버터(101), 및 제3AND 게이트(103)를 포함한다.
제3래치(91)는 리드 준비 신호(sor)를 래치한다.
제4래치(93)는 래치된 리드 준비 신호(rmode)에 응답하여 상기 리드 어드레스(raddr)를 래치한다. 상기 래치된 리드 준비 신호(rmode)는 상기 리드 어드레스(raddr)를 발생하는 구간을 나타내는 신호이다.
제3산술 논리 연산 장치(95)는 래치된 리드 어드레스(raddr)와 1비트 값을 논리합하여 논리합된 리드 어드레스(raddr)를 출력한다.
제4산술 논리 연산 장치(97)는 수평 해상도(HSIZE)와 제3산술 논리 연산 장치(95)로부터 출력되는 신호가 같은지 비교한다.
리드 어드레스 생성기(90)는 제3산술 논리 연산 장치(95)로부터 출력되는 신호와 상기 수평 해상도(HSIZE)가 같을 때까지 상기 논리합 연산을 계속해서 수행한다.
시프터(99)는 제4래치(93)로부터 출력되는 신호를 M비트 라이트 시프트하여 상기 라이트 어드레스(waddr)를 출력한다.
리드 어드레스 생성기(90)는 제4래치(93)로부터 출력되는 신호를 라이트 시프트함으로써 클락 신호(미도시)의 M사이클 마다 한번 씩 리드 어드레스(raddr)가 생성된다.
상기 라이트 어드레스(waddr)와 상기 리드 어드레스(raddr)는 상기 클락 신호(미도시)의 M사이클마다 증가된다.
제2인버터(101)는 제4래치(93)로부터 출력되는 신호를 인버팅한다.
제3AND 게이트(103)는 래치된 리드 준비 신호(rmode)와 인버팅 신호를 논리곱하여 리드 인에이블 신호(rd_en)를 출력한다.
선택기(100)는 리드 인에이블 신호(rd_en)에 응답하여 상기 라이트 어드레스(waddr) 또는 상기 리드 어드레스(raddr)를 메모리(70)로 전송하여, 라이트 동작 또는 리드 동작을 수행한다. 예컨대, 선택기(100)는 멀티 플렉서로 구현될 수 있다.
언패커(110)는 연속적인 (M*N)-비트 영상 데이터를 상기 연속적인 N-비트 영상 데이터(16bo)로 변환하여 출력한다.
도 6은 도 2에 도시된 데이터 정렬 장치의 동작을 제어하기 위한 신호들의 타이밍도이다.
도 1 내지 도 6을 참조하면, 데이터 인에이블 신호(PI_EN)는 스케일러(미도시)로부터 출력되는 신호로 상기 영상 데이터가 불연속적으로 출력된다.
버퍼 라이트 신호 생성 회로(43)는 데이터 인에이블 신호(PI_EN)를 토글한 신호와 데이터 인에이블 신호(PI_EN)를 논리곱하여 버퍼 라이트 신호(fifo_wr)를 생성한다.
제어 회로(60)는 복수의 제어 신호들(3b)과 리드 인에이블 신호(rd_en)를 논리 조합하여 FIFO 데이터 버퍼 리드 신호(fifo_rd)를 생성한다.
상기 버퍼 리드 신호(fifo_rd)와 메모리 라이트 인에이블 신호(wr_en)는 같은 신호이다.
메모리(70)는 버퍼 회로(20)로부터 출력되는 상기 (M*N)-비트 영상 데이터를 상기 메모리 라이트 인에이블 신호(wr_en)에 따라 라이트 어드레스(waddr)에 저장하고, 상기 리드 인에이블 신호(rd_en)에 따라 리드 어드레스(raddr)로부터 연속적인 (M*N)-비트 영상 데이터를 리드한다.
라이트 어드레스 생성기(80)는 메모리 라이트 인에이블 신호(wr_en)에 응답하여 리드 준비 신호(SOR)와 상기 라이트 어드레스(waddr)를 생성한다.
리드 어드레스 생성기(90)는 상기 리드 준비 신호(SOR)에 응답하여 리드 인에이블 신호(rd_en)와 상기 리드 어드레스(raddr)를 생성한다. 상기 리드 인에이블 신호(rd_en)은 클락 신호(미도시)의 M사이클 마다 한번씩 발생한다.
상기 라이트 어드레스(waddr)과 상기 리드 어드레스(raddr)는 상기 클락 신호(미도시)의 M사이클마다 증가된다.
데이터 정렬 장치(10)의 리드 동작과 라이트 동작은 M클락마다 한 번씩 수행된다. 따라서 데이터 정렬 장치(10)는 상기 리드 동작과 상기 라이트 동작을 배타적으로 수행하도록 상기 메모리 라이트 인에이블(wr_en)와 상기 리드 인에이블 신호(rd_en)를 배타적으로 생성한다.
따라서, 데이터 정렬 장치(10)는 하나의 메모리(70)만을 사용하여도 상기 리드 동작과 상기 라이트 동작을 충돌없이 배타적으로 수행할 수 있다.
도 7은 본 발명의 실시 예에 따른 데이터 정렬 방법을 설명하기 위한 플로우차트이다.
버퍼 회로(20)는 불연속적인 N-비트 영상 데이터(16bi)를 (M*N)-비트 영상 데이터(32b)로 변환하여 저장하고, 리드 인에이블 신호(rd_en)에 응답하여 저장된 (M*N)-비트 영상 데이터와 상기 데이터 제어 신호를 출력한다(S10).
메모리 회로(30)는 버퍼 회로(20)로부터 출력되는 상기 (M*N)-비트 영상 데이터(32b)를 상기 데이터 제어 신호에 따라 라이트 어드레스(waddr)에 저장하고, 리드 인에이블 신호(rd_en)에 따라 리드 어드레스(raddr)로부터 저장된 (M*N)-비트 영상 데이터(32b)를 연속적으로 리드하여 연속적인 N-비트 영상 데이터(16bo)로 변환하여 출력한다(S20).
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1: 데이터 정렬 시스템
3: 픽셀 어레이
6: 이미지 센서 프로세서
10: 데이터 정렬 장치
20: 버퍼 회로
30: 메모리 회로
40: 패커
50: FIFO 데이터 버퍼
60: 제어 회로
70: 메모리
80: 라이트 어드레스 생성기
90: 리드 어드레스 생성기
100: 선택기
110: 언패커

Claims (10)

  1. 불연속적인 N-비트 영상 데이터를 (M*N)-비트 영상 데이터로 변환하여 저장하고, 리드 인에이블 신호에 응답하여 저장된 (M*N)-비트 영상 데이터와 데이터 제어 신호를 출력하기 위한 버퍼 회로; 및
    상기 버퍼 회로로부터 출력되는 상기 (M*N)-비트 영상 데이터를 상기 데이터 제어 신호에 따라 라이트 어드레스에 저장하고, 상기 리드 인에이블 신호에 따라 리드 어드레스로부터 저장된 (M*N)-비트 영상 데이터를 M 사이클 마다 한번씩 리드하여 M 사이클 동안 연속적인 N-비트 영상 데이터로 출력하기 위한 메모리 회로를 포함하는 데이터 정렬 장치.
  2. 제1항에 있어서, 상기 버퍼 회로는,
    상기 불연속적인 N-비트 영상 데이터 각각을 클락 신호의 (M-1)클락 사이클까지 지연시킨 신호와 상기 불연속적인 N-비트 영상 데이터를 상기 (M*N)-비트 영상 데이터로 변환하여 출력하기 위한 패커;
    복수의 제어 신호들과 상기 리드 인에이블 신호를 논리 조합하여 상기 데이터 제어 신호를 생성하기 위한 제어 회로; 및
    상기 (M*N)-비트 영상 데이터를 저장하고, 상기 데이터 제어 신호에 응답하여 저장된 (M*N)-비트 영상 데이터를 출력하기 위한 FIFO 데이터 버퍼를 포함하며,
    상기 복수의 제어 신호들은 상기 FIFO 데이터 버퍼에 저장된 데이터의 숫자를 의미하는 데이터 정렬 장치.
  3. 제2항에 있어서, 상기 패커는,
    데이터 인에이블 신호를 토글한 신호와 상기 데이터 인에이블 신호를 논리곱하여 버퍼 라이트 신호를 생성하기 위한 버퍼 라이트 신호 생성 회로를 더 포함하는 데이터 정렬 장치.
  4. 제2항에 있어서, 상기 제어 회로는,
    상기 리드 인에이블 신호를 인버팅하기 위한 제1인버터;
    상기 복수의 제어 신호들을 논리합하기 위한 제1OR 게이트; 및
    인버팅된 리드 인에이블 신호와 상기 제1OR 게이트로부터 출력되는 신호를 논리곱하여 상기 데이터 제어 신호를 생성하기 위한 제1AND 게이트를 포함하는 데이터 정렬 장치.
  5. 제1항에 있어서, 상기 메모리 회로는,
    상기 버퍼 회로로부터 출력되는 상기 (M*N)-비트 영상 데이터를 상기 데이터 제어 신호에 따라 라이트 어드레스에 저장하고, 상기 리드 인에이블 신호에 따라 리드 어드레스로부터 M 사이클마다 한번씩 (M*N)-비트 영상 데이터를 리드하기 위한 메모리; 및
    상기 (M*N)-비트 영상 데이터를 M 사이클 동안 상기 연속적인 N-비트 영상 데이터로 변환하여 출력하기 위한 언패커를 포함하는 데이터 정렬 장치.
  6. 제5항에 있어서, 상기 메모리 회로는,
    상기 데이터 제어 신호에 응답하여 리드 준비 신호와 상기 라이트 어드레스를 생성하기 위한 라이트 어드레스 생성기;
    상기 리드 준비 신호에 응답하여 상기 리드 인에이블 신호와 상기 리드 어드레스를 생성하기 위한 리드 어드레스 생성기; 및
    상기 리드 인에이블 신호에 응답하여 상기 라이트 어드레스 또는 상기 리드 어드레스를 상기 메모리로 전송하여, 라이트 동작 또는 리드 동작을 수행하기 위한 선택기를 더 포함하는 데이터 정렬 장치.
  7. 제6항에 있어서, 상기 라이트 어드레스 생성기는,
    상기 데이터 제어 신호에 응답하여 상기 라이트 어드레스를 래치하기 위한 제1래치;
    래치된 라이트 어드레스와 1비트 값을 논리합하여 논리합된 라이트 어드레스를 출력하기 위한 제1산술 논리 연산 장치;
    상기 제1산술 논리 연산 장치로부터 출력되는 신호와 수평 해상도를 M비트 라이트 시프팅한 신호가 같은지 비교하기 위한 제2산술 논리 연산 장치;
    상기 데이터 제어 신호와 상기 제2산술 논리 연산 장치로부터 출력되는 신호를 논리곱하기 위한 제2AND 게이트; 및
    상기 제2AND 게이트로부터 출력되는 신호를 래치하여 상기 리드 준비 신호를 출력하기 위한 제2래치를 포함하며,
    상기 제1산술 논리 연산 장치로부터 출력되는 신호와 상기 수평 해상도를 M비트 라이트 시프팅한 신호가 같을 때까지 상기 논리합 연산을 계속해서 수행하는 데이터 정렬 장치.
  8. 제6항에 있어서, 상기 리드 어드레스 생성기는,
    상기 리드 준비 신호를 래치하기 위한 제3래치;
    래치된 리드 준비 신호에 응답하여 상기 리드 어드레스를 래치하기 위한 제4래치;
    래치된 리드 어드레스와 1비트 값을 논리합하여 논리합된 리드 어드레스를 출력하기 위한 제3산술 논리 연산 장치;
    수평 해상도와 상기 제3산술 논리 연산 장치로부터 출력되는 신호가 같은지 비교하기 위한 제4산술 논리 연산 장치;
    상기 제4래치로부터 출력되는 신호를 M 비트 라이트 시프트하여 상기 리드 어드레스를 출력하기 위한 시프터;
    상기 제4래치로부터 출력되는 신호를 인버팅하기 위한 제2인버터; 및
    상기 제3래치로부터 출력되는 신호와 상기 4래치 출력 인버팅 신호를 논리곱하여 상기 리드 인에이블 신호를 출력하기 위한 제3AND 게이트를 포함하는 데이터 정렬 장치.
  9. N-비트 영상 데이터를 불연속적으로 출력하는 스케일러; 및
    데이터 정렬 장치를 포함하며,
    상기 데이터 정렬 장치는,
    상기 불연속적인 N-비트 영상 데이터를 (M*N)-비트 영상 데이터로 변환하여 저장하고, 리드 인에이블 신호에 응답하여 저장된 (M*N)-비트 영상 데이터와 데이터 제어 신호를 출력하기 위한 버퍼 회로; 및
    상기 버퍼 회로로부터 출력되는 상기 (M*N)-비트 영상 데이터를 상기 데이터 제어 신호에 따라 라이트 어드레스에 저장하고, 상기 리드 인에이블 신호에 따라 리드 어드레스로부터 저장된 (M*N)-비트 영상 데이터를 M 사이클마다 한번씩 리드하여 M 사이클 동안 연속적인 N-비트 영상 데이터로 출력하기 위한 메모리 회로를 포함하는 데이터 정렬 시스템.
  10. 불연속적인 N-비트 영상 데이터를 (M*N)-비트 영상 데이터로 변환하여 FIFO 버퍼에 저장하고, 리드 인에이블 신호에 응답하여 저장된 (M*N)-비트 영상 데이터와 데이터 제어 신호를 출력하는 단계; 및
    상기 버퍼 회로로부터 출력되는 상기 (M*N)-비트 영상 데이터를 상기 데이터 제어 신호에 따라 메모리의 라이트 어드레스에 저장하고, 상기 리드 인에이블 신호에 따라 메모리의 리드 어드레스로부터 저장된 (M*N)-비트 영상 데이터를 연속적으로 리드하여 연속적인 N-비트 영상 데이터로 변환하여 출력하는 단계를 포함하는 데이터 정렬 방법.
KR1020100051608A 2010-06-01 2010-06-01 데이터 정렬 방법과 상기 방법을 수행할 수 있는 장치들 KR101079691B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100051608A KR101079691B1 (ko) 2010-06-01 2010-06-01 데이터 정렬 방법과 상기 방법을 수행할 수 있는 장치들

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100051608A KR101079691B1 (ko) 2010-06-01 2010-06-01 데이터 정렬 방법과 상기 방법을 수행할 수 있는 장치들

Publications (1)

Publication Number Publication Date
KR101079691B1 true KR101079691B1 (ko) 2011-11-04

Family

ID=45397103

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100051608A KR101079691B1 (ko) 2010-06-01 2010-06-01 데이터 정렬 방법과 상기 방법을 수행할 수 있는 장치들

Country Status (1)

Country Link
KR (1) KR101079691B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10409593B2 (en) 2017-03-31 2019-09-10 Samsung Electronics Co., Ltd. Semiconductor device
US10649771B2 (en) 2017-03-31 2020-05-12 Samsung Electronics Co., Ltd. Semiconductor device
CN111654651A (zh) * 2019-03-04 2020-09-11 豪威科技股份有限公司 用于多晶片图像传感器的具有同时读取和写入功能的dram

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10409593B2 (en) 2017-03-31 2019-09-10 Samsung Electronics Co., Ltd. Semiconductor device
US10649771B2 (en) 2017-03-31 2020-05-12 Samsung Electronics Co., Ltd. Semiconductor device
US10990388B2 (en) 2017-03-31 2021-04-27 Samsung Electronics Co., Ltd. Semiconductor device
US11645072B2 (en) 2017-03-31 2023-05-09 Samsung Electronics Co., Ltd. Semiconductor device
CN111654651A (zh) * 2019-03-04 2020-09-11 豪威科技股份有限公司 用于多晶片图像传感器的具有同时读取和写入功能的dram

Similar Documents

Publication Publication Date Title
US20110122274A1 (en) Ddr counter circuits, analog to digital converters, image sensors and digital imaging systems including the same
US7352494B2 (en) Pixel block data generating device and pixel block data generating method
US9654716B2 (en) Image pickup apparatus, image pickup system, driving method for the image pickup apparatus, and inspection method for the image pickup apparatus
WO2017183117A1 (ja) Ａ／ｄ変換器、固体撮像装置、固体撮像装置の駆動方法及び電子機器
US11172149B2 (en) Image sensing system using average pixel data and operating method thereof
KR101079691B1 (ko) 데이터 정렬 방법과 상기 방법을 수행할 수 있는 장치들
US11115611B2 (en) Solid-state imaging device and imaging system
US10423565B2 (en) Data transmission systems having a plurality of transmission lanes and methods of testing transmission data in the data transmission systems
US20160295150A1 (en) Counting apparatus and image sensor including the same
US8565542B2 (en) Data processing apparatus and data processing method
JP2010220148A (ja) コード生成回路およびイメージセンサ
WO2021114542A1 (zh) 一种片内复用型像素控制电路
JP2012049669A (ja) 再構成可能演算装置、データ圧縮装置及びプログラム
JP2006318315A (ja) 画像処理パイプライン回路
JP6136170B2 (ja) 画像処理装置、画像処理方法、及び撮像装置
JP2008028768A (ja) アナログフロントエンド装置
KR20160067577A (ko) 이미지 프로세서, 상기 이미지 프로세서의 동작 방법, 및 상기 이미지 프로세서를 포함하는 애플리케이션 프로세서
US20240163571A1 (en) Image processing apparatus including line interleaving controller and operating method thereof
JP2012059131A (ja) Ｓｉｍｄ型マイクロプロセッサ及びその処理方法
US20050093871A1 (en) Digital line delay using a single port memory
JP2011097279A (ja) データ処理回路、集積回路装置及び電子機器
JP2021090187A5 (ko)
JPH1127490A (ja) ラインメモリ装置
JP2011192058A (ja) 画像処理装置
JP4710823B2 (ja) 信号処理回路

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141006

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151026

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20161122

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190122

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20191125

Year of fee payment: 9