CN111613539B - 晶圆级三维异质集成器件的多层制备方法及系统 - Google Patents
晶圆级三维异质集成器件的多层制备方法及系统 Download PDFInfo
- Publication number
- CN111613539B CN111613539B CN202010443284.7A CN202010443284A CN111613539B CN 111613539 B CN111613539 B CN 111613539B CN 202010443284 A CN202010443284 A CN 202010443284A CN 111613539 B CN111613539 B CN 111613539B
- Authority
- CN
- China
- Prior art keywords
- layer
- module
- hole
- bcb
- wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 16
- 239000010410 layer Substances 0.000 claims abstract description 97
- 238000000034 method Methods 0.000 claims abstract description 74
- 239000002184 metal Substances 0.000 claims abstract description 42
- 229910052751 metal Inorganic materials 0.000 claims abstract description 42
- 238000001259 photo etching Methods 0.000 claims abstract description 23
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 23
- 239000011241 protective layer Substances 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 claims description 29
- 238000005530 etching Methods 0.000 claims description 16
- 238000004528 spin coating Methods 0.000 claims description 16
- 239000007788 liquid Substances 0.000 claims description 7
- 239000003989 dielectric material Substances 0.000 claims description 4
- 238000009713 electroplating Methods 0.000 abstract description 18
- 238000011161 development Methods 0.000 abstract description 11
- 230000003647 oxidation Effects 0.000 abstract description 7
- 238000007254 oxidation reaction Methods 0.000 abstract description 7
- 238000004544 sputter deposition Methods 0.000 abstract description 6
- 238000012536 packaging technology Methods 0.000 abstract description 4
- 238000001020 plasma etching Methods 0.000 abstract description 4
- 238000001000 micrograph Methods 0.000 abstract description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 26
- 238000004806 packaging method and process Methods 0.000 description 12
- 239000010949 copper Substances 0.000 description 7
- 238000010884 ion-beam technique Methods 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- 238000012545 processing Methods 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003292 glue Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 description 1
- QPLDLSVMHZLSFG-UHFFFAOYSA-N Copper oxide Chemical compound [Cu]=O QPLDLSVMHZLSFG-UHFFFAOYSA-N 0.000 description 1
- 239000005751 Copper oxide Substances 0.000 description 1
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 1
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910000431 copper oxide Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5383—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明提供了一种晶圆级三维异质集成器件的多层制备方法及系统，针对长周期多层介质工艺流程中多次光刻显影金属层氧化剥离，以及长时间电镀导致的介质脱落等现象，提出在衬底金属层之上先旋涂一层较薄的电介质作为保护层，工艺流程到金属顶层再将保护层选择性刻蚀至贯通，溅射电镀金属与底层金属互联；针对制作微小图形光刻显影不彻底导致图形不准的情况，提出在光敏电介质光刻显影图形后，旋涂一层与电介质同性的光刻胶光刻显影(与介质层图形相同)，采用等离子体刻蚀的方法将不准的图形边缘刻蚀去除。本发明有效解决了基于光敏电介质的晶圆级多层三维封装工艺中电介质脱胶和图形精度不高的问题。
Description
技术领域
本发明涉及晶圆级异质集成封装技术领域，具体地，涉及一种晶圆级三维异质集成器件的多层制备方法及系统，尤其涉及一种提高基于光敏电介质的晶圆级三维异质集成器件成品率的工艺方法。
背景技术
晶圆级封装是直接在晶圆衬底上对芯片和无源器件进行封装集成和再布线，其优点是可以直接利用微纳工艺设备实现系统级封装，可以降低成本。此外，随着光刻技术的不断发展，众多具有良好电性能的光刻胶被大量利用，这使得一些薄膜封装无源器件性能得以逐步提高。
对于光敏电介质多层工艺的三维异质集成封装，苯并环丁烯(BCB)是一种性能优秀的光敏电介质，在国内外的学术界、工业界备受关注，广泛采用。晶圆级三维异质集成封装器件的制备工艺流程涉及了多层金属和通孔的制作，通常采用的方法为电介质开孔，溅射金属层、光刻胶制作图形、电镀与离子束刻蚀金属电镀。对于多层介质无源器件，特别是基片集成波导器件，电镀工艺的好坏往往决定着器件的加工成品率，这个过程往往会出现电镀的渗透、脱胶等现象。这种现象的主要原因是多层BCB工艺流程中，为增加膜厚需要层层堆积，工艺流程长，硅基上的金属层发生了氧化以及电镀时间过长电介质发生化学反应导致脱落。
专利文献CN110534435A公开了一种三维多芯片异质集成的扇出型封装结构的封装方法包括以下步骤：制作第一模块，制作第二模块，将第二模块与第一模块进行匹配组合，形成三维多芯片异质集成的扇出型封装结构。本发明的三维多芯片异质集成的扇出型封装结构的封装方法能够有效减小寄生效应和通路损耗，功能芯片集成度高，异质集成扇出型封装的体积和传输距离小，提高传输效率，降低封装成本、且散热效果好。该专利在工艺优化上仍然有待提高的空间。
发明内容
针对现有技术中的缺陷，本发明的目的是提供一种晶圆级三维异质集成器件的多层制备方法及系统。
根据本发明提供的一种基于光敏电介质的晶圆级三维异质集成器件的多层制备方法，包括：步骤S1：在衬底上制备薄层BCB(厚度小于10um)，进行高温固化，该层作为保护层；步骤S2：制作含通孔的多层BCB，本发明为2层；步骤S3：制作金属互连层；步骤S4：制作互连层之上含通孔的多层BCB，本发明为3层；步骤S5：在BCB上旋涂同性光刻胶QN5300，光刻显影相同图案；步骤S6：采用离子束刻蚀步骤S1中的薄层BCB，形成贯通孔；步骤S7：去除QN5300，制备顶层金属层；步骤S8：获取基于光敏电介质的晶圆级三维异质集成器件的多层制备结果信息。步骤S1没有进行光刻与显影工艺。
优选地，步骤S1包括：步骤S1.1：采用转速大于设定阈值的旋涂液体电介质。步骤S1.1中，保护层的厚度在后期会影响实验的精度，因此需根据材料微调参数。
优选地，步骤S1包括：步骤S1.2：采取温度高于设定阈值的固化操作。
优选地，所述步骤S2包括：步骤S2.1：采用光刻工艺制作金属化通孔，所述金属化通孔的形状采用以下任意一种形状：-圆锥台形；-四棱台形。
由于一些具有很好高频性能的光刻胶(例如但不限于BCB)，无法直接一次性旋涂出所需要的介质厚度，所以必须采用多次旋涂工艺。即本发明所强调的多层介质套刻方案。多次旋涂工艺采用的液体介质材料相同。此法适用于单次无法旋涂达到目标厚度的电介质材料与多层布线需要的多次加工工艺。接地通孔无论与中间金属层接触与否，都可以通过该工艺流程一次性完成。
优选地，所述步骤S5包括：步骤S5.1：使用负性光刻胶辅助做选择性保护层，刻蚀形成贯通孔。该方法也是提高各层介质图形(例如但不限于通孔)精度的有效保障。
根据本发明提供的一种基于光敏电介质的晶圆级三维异质集成器件的多层制备系统，包括：模块M1：在衬底上制备薄层BCB(厚度小于10um)，进行高温固化，该层作为保护层；模块M2：制作含通孔的多层BCB，本发明为2层；模块M3：制作金属互连层；模块M4：制作互连层之上含通孔的多层BCB，本发明为3层；模块M5：在BCB上旋涂同性光刻胶QN5300，光刻显影相同图案；模块M6：采用离子束刻蚀模块M1中的薄层BCB，形成贯通孔；模块M7：去除QN5300，制备顶层金属层；模块M8：获取基于光敏电介质的晶圆级三维异质集成器件的多层制备结果信息。模块M1没有进行光刻与显影工艺。
优选地，模块M1包括：模块M1.1：采用转速大于设定阈值的旋涂液体电介质。模块M1.1中，保护层的厚度在后期会影响实验的精度，因此需根据材料微调参数。
优选地，模块M1包括：模块M1.2：采取温度高于设定阈值的固化操作。
优选地，所述模块M2包括：模块M2.1：采用光刻工艺制作金属化通孔，所述金属化通孔的形状采用以下任意一种形状：-圆锥台形；-四棱台形。
优选地，所述模块M5包括：模块M5.1：使用负性光刻胶辅助做选择性保护层，刻蚀形成贯通孔。该方法也是提高各层介质图形(例如但不限于通孔)精度的有效保障。
根据本发明提供的一种晶圆级三维异质集成器件，采用晶圆级三维异质集成器件的多层制备方法制成。
与现有技术相比，本发明具有如下的有益效果：
1、本发明采用但不限于一种光刻效率良好的QN5300负性光刻胶辅助工艺流程，只需在完成最上层金属层后使用该负性光刻胶，然后在O2/CF4气体中等离子体刻蚀形成最终的接地通孔，显著提高各层通孔的图形精度；
2、本发明中，地层铜层与空气接触时间非常短，降低因衬底上地层铜氧化导致工艺失败的概率；
3、本发明有效解决了基于光敏电介质的晶圆级多层三维封装工艺中电介质脱胶和图形精度不高的问题。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1是一般无源器件所需要的两种金属化通孔示意图。
图2是采用本发明方法制造的无源器件加工示意图。
图3是采用本发明方法的工艺流程示意图。
图中：
双抛高阻圆硅片101 第一通孔104
分层制备电介质102 第二通孔105
金属层103
具体实施方式
下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和改进。这些都属于本发明的保护范围。
如图1-3所示，根据本发明提供的一种基于光敏电介质的晶圆级三维异质集成器件的多层制备方法，包括：步骤S1：在衬底上制备薄层BCB(厚度小于10um)，进行高温固化，该层作为保护层；步骤S2：制作含通孔的多层BCB，本发明为2层；步骤S3：制作金属互连层；步骤S4：制作互连层之上含通孔的多层BCB，本发明为3层；步骤S5：在BCB上旋涂同性光刻胶QN5300，光刻显影相同图案；步骤S6：采用离子束刻蚀步骤S1中的薄层BCB，形成贯通孔；步骤S7：去除QN5300，制备顶层金属层；步骤S8：获取基于光敏电介质的晶圆级三维异质集成器件的多层制备结果信息。步骤S1没有进行光刻与显影工艺。本发明针对长周期多层介质工艺流程中多次光刻显影金属层氧化剥离，以及长时间电镀导致的介质脱落等现象，提出在衬底金属层之上先旋涂一层较薄的电介质作为保护层，工艺流程到金属顶层再将保护层选择性刻蚀至贯通，溅射电镀金属与底层金属互联；针对制作微小图形光刻显影不彻底导致图形不准的情况，提出在光敏电介质光刻显影图形后，旋涂一层与电介质同性的光刻胶光刻显影(与介质层图形相同)，采用等离子体刻蚀的方法将不准的图形边缘刻蚀去除。本发明有效解决了基于光敏电介质的晶圆级多层三维封装工艺中电介质脱胶和图形精度不高的问题。
基于光敏电介质的晶圆级三维异质集成封装器件的多层工艺方法如图1所示，其主要目的是制作金属化过孔。第一通孔104与第二通孔105是两种不同类型的金属化过孔，其中第一通孔104是一种接地通孔，第二通孔105是一种特殊的接地通孔，这主要由于该金属化过孔仅仅连接上下金属层，而不与中间金属层相接触。图1展示了6层BCB制作工艺(其中BCB层间的虚线为辅助线，并不实际存在)，本发明的方法是首先制作底间金属层。由于第一层电介质102没有采用光刻工艺，使得介质得以覆盖整个金属地层，这种方法可以解决在相当长时间的制作工艺中，地层(铜)可能发生的氧化现象，较大程度上隔绝多次电镀对底层金属地层的影响，减少脱胶。由于BCB具有阻挡作用，因此该工艺流程具有抗氧化的效果，即使对于恶劣的潮湿环境也不会影响工艺的进行，尤其适用于改善多次电镀情况贯通孔的地层脱胶状况，大大提高了成品率。图2为采用该工艺设计加工的微波巴伦，测试数据与仿真数据贴合良好。无源器件的中间层金属的布线以及通孔的制作是主体。
此外，本发明采用但不限于一种光刻效率良好的QN5300负性光刻胶辅助工艺流程，只需在完成最上层金属层后使用该负性光刻胶，然后在O2/CF4气体中等离子体刻蚀形成最终的接地通孔，显著提高各层通孔的图形精度。另外地层铜层与空气接触时间非常短，降低因衬底上地层铜氧化导致工艺失败的概率。
本发明有效解决了基于光敏电介质的晶圆级多层三维封装工艺中电介质脱胶和图形精度不高的问题。
优选地，步骤S1包括：步骤S1.1：采用转速大于设定阈值的旋涂液体电介质。步骤S1.1中，保护层的厚度在后期会影响实验的精度，因此需根据材料微调参数。
优选地，步骤S1包括：步骤S1.2：采取温度高于设定阈值的固化操作。
优选地，所述步骤S2包括：步骤S2.1：采用光刻工艺制作金属化通孔，所述金属化通孔的形状采用以下任意一种形状：-圆锥台形；-四棱台形。
由于一些具有很好高频性能的光刻胶(例如但不限于BCB)，无法直接一次性旋涂出所需要的介质厚度，所以必须采用多次旋涂工艺。即本发明所强调的多层介质套刻方案。多次旋涂工艺采用的液体介质材料相同。此法适用于单次无法旋涂达到目标厚度的电介质材料与多层布线需要的多次加工工艺。接地通孔无论与中间金属层接触与否，都可以通过该工艺流程一次性完成。
优选地，所述步骤S5包括：步骤S5.1：使用负性光刻胶辅助做选择性保护层，刻蚀形成贯通孔。该方法也是提高各层介质图形(例如但不限于通孔)精度的有效保障。
根据本发明提供的一种晶圆级三维异质集成器件，采用晶圆级三维异质集成器件的多层制备方法制成。
具体地，在一个实施例中，一种基于光敏电介质的晶圆级三维异质集成器件的多层制备方法，针对电镀工艺过程中的介质脱落现象，以及较长加工周期内衬底上金属层发生氧化，和电镀时间过长所引起的介质脱落等问题；针对微波无源器件或者多层布线中，特定厚度的介质不能依靠单次旋涂工艺完成的需求，必须进行多次旋涂与多次光刻的问题。本发明提出在衬底上制备所需的金属层后直接旋涂一层薄层电介质，形成隔绝层，保证了电镀工艺的稳定性，对于多层工艺以及同性光刻胶的叠层光刻是非常重要的方法。
具体地，在一个实施例中，如图1、3所示，本发明基于光敏电介质的晶圆级三维异质集成封装器件的多层工艺方法，包括如下步骤：
(a)以双抛高阻圆硅片101作为衬底，清洁后使用，如图3(a)所示；
(b)使用溅射、光刻、电镀与离子束刻蚀制作金属层103，如图3(b)所示；
(c)使用稀盐酸清除氧化铜，清洁、干燥后继续旋涂10um的102(BCB)，预热后直接进行固化，如图3(c)所示；
(d)旋涂15um的102(BCB)，并采用光刻、显影工艺制作介质通孔，如图3(d)所示；
(e)重复步骤(d)，如图3(e)所示；
(f)采用溅射Cr/Cu工艺制作种子层，采用正性光刻胶制作金属层图案，经电镀与离子束刻蚀工艺形成铜层，如图3(f)；
(g)光刻制备第二层电介质BCB通孔，如图3(g)所示；
(h)在介质厚度条件下，重复步骤g，如图3(h)所示；
(i)旋涂辅助性负性光刻胶QN5300，如图3(i)所示；
(j)光刻显影去除介质通孔中的QN5300残胶，如图3(j)所示；
(k)在O2/CF4气体中刻蚀以形成最终的接地介质通孔104与第二通孔105，如图3(k)所示；
(l)使用丙酮溶液去除残胶QN5300，如图3(l)所示；
(m)经过溅射、光刻、电镀与离子束刻蚀工艺流程，形成第三层金属层，如图3(m)所示。
本发明主要解决了电镀工艺过程中的介质脱落的问题，解决了介质层光刻图形精度不高的问题，同时克服了较长加工周期内，衬底上制备的金属层发生氧化以及电镀时间过长所导致的介质脱落。以上对本发明的具体实施例进行了描述。
需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变化或修改，这并不影响本发明的实质内容。在不冲突的情况下，本申请的实施例和实施例中的特征可以任意相互组合。
在本申请的描述中，需要理解的是，术语“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。以上对本发明的具体实施例进行了描述。
Claims (3)
1.一种晶圆级三维异质集成器件的多层制备方法，其特征在于,包括：
步骤S1：在衬底上制备薄层BCB，进行高温固化，该层作为保护层；
步骤S2：制作含通孔的多层BCB；
步骤S3：制作金属互连层；
步骤S4：制作互连层之上含通孔的多层BCB；
步骤S5：在BCB上旋涂同性光刻胶QN5300，光刻显影相同图案；
步骤S6：刻蚀步骤S1中的薄层BCB，形成贯通孔；
步骤S7：去除QN5300，制备顶层金属层；
步骤S8：获取基于光敏电介质的晶圆级三维异质集成器件的多层制备结果信息；
步骤S1包括：
步骤S1.1：采用转速大于设定阈值的旋涂液体电介质；步骤S1包括：
步骤S1.2：采取温度高于设定阈值的固化操作；
所述步骤S2包括：
步骤S2.1：采用光刻工艺制作金属化通孔，所述金属化通孔的形状采用以下任意一种形状：
-圆锥台形；
-四棱台形；
所述步骤S5包括：
步骤S5.1：使用负性光刻胶辅助做选择性保护层，刻蚀形成贯通孔。
2.一种晶圆级三维异质集成器件的多层制备系统，其特征在于,包括：
模块M1：在衬底上制备薄层BCB，进行高温固化，该层作为保护层；
模块M2：制作含通孔的多层BCB；
模块M3：制作金属互连层；
模块M4：制作互连层之上含通孔的多层BCB；
模块M5：在BCB上旋涂同性光刻胶QN5300，光刻显影相同图案；
模块M6：刻蚀模块M1中的薄层BCB，形成贯通孔；
模块M7：去除QN5300，制备顶层金属层；
模块M8：获取基于光敏电介质的晶圆级三维异质集成器件的多层制备结果信息；
模块M1包括：
模块M1.1：采用转速大于设定阈值的旋涂液体电介质；
模块M1包括：
模块M1.2：采取温度高于设定阈值的固化操作；
所述模块M2包括：
模块M2.1：采用光刻工艺制作金属化通孔，所述金属化通孔的形状采用以下任意一种形状：
-圆锥台形；
-四棱台形；
所述模块M5包括：
模块M5.1：使用负性光刻胶辅助做选择性保护层，刻蚀形成贯通孔。
3.一种晶圆级三维异质集成器件，其特征在于，采用权利要求1的方法或者权利要求2的系统制成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010443284.7A CN111613539B (zh) | 2020-05-22 | 2020-05-22 | 晶圆级三维异质集成器件的多层制备方法及系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010443284.7A CN111613539B (zh) | 2020-05-22 | 2020-05-22 | 晶圆级三维异质集成器件的多层制备方法及系统 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111613539A CN111613539A (zh) | 2020-09-01 |
| CN111613539B true CN111613539B (zh) | 2024-02-06 |
Family
ID=72201716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010443284.7A Active CN111613539B (zh) | 2020-05-22 | 2020-05-22 | 晶圆级三维异质集成器件的多层制备方法及系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111613539B (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103268866A (zh) * | 2013-05-23 | 2013-08-28 | 上海华力微电子有限公司 | 降低冗余金属耦合电容的通孔优先双大马士革铜互连方法 |
| CN103617963A (zh) * | 2013-11-13 | 2014-03-05 | 上海华力微电子有限公司 | 一种沟槽优先铜互连制作方法 |
| CN104201163A (zh) * | 2014-08-12 | 2014-12-10 | 上海航天电子通讯设备研究所 | 一种基于铝阳极氧化技术的高密度转接板及其制造方法 |
| DE102017126181A1 (de) * | 2017-08-31 | 2019-02-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Leitfähige Durchkontaktierungen in Halbleiterpackages und Verfahren zur Herstellung derselben |
| CN110491787A (zh) * | 2019-08-21 | 2019-11-22 | 上海交通大学 | 湿法干法叠加套刻加工不同深度芯片槽的方法及装置 |
| CN110517961A (zh) * | 2019-08-21 | 2019-11-29 | 上海交通大学 | 减小芯片埋置与光刻图形位置偏差的方法及装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9997425B2 (en) * | 2015-07-14 | 2018-06-12 | University Of Windsor | Layered benzocyclobutene interconnected circuit and method of manufacturing same |
-
2020
- 2020-05-22 CN CN202010443284.7A patent/CN111613539B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103268866A (zh) * | 2013-05-23 | 2013-08-28 | 上海华力微电子有限公司 | 降低冗余金属耦合电容的通孔优先双大马士革铜互连方法 |
| CN103617963A (zh) * | 2013-11-13 | 2014-03-05 | 上海华力微电子有限公司 | 一种沟槽优先铜互连制作方法 |
| CN104201163A (zh) * | 2014-08-12 | 2014-12-10 | 上海航天电子通讯设备研究所 | 一种基于铝阳极氧化技术的高密度转接板及其制造方法 |
| DE102017126181A1 (de) * | 2017-08-31 | 2019-02-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Leitfähige Durchkontaktierungen in Halbleiterpackages und Verfahren zur Herstellung derselben |
| CN110491787A (zh) * | 2019-08-21 | 2019-11-22 | 上海交通大学 | 湿法干法叠加套刻加工不同深度芯片槽的方法及装置 |
| CN110517961A (zh) * | 2019-08-21 | 2019-11-29 | 上海交通大学 | 减小芯片埋置与光刻图形位置偏差的方法及装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111613539A (zh) | 2020-09-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4996584A (en) | Thin-film electrical connections for integrated circuits | |
| US4705606A (en) | Thin-film electrical connections for integrated circuits | |
| EP0290222B1 (en) | A multilayer interconnection system for multichip high performance semiconductor packaging | |
| US20190165241A1 (en) | Flip chip integration on qubit chips | |
| US20040232556A1 (en) | Integrated circuit inductor with integrated vias | |
| US9862595B2 (en) | Method for manufacturing thin-film support beam | |
| JPH06196399A (ja) | 基板上にパターン付けした皮膜を形成する方法 | |
| US5030318A (en) | Method of making electrical probe diaphragms | |
| JP7221343B2 (ja) | ガラス媒体に埋め込まれた受動デバイス構造及びその製造方法 | |
| CN109524388B (zh) | 具有集成电感器的半导体结构 | |
| CN111613539B (zh) | 晶圆级三维异质集成器件的多层制备方法及系统 | |
| CN105789171A (zh) | 具有预定义通孔图案的电子封装及制作和使用其的方法 | |
| EP3132469B1 (en) | Pattern between pattern for low profile substrate | |
| US10660202B1 (en) | Carrier structure and manufacturing method thereof | |
| CN102190279B (zh) | 半导体装置 | |
| CN112599423A (zh) | Tsv转接板结构及其制造方法 | |
| CN110400787B (zh) | 一种硅基垂直互联结构及制备方法 | |
| CN111312657A (zh) | 一种通过双重曝光形成双大马士革图形的方法 | |
| KR100348250B1 (ko) | 마이크로 수동소자의 제조 방법 | |
| KR20150074872A (ko) | 인터포저 기판 및 그의 제조 방법 | |
| RU2459314C1 (ru) | Способ изготовления тонкопленочных многоуровневых плат для многокристальных модулей, гибридных интегральных схем и микросборок | |
| KR100987106B1 (ko) | 중간층 형성을 통한 선택적 도금을 이용한 멀티레이어 기판제조방법 | |
| CN116996036A (zh) | 一种硅基mems射频滤波器及其制备方法 | |
| CN114068465A (zh) | 一种重布线层结构及其构造方法 | |
| KR20020054112A (ko) | 수동 소자 내장형 멀티 칩 모듈 기판 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |