CN111599701A - 半导体封装方法及半导体封装结构 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 59
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 53
- 238000000034 method Methods 0.000 title claims abstract description 41
- 229910052751 metal Inorganic materials 0.000 claims abstract description 228
- 239000002184 metal Substances 0.000 claims abstract description 228
- 239000008393 encapsulating agent Substances 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims description 44
- 238000005538 encapsulation Methods 0.000 claims description 21
- 239000004033 plastic Substances 0.000 claims description 13
- 239000010410 layer Substances 0.000 description 132
- 239000000463 material Substances 0.000 description 14
- 239000010949 copper Substances 0.000 description 11
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 10
- 229910052802 copper Inorganic materials 0.000 description 10
- 238000009713 electroplating Methods 0.000 description 8
- 239000012790 adhesive layer Substances 0.000 description 7
- 238000000748 compression moulding Methods 0.000 description 5
- 238000003466 welding Methods 0.000 description 5
- 239000003822 epoxy resin Substances 0.000 description 4
- 238000001746 injection moulding Methods 0.000 description 4
- 229920000647 polyepoxide Polymers 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 238000001721 transfer moulding Methods 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 238000012536 packaging technology Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000005022 packaging material Substances 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000005979 thermal decomposition reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/06181—On opposite sides of the body
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
本申请提供一种半导体封装方法及半导体封装结构。其中，所述半导体封装方法包括形成具有第一金属连接件的载板，所述第一金属连接件自所述载板的上表面向内延伸；将芯片设置于所述载板；其中，所述第一金属连接件连接所述芯片下表面的功能端；在所述载板之上对所述芯片进行封装，形成第一包封层；在所述芯片之上设置穿过所述第一包封层的第二金属连接件；其中，所述第二金属连接件与所述芯片上表面的功能端连接。
Description
技术领域
本申请涉及一种半导体技术领域，尤其涉及一种半导体封装方法及半导体封装结构。
背景技术
在半导体封装体中，一般包括分布在半导体封装体表面的金属触点，该金属触点通常用于半导体封装体的散热，固定或者电气连接。现有技术一般采用焊接等方式将已成型的金属片等金属件进行机械固定以形成金属触点，进而对金属片进行塑封，并在塑封后使金属片暴露，从而形成半导体封装体。然而，采用这种方法所形成半导体封装体，其在塑封后容易有塑封材料溢出，从而容易影响半导体封装体的整体结构及性能。
发明内容
本申请的一个方面提供一种半导体封装方法，包括：
形成具有第一金属连接件的载板，所述第一金属连接件自所述载板的上表面向内延伸；
将芯片设置于所述载板；其中，所述第一金属连接件连接所述芯片下表面的功能端；
在所述载板之上对所述芯片进行封装，形成第一包封层；
在所述芯片之上设置穿过所述第一包封层的第二金属连接件；其中，所述第二金属连接件与所述芯片上表面的功能端连接。
可选的，所述第二金属连接件包括第一连接部，所述在所述芯片之上设置穿过所述第一包封层的第二金属连接件包括：
在所述第一包封层开设与所述芯片上表面的功能端相对应的第二连接件开孔；
在所述第二连接件开孔中设置第一连接部。
可选的，所述第二金属连接件包括与所述第一连接部相连的第二连接部，在所述第二连接件开孔中设置第一连接部之后，所述方法包括：
在所述第一连接部之上设置第二连接部；其中，所述第二连接部的横截面尺寸大于所述第一连接部的横截面尺寸。
可选的，所述载板包括第一载板层和第二载板层；所述形成具有第一金属连接件的载板包括：
在基板之上形成第一载板层；
在所述第一载板层远离所述基板的一侧设置第一金属连接件；
对所述第一金属连接件进行塑封，形成第二载板层；
去除所述基板。
可选的，所述在所述第一载板层远离所述基板的一侧设置第一金属连接件包括：
在所述第一载板层远离所述基板的一侧形成第一金属层；
在所述第一金属层之上形成第二金属层；
去除至少部分所述第一金属层和所述第二金属层形成第一金属连接件。
可选的，所述在所述第一载板层远离所述基板的一侧设置第一金属连接件包括：
在所述第一载板层远离所述基板的一侧形成第一金属层；
在所述第一金属层之上形成第二金属层；
在所述第二金属层上形成间隔的第三金属层；
去除第三金属层间隔所对应的第一金属层和第二金属层，形成第一金属连接件。
可选的，在去除所述基板之后，所述方法包括：
对所述第二载板层进行减薄，露出所述第一金属连接件。
可选的，所述形成具有第一金属连接件的载板包括：
在基板之上形成载板；
在所述载板远离所述基板的一侧设置自所述载板的上表面向内延伸的第一金属连接件；
去除所述基板。
可选的，所述在所述载板远离所述基板的一侧设置自所述载板的远离所述基板的上表面向内延伸的第一金属连接件包括：
在所述载板远离所述基板的一侧开设第一连接件开孔；
在所述第一连接件开孔中设置第一金属连接件。
可选的，在所述芯片之上设置穿过所述第一包封层的第二金属连接件之后，所述方法包括：
在所述第一包封层之上对所述第二金属连接件进行塑封，形成第二包封层；
对所述第一包封层及第二包封层进行减薄，将所述第一金属连接件的下表面以及所述第二金属连接件的上表面外露。
本申请的另一个方面提供一种半导体封装结构，其包括：
载板，具有第一金属连接件的，所述第一金属连接件自所述载板的上表面向内延伸；
芯片，设于所述载板之上；其中，所述第一金属连接件连接所述所述芯片下表面的功能端；
第一包封层，设于所述载板之上，包封所述芯片；
第二金属连接件，穿过所述第一包封层与所述芯片上表面的功能端连接。
本实施例所提供的半导体封装方法及半导体封装结构，通过在载板上形成第一金属连接件，在将芯片设于载板上时使得第一金属连接件直接与芯片下表面的功能端连接，并在对芯片的上表面塑封形成第一包封层之后，在第一包封层中设置与芯片的上表面的功能端连接的第二金属连接件。如此，所形成的半导体产品其在塑封后不会有塑封材料溢出，从而保证半导体结构不易受金属连接件的影响，且有利于保证金属连接件连接的稳定性，有利于提高半导体产品封装的良率。
附图说明
图1是根据本公开一实例性实施例提出的半导体封装方法的流程图。
图2(a)-图2(1)是根据本公开一示例性实施例中半导体封装方法中制备具有第一金属连接件的载板的工艺流程图。
图3(a)-图3(j)是根据本公开一示例性实施例中半导体封装方法中的设置芯片、封装及设置第二金属连接件的工艺流程图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
在本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。除非另作定义，本申请使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本申请说明书以及权利要求书中使用的“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“多个”表示两个或两个以上。“包括”或者“包含”等类似词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而且可以包括电性的连接，不管是直接的还是间接的。“上”和/或“下”等类似词语只是为了便于说明，而并非限于一个位置或者一种空间定向。在本申请说明书和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
在半导体封装技术中，对多个芯片实现两面互联，通常采用铝线，铜带，或多根焊接线等通过焊接和键合等工艺实现互联，或者采用无引线封装通过孔内金属化实现互联。然而，采用铝线，铜带，或多根焊接线等实现芯片两面互联，其封装后产品电性能较差。而采用无引线封装，通过孔内金属化实现互联，其通常受限于激光打孔的深度和直径等的因素，制造工艺复杂。
为了解决半导体封装技术中的上述问题，本申请提供了一种半导体封装方法。在封装过程中，首先，形成具有第一金属连接件的载板，所述第一金属连接件自所述载板的上表面向内延伸。进一步，将芯片设置于所述载板；其中，所述第一金属连接件连接所述芯片下表面的功能端。进而，在所述载板之上对所述芯片进行封装，形成第一包封层。最后在所述芯片之上设置穿过所述第一包封层的第二金属连接件；其中，所述第二金属连接件与所述芯片上表面的功能端连接。本公开的上述实施方式，通过在载板上形成第一金属连接件，在将芯片设于载板上时使得第一金属连接件直接与芯片下表面的功能端连接，并在对芯片的上表面塑封形成第一包封层之后，在第一包封层中设置与芯片的上表面的功能端连接的第二金属连接件。如此，所形成的半导体产品，其两面均可与其他结构件进行电气连接，且其在塑封后不会有塑封材料溢出，从而保证半导体结构不易受金属连接件的影响，有利于保证金属连接件连接的稳定性。
如图1、图2(a)-图2(1)及图3(a)-图3(j)，本公开提供一种半导体封装方法及半导体封装结构。
图1是根据本公开一实例性实施例提出的半导体封装方法的流程图。如图1所示，半导体封装方法包括下述步骤101至步骤104：
在步骤101中，形成具有第一金属连接件的载板，第一金属连接件自载板的上表面向内延伸。
如图2(a)-2(l)所示，提供一种制备具有第一金属连接件210的载板201的实施方式。如图2(a)及图2(b)所示，在基板101上设置有粘接层102，以在基板101上形成载板201，载板201通过粘接层102设于基板101可以更加牢固的粘贴于基板101之上。从而有利于在载板201进行设置第一金属连接件210等后续操作。
粘接层102可采用易剥离的材料，以便将基板101和具有第一金属连接件210的载板201剥离开来，例如可采用通过加热能够使其失去粘性的热分离材料。则该粘结层102具体可以为通过在基板101上涂覆热分离材料所形成的热分解膜。
如图2(c)所示，在粘结层之上设置第一载板层2011。该第一载板层可采用压模成型(Compression molding)的方式形成。
如图2(d)所示，形成第一载板层2011之后，在第一载板层远离基板101的一侧形成第一金属层(未示出)。该第一金属层可以通过溅射的方式形成。该第一金属层具体还可包括两层金属材料层。比如，第一金属层可包括金属钛(Ti)层和金属铜(Cu)层。可选的，第一金属层可包括0.2um的金属钛层和0.2μm-0.5μm的金属铜层。当然，该第一金属层也可只包括一层金属材料层，比如只包括金属钛层。
在形成第一金属层之后，在第一金属层之上形成第二金属层211。该第二金属层211可以通过电镀的方式形成。该第二金属层211的材料可包括金属铜或包括金属铜的合金。可选的，第二金属层的厚度范围为0.8-1.2μm，比如1μm。
如图2(e)、2(f)及2(g)所示，在第二金属层211之上贴感光膜层203(图2(e))，并通过曝光(图2(f))、显影(图2(g))的方式在感光膜层203形成多个开口204。该开口204的位置可根据所需第一金属连接件的具体需要来设置。
如图2(h)所示，在多个开口204中设置第三金属层212。该第三金属层212的材料可包括金属铜或包括金属铜的合金。
如图2(i)所示，将第三金属层212两侧的感光膜层203清洗去除，同时将与第三金属层212间隔处对应的第一金属层和第二金属层去除，保留与第三金属层212正下方的第一金属层和第二金属层，从而形成包括部分第一金属层、部分第二金属层211以及第三金属层212的第一金属连接件210。该第一金属连接件210呈平板状。
如图2(j)所示，在第一载板层2011之上对第一金属连接件210进行塑封，形成第二载板层2012。从而形成具有第一载板层2011和第二载板层2012的载板201。其中，第二载板层2012的材料可与第一载板层2011的材料相同。在一些可选实施例中，第一载板层2011和第二载板层2012可融为一体。
如图2(k)所示，将基板101自载板201的下方去除。基板101与载板201之间的粘接层102具有热分离材料时，可以通过加热的方式，使得粘接层102上的热分离材料在遇热后降低粘性，进而剥离基板101。在其他一些实施例中，也可直接机械的剥离基板101。
如图2(l)所示，对载板201进行减薄。具体地，对第二载板层2012的上表面进行减薄，以露出第一金属连接件210的上表面。具体实施时，可采用研磨的方法对载板201进行减薄。载板201在减薄后，其上表面与第一金属连接件210的上表面可在同一平面内，或大致在同一平面内，以利于后续贴装芯片等操作。
当然，在其它一些实施例中，第二载板层2012在塑封时其上表面即被设置为与第一金属连接件的上表面在同一平面内或大致在同一平面内，使得第一金属连接件210的上表面外露，则可不对第二载板层2012进行减薄。本申请对此不做限定，可根据具体应用环境进行设置。
需要说明的是，在第二金属层211的厚度等满足电连接性能的情况下，也可不设置第三金属层。相应地，在形成第二金属层211之后，去除至少部分第一金属层和至少部分第二金属层211，即可形成第一金属连接件210。
进一步需要说明的是，在其它一些实施例中，步骤101也可通过如下步骤1011、步骤1012及步骤1013实现:
在步骤1011中，在基板之上形成载板。载板的形成可参考上述相关描述，此处不予以赘述。
在步骤1012中，在载板远离基板的一侧设置自载板的远离基板的上表面向内延伸第一金属连接件。
在一可选实施中，可在载板远离基板的一侧开设第一连接件开孔，进而在第一连接件开孔中设置第一金属连接件。其中，在一些实施例中，可采用激光开孔的方式进行开设第一连接件开孔。在另一些实施例中，也可采用光刻图形化的方式开设第一连接件开孔，即可通过贴感光膜、曝光及显影的方式开设第一连接件开孔。相应地，在第一连接件开孔中设置第一金属连接件，可采用溅射、电镀等方式实现。第一金属连接件的材料可参考上述相关描述，本申请对此不做限定。
在步骤1013中，将基板去除。具体可参考上述相关描述，此处不予以赘述。
在步骤102中，将芯片设置于载板；其中，第一金属连接件连接芯片下表面的功能端。
在一些实施例中，第一金属连接件的个数为多个。当然，在其他一些实施例中，第一金属连接件的个数也可以是一个。本申请对此不做限定，可根据具体应用环境进行设置。
如图3(a)所示，芯片202设于具有多个第一金属连接件210的载板201之上。其中，芯片202的下表面与该多个第一金属连接件210连接，且该多个第一金属连接件210能够与芯片202下表面的功能端电连接。
在一些实施例中，第一金属连接件210呈平板状，使得芯片202设置于载板201之上时，使得载板201上的芯片设置的较为平稳，不易倾斜，便于将芯片202设于载板之上，且有利于后续操作。
在步骤103中，在载板之上对芯片进行封装，形成第一包封层。该第一包封层能够包封住至少部分芯片。
如图3(b)所示，在载板201之上形成能够将芯片202完全包封住的第一包封层205。其中，第一包封层205可采用层压环氧树脂膜或ABF(Ajinomoto buildup film)的方式形成，也可以通过对环氧树脂化合物进行注塑成型(Injection molding)、压模成型(Compression molding)或转移成型(Transfer molding)的方式形成。
在步骤104中，在所述芯片之上设置穿过所述第一包封层的第二金属连接件；其中，所述第二金属连接件与所述芯片上表面的功能端连接。
在一些实施例中，第二金属连接件的个数是多个。当然，在其他实施例中，第二金属连接件的个数也可以是一个。
如图3(c)-图3(i)所示，提供一种设置多个第二金属连接件220的实施方式。需要说明的是，设置一个第二金属连接件220时同样可采用此设置方法，本申请对此不做限定，可根据具体应用环境进行设置。
如图3(c)所示，在第一包封层205上开设第二连接件开孔206。其中，第二连接件开孔206开设于芯片202之上，并与芯片202上表面的功能端对应。该第二连接件开孔206可采用激光开孔的方式进行开设。
如图3(d)所示，可在第二连接件开孔206及第一包封层205的上表面设置第四金属层207。其中，第四金属层的设置方式及材料等与上述第一金属层的设置方式及材料基本相同，可参照上述第一金属层的相关描述，此处不予以赘述。
如图3(e)和3(f)所示，在第四金属层207之上设置感光膜层208，并通过曝光、显影的方式开设开孔209。其中，开孔209开设于第二连接件开孔206之上。且该开孔209的横截面尺寸大于第二连接件开孔206的横截面尺寸。也可以理解为，开孔209的孔径大于第二连接件开孔206的孔径。
当然，在其它一些不设置第四金属层的实施例中，也可直接在第二连接件开孔206及第一包封层205之上设置感光膜层208，而开设开孔209。
如图3(g)所示，在第二连接件开孔206及开孔209中设置第二金属连接件220。该第二金属连接件220包括设于第二连接件开孔206中的第一连接部2201及设于开孔209中的第二连接部2202。与第二连接件开孔206及开孔209相对应，则第二连接部2202的横截面尺寸大于第一连接部2201的横截面尺寸，以增大第二金属连接件220上表面的尺寸，保证与其他结构件或其他产品实现电连接。当然，在其他一些实施例中，第二金属连接件220也可仅包括第一连接部2201。在第一连接部2201的上表面较大，其能够保证与其他结构件或其他产品实现电连接的情况下，可不需设置第二连接部2202。相应地，在开设第二连接件开孔206之后，可直接在第二连接件开孔206中设置第一连接部2201或在形成第四金属层207之后设置第一连接部2201即可。
在一些实施例中，该第二金属连接件220可采用电镀的方式进行设置。可选的，该第二金属连接件220的材料可包括金属铜或包括金属铜的合金。
进一步，在设置第二金属连接件220之后，通过清洗的方式将感光膜层208及金属碎屑等去除，露出第二金属连接件220的上部及多个第二金属连接件220之间的第一包封层205。
如图3(h)所示，在露出的第一包封层205之上对第二金属连接件220进行塑封，形成第二包封层214。第二包封层214可采用层压环氧树脂膜或ABF(Ajinomoto buildupfilm)的方式形成，也可以通过对环氧树脂化合物进行注塑成型(Injection molding)、压模成型(Compression molding)或转移成型(Transfer molding)的方式形成。
如图3(i)所示，对第一包封层201和第二包封层214进行减薄，可将第一包封层201的下表面减薄至与第一金属连接件210的下表面齐平，以露出第一金属连接件的下表面，并可将第二包封层214的上表面减薄至与第二金属连接件220的上表面齐平，以露出第二金属连接件220的上表面。在一些实施例中，可采用研磨的方式对第一包封层201及第二包封层214进行减薄。
进一步，在步骤104之后，可在露出的第一金属连接件210下表面通过电镀或植球的方式设置一金属连接层，以保证或增强与其他产品或结构的电连接。如图3(j)所示，在露出的第一金属连接件210下表面通过电镀或植球的方式设置金属连接层250。同样，还可在露出的第二金属连接件220上表面通过电镀或植球的方式设置一金属连接层，以保证或增强与其他产品或结构的电连接。如图3(j)所示，在露出的第二金属连接件220上表面通过电镀或植球的方式设置金属连接层240。
本实施例所提供的半导体封装方法及半导体封装结构，通过在载板上形成第一金属连接件，在将芯片设于载板上时使得第一金属连接件直接与芯片下表面的功能端连接，并在对芯片的上表面塑封形成第一包封层之后，在第一包封层中设置与芯片的上表面的功能端连接的第二金属连接件。如此，所形成的半导体产品，其两面均可与其他结构件进行电气连接，且其在塑封后不会有塑封材料溢出，从而保证半导体结构不易受金属连接件的影响，且有利于保证金属连接件连接的稳定性，有利于提高半导体产品封装的良率。且上述实施例中通过形成金属层的方式形成的第一金属连接件，以及通过电镀等方式形成的第二金属连接件，相对于现有的需要焊接固定而形成芯片的金属触点的金属片而言，第一金属连接件及第二金属连接件的厚度大大减小，有利于减小整个半导体产品的厚度。此外，上述实施例中第一金属连接件及第二金属连接件的设置，相对于现有的直接焊接金属片的方式形成芯片的金属触点而言，不用受制于金属片的大小，从而在芯片的两面都可以设置多个金属连接件，能够更好的实现芯片与其他结构件的电气连接。
本申请还提供一种半导体封装结构，同样可参照图3(j)所示，该半导体封装结构包括载板201、芯片202、第一包封层205、第二金属连接件220。具体如下：
载板201，具有第一金属连接件210，第一金属连接件210自载板的上表面向内延伸。
芯片202，设于载板201之上。其中，第一金属连接件210连接芯片202下表面的功能端。
第一包封层205，设于载板201之上，包封芯片202。
第二金属连接件220，穿过第一包封层205与芯片202上表面的功能端连接。
进一步，在一些实施例中，半导体封装结构还包括第二包封层214。该半导体封装结构包括多个第二金属连接件220。包封层214的上表面与多个第二金属连接件220的上表面齐平，且能够覆盖多个第二金属连接件220之间的第一包封层205的上表面的全部或部分。
本实施例中半导体封装结构的各结构件均可参照上述半导体封装方法中所对应结构件的相关描述，此处不予以赘述。
在本申请中，所述装置实施例与方法实施例在不冲突的情况下，可以互为补充。
以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请保护的范围之内。
Claims (11)
1.一种半导体封装方法，其特征在于，其包括：
形成具有第一金属连接件的载板，所述第一金属连接件自所述载板的上表面向内延伸；
将芯片设置于所述载板；其中，所述第一金属连接件连接所述芯片下表面的功能端；
在所述载板之上对所述芯片进行封装，形成第一包封层；
在所述芯片之上设置穿过所述第一包封层的第二金属连接件；其中，所述第二金属连接件与所述芯片上表面的功能端连接。
2.如权利要求1所述的半导体封装方法，其特征在于，所述第二金属连接件包括第一连接部，所述在所述芯片之上设置穿过所述第一包封层的第二金属连接件包括：
在所述第一包封层开设与所述芯片上表面的功能端相对应的第二连接件开孔；
在所述第二连接件开孔中设置第一连接部。
3.如权利要求2所述的半导体封装方法，其特征在于，所述第二金属连接件包括与所述第一连接部相连的第二连接部，在所述第二连接件开孔中设置第一连接部之后，所述方法包括：
在所述第一连接部之上设置第二连接部；其中，所述第二连接部的横截面尺寸大于所述第一连接部的横截面尺寸。
4.如权利要求1所述的半导体封装方法，其特征在于，所述载板包括第一载板层和第二载板层；所述形成具有第一金属连接件的载板包括：
在基板之上形成第一载板层；
在所述第一载板层远离所述基板的一侧设置第一金属连接件；
对所述第一金属连接件进行塑封，形成第二载板层；
去除所述基板。
5.如权利要求4所述的半导体封装方法，其特征在于，所述在所述第一载板层远离所述基板的一侧设置第一金属连接件包括：
在所述第一载板层远离所述基板的一侧形成第一金属层；
在所述第一金属层之上形成第二金属层；
去除至少部分所述第一金属层和所述第二金属层形成第一金属连接件。
6.如权利要求4所述的半导体封装方法，其特征在于，所述在所述第一载板层远离所述基板的一侧设置第一金属连接件包括：
在所述第一载板层远离所述基板的一侧形成第一金属层；
在所述第一金属层之上形成第二金属层；
在所述第二金属层上形成间隔的第三金属层；
去除第三金属层间隔所对应的第一金属层和第二金属层，形成第一金属连接件。
7.如权利要求4所述的半导体封装方法，其特征在于，在去除所述基板之后，所述方法包括：
对所述第二载板层进行减薄，露出所述第一金属连接件。
8.如权利要求1所述的半导体封装方法，其特征在于，所述形成具有第一金属连接件的载板包括：
在基板之上形成载板；
在所述载板远离所述基板的一侧设置自所述载板的上表面向内延伸的第一金属连接件；
去除所述基板。
9.如权利要求8所述的半导体封装方法，其特征在于，所述在所述载板远离所述基板的一侧设置自所述载板的远离所述基板的上表面向内延伸的第一金属连接件包括：
在所述载板远离所述基板的一侧开设第一连接件开孔；
在所述第一连接件开孔中设置第一金属连接件。
10.如权利要求1所述的半导体封装方法，其特征在于，在所述芯片之上设置穿过所述第一包封层的第二金属连接件之后，所述方法包括：
在所述第一包封层之上对所述第二金属连接件进行塑封，形成第二包封层；
对所述第一包封层及第二包封层进行减薄，将所述第一金属连接件的下表面以及所述第二金属连接件的上表面外露。
11.一种半导体封装结构，其特征在于，其包括：
载板，具有第一金属连接件的，所述第一金属连接件自所述载板的上表面向内延伸；
芯片，设于所述载板之上；其中，所述第一金属连接件连接所述所述芯片下表面的功能端；
第一包封层，设于所述载板之上，包封所述芯片；
第二金属连接件，穿过所述第一包封层与所述芯片上表面的功能端连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201910539408.9A CN111599701B (zh) | 2019-06-20 | 2019-06-20 | 半导体封装方法及半导体封装结构 |
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| CN201910539408.9A Active CN111599701B (zh) | 2019-06-20 | 2019-06-20 | 半导体封装方法及半导体封装结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111599701B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100078783A1 (en) * | 2008-09-30 | 2010-04-01 | Infineon Technologies Ag | Device including two mounting surfaces |
| CN103681613A (zh) * | 2012-09-10 | 2014-03-26 | 台湾积体电路制造股份有限公司 | 具有离散块的半导体器件 |
| CN105990326A (zh) * | 2015-03-17 | 2016-10-05 | 联发科技股份有限公司 | 半导体封装、半导体封装结构及制造半导体封装的方法 |
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