CN111599683B - 采用应力记忆技术的半导体器件的制造方法 - Google Patents
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Abstract
本发明公开了一种采用应力记忆技术的半导体器件的制造方法，包括对应力记忆技术热预算进行自动控制的步骤，自动控制步骤包括：步骤一、测量晶圆上的半导体器件的栅极结构的关键尺寸的片内分布；步骤二、根据栅极结构的关键尺寸的片内分布设置应力记忆技术的热处理工艺的温度分布，栅极结构的关键尺寸越大的区域对应的热处理工艺的温度越高以及栅极结构的关键尺寸越小的区域对应的热处理工艺的温度越低，利用热处理工艺的温度对半导体器件的漏电流的影响补偿栅极结构的关键尺寸对半导体器件的漏电流的影响；步骤三、按照设置的温度分布进行热处理工艺。本发明能对应力记忆技术热预算进行自动控制，能实现对晶圆产品进行及时动态调整，能提高产品的片内、片间以及批次间的性能的均匀性。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种采用应力记忆技术(Stress Memorization Technique，SMT)的半导体器件的制造方法。
背景技术
SMT技术主要是利用具有拉应力的氮化硅即SMT氮化硅对半导体器件进行作用能使应力转移到半导体器件的沟道区中，使沟道区形成有利于电子迁移率增加的应力结构，这种沟道区的应力结构具有记忆效应即在SMT氮化硅去除后应力依然会保留。
SMT氮化硅的应力转移是通过热处理工艺实现，热处理工艺通常采用快速热退火(RTA)即SMTRTA。
栅极的关键尺寸(CD)和侧墙厚度会在晶圆片内产生一定的变化，即栅极的关键尺寸和侧墙厚度不会完全和设计值相同，而是在晶圆的不同区域中，栅极的关键尺寸和侧墙厚度会在设计值的基础上产生一定的变化，这是由工艺的本身特性决定的，如光刻工艺中的曝光能量分布并不能做到完全均匀分布，这会使得栅极的关键尺寸具有由曝光能量分布所决定的分布特征。
当半导体器件的技术节点缩小到40nm或28nm及以下时，栅极的关键尺寸和侧墙厚度的变化会对器件的性能如漏电性能产生较大影响，故由必要对这些性能的影响进行补偿，以提高半导体器件性能的均匀性并提高产品良率。
现有一种方法为采用SMTRTA的温度调整来实现对半导体器件的性能进行补偿，如图1所示，是现有采用SMTRTA的温度调整来实现对半导体器件的性能进行补偿的方法的流程图；现有方法包括如下步骤：
首先、进行标记101对应的步骤，包括：量测产品片的整片漏电流；量测SMTRTA后档控片的整片电阻，档控片上不生产产品，专门用于测试。
之后、进行标记102对应的步骤，包括：对比漏电流片内分布图与档控片电阻片内分布图。通常，对于产品片，漏电流大的区域对应着此处SMTRTA温度高；对于档控片，电阻低的区域对应的SMTRTA的温度高。漏电流片内分布图与档控片电阻片内分布图主要是观察是否在产品片漏电流偏大的地方对应在挡控片上的电阻偏低，或看是否在产品片漏电流偏小的地方对应在挡控片上的电阻偏高。
之后，进行标记103所示的判断步骤即判断两种分布图是否能对上。
如果能对应上即判断结果为是，这就说明SMTRTA的温度分布影响了产品片片内漏电流的分布，那就需要调整产品片内不同区域的热预算这时需要进行后续标记105对应的步骤。标记105对应的步骤为，手动调整片内不同区域热预算即手动调整SMTRTA加热灯组不同环状区域的温度。
如果不能对应上即判断结构为否，则进行标记104对应的步骤即查找其他原因。
由上可知，这种基于产品片漏电流结果来手动调整SMTRTA温度的方法属于事后补救，类似亡羊补牢，它只适用于改善后续批次(lot)产品的器件性能，对当前产品没有任何补救措施，不具有及时性。另外，现有SMTRTA调整方法只能针对整批产品，不能针对同一批次内不同硅片即硅衬底晶圆片进行动态调整，故无法改善片与片之间器件性能的均匀性。通常，硅片对应于硅衬底组成的晶圆片，同一硅片上能形成多个产品，同一硅片上的产品器件的性能差异对应于片内差异；多片硅片会放置在同一硅片盒中形成一批次的硅片，同一批次的各硅片之间的产品的差异对应于片与片之间的差异；不同批次之间的产品的差异对应于批次间的差异。
发明内容
本发明所要解决的技术问题是提供一种采用应力记忆技术的半导体器件的制造方法，能对应力记忆技术热预算进行自动控制，能实现对晶圆产品进行及时动态调整，能提高产品的片内、片间以及批次间的性能的均匀性。
为解决上述技术问题，本发明提供的采用应力记忆技术的半导体器件的制造方法包括对应力记忆技术热预算进行自动控制的步骤；所述应力记忆技术热预算的自动控制步骤包括：
步骤一、测量晶圆上的半导体器件的栅极结构的关键尺寸的片内分布，所述晶圆由半导体衬底组成。
步骤二、根据所述栅极结构的关键尺寸的片内分布设置应力记忆技术的热处理工艺的温度分布，所述栅极结构的关键尺寸越大的区域对应的所述热处理工艺的温度越高以及所述栅极结构的关键尺寸越小的区域对应的所述热处理工艺的温度越低，利用所述热处理工艺的温度对所述半导体器件的漏电流的影响补偿所述栅极结构的关键尺寸对所述半导体器件的漏电流的影响，使所述晶圆上各区域的所述半导体器件的漏电流的差异变小且都满足要求值。
步骤三、按照设置的温度分布进行所述热处理工艺。
进一步的改进是，在步骤二之前，还包括根据所述半导体器件的制程要求设置所述栅极结构的关键尺寸目标值、合格区间和热预算容忍区间，所述热预算容忍区间位于所述合格区间内。
进一步的改进是，步骤一中，包括计算所述栅极结构的关键尺寸的片内平均值，如果所述片内平均值超出所述合格区间，则在步骤二中直接报废所述晶圆。
如果所述片内平均值在所述合格区间内，则进行所述热处理工艺的温度分布的设置。
进一步的改进是，步骤一中，所述晶圆上的所述栅极结构的关键尺寸具有按环状分布的特征，将所述晶圆分成多个环状区域。
步骤二中，所述热处理工艺的温度分布根据各所述环状区域进行设置。
进一步的改进是，各所述环状区域对应的所述热处理工艺的温度设置步骤包括：
如果所述环状区域的所述关键尺寸位于所述热预算容忍区间，所述热处理工艺的温度保持为初始值，所述初始值为所述栅极结构的关键尺寸等于所述关键尺寸目标值时对应的所述热处理工艺的温度设定值。
如果所述环状区域的所述关键尺寸低于所述热预算容忍区间的下限值，则所述热处理工艺的温度在所述初始值的基础上降低。
如果所述环状区域的所述关键尺寸高于所述热预算容忍区间的上限值，则所述热处理工艺的温度在所述初始值的基础上增加。
进一步的改进是，所述热处理工艺为快速热退火。
进一步的改进是，所述热处理工艺的快速热退火采用灯组加热，所述灯组由多个灯泡组成，各所述灯泡的导通和关闭通过控制信号单独控制；所述灯组的加热区域大于等于所述晶圆的位置区域；所述热处理工艺的温度分布通过控制温度对应的区域中的灯泡的导通数量确定。
进一步的改进是，所述灯组中的灯泡呈环状分布。
进一步的改进是，所述环状区域为以所述晶圆的圆心为圆心的带状圆环。
进一步的改进是，所述半导体器件的技术节点包括40nm以下。
进一步的改进是，所述合格区间的上限为所述关键尺寸目标值加4nm或加3nm，所述合格区间的下限为所述关键尺寸目标值减4nm或减3nm。
所述热预算容忍区间的上限为所述关键尺寸目标值加0.5nm，所述热预算容忍区间的下限为所述关键尺寸目标值减0.5nm。
进一步的改进是，步骤一中所述栅极结构由栅介质层和多晶硅栅叠加而成。
进一步的改进是，步骤一之前，包括形成所述栅极结构的步骤，所述栅极结构的形成步骤包括：
依次在所述晶圆表面形成所述栅介质层和第一多晶硅层。
光刻定义出所述栅极结构的形成区域，之后对所述第一多晶硅层进行刻蚀形成所述多晶硅栅。
步骤一中的所述栅极结构的关键尺寸测量采用所述多晶硅栅的刻蚀工艺完成后的AEICD测量实现。
进一步的改进是，所述栅介质层为栅氧化层，或者所述栅介质层为高介电常数层。
进一步的改进是，在所述栅极结构形成后，还包括在所述栅极结构的侧面形成第一侧墙和第二侧墙的工艺，所述第一侧墙和所述第二侧墙叠加形成双重侧墙。
进一步的改进是，所述第一侧墙的材料包括氧化硅、氮化硅、氮碳硅或氮氧碳硅；
所述第二侧墙的材料包括氧化硅、氮化硅、氮碳硅或氮氧碳硅。
进一步的改进是，在所述第二侧墙形成之后还包括在所述晶圆的正面生长用于实现应力记忆技术的具有应力的第一氮化硅层的步骤；
步骤三的所述热处理工艺完成将所述第一氮化硅层的应力转移到沟道区，所述热处理工艺完成后还包括去除所述第一氮化硅层的步骤。
进一步的改进是，在所述第一侧墙形成之后以及所述第二侧墙工艺形成之前，还包括进行轻掺杂源漏注入工艺；
在所述第二侧墙工艺形成之后，还包括进行重掺杂源漏注入工艺。
进一步的改进是，在所述第二侧墙工艺形成之后，还包括如下步骤：
进行非晶化离子注入形成在对应的所述第二侧墙的两侧自对准形成所述半导体器件的非晶化的源区和非晶化的漏区；
在所述非晶化的源区和所述非晶化的漏区表面形成自对准硅化物；
形成最底层层间膜并平坦化。
进一步的改进是，在所述最底层层间膜形成之后，还包括进行栅极结构替换工艺，所述栅极结构替换工艺将所述多晶硅栅去除并替换为金属栅。
和现有方法中，需要在产品的制作完成之后，利用对产品的电学测量来发现栅极结构对产品所造成的不利影响，之后再对后续批次的产品的制作工艺进行改进不同，本发明利用了在采用应力记忆技术的半导体器件的制造工艺中，栅极结构的关键尺寸的偏离目标值对器件的性能特别是漏电流的不利影响能通过应力记忆技术热预算来补偿的特点，在进行应力记忆技术的热处理工艺之前，先测量栅极结构的关键尺寸的片内分布，之后，根据栅极结构的关键尺寸的片内分布设置热处理工艺的温度分布，之后在进行热处理工艺，由于在热处理工艺之前已经对热处理工艺的温度分布进行了设定，故能在热处理工艺中对栅极结构的关键尺寸所产生的不利影响进行补偿，最后使得晶圆片内的栅极结构的关键尺寸的偏移所造成的不利影响进行及时补偿，从而能改善产品的片内均匀性，当然也更加能改善产品的片间即同一批次的片间以及不同批次间的产品的性能的均匀性，所以，本发明能实现对晶圆产品进行及时动态调整，能提高产品的片内、片间以及批次间的性能的均匀性，最后能大大提高产品的良率。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有采用SMTRTA的温度调整来实现对半导体器件的性能进行补偿的方法的流程图；
图2是本发明实施例采用应力记忆技术的半导体器件的制造方法中应力记忆技术热预算的自动控制的流程图；
图3是本发明实施例方法中栅极结构的关键尺寸目标值、合格区间和热预算容忍区间的示意图；
图4是本发明实施例方法中根据栅极结构的关键尺寸的按环状分布的特征将晶圆分成多个环状区域的示意图；
图5是本发明实施例中快速热退火工艺中的灯组的灯泡分布图。
具体实施方式
如图2所示，是本发明实施例采用应力记忆技术的半导体器件的制造方法中应力记忆技术热预算的自动控制的流程图；本发明实施例采用应力记忆技术的半导体器件的制造方法包括对应力记忆技术热预算进行自动控制的步骤；所述应力记忆技术热预算的自动控制步骤包括：
步骤一、如标记202对应的步骤所示，测量晶圆上的半导体器件的栅极结构的关键尺寸的片内分布，所述晶圆由半导体衬底组成。
本发明实施例中，所述半导体衬底为硅衬底，由硅衬底组成的晶圆也称为硅晶圆片简称硅片。
还包括：如标记201对应的步骤所示，根据所述半导体器件的制程要求设置所述栅极结构的关键尺寸目标值、合格区间和热预算容忍区间，所述热预算容忍区间位于所述合格区间内。对于同一种产品，标记201对应的步骤能在第一批次产品进行之前设置，后续批次产品生产时能不再进行设置。
所述半导体器件的技术节点包括40nm以下。
所述合格区间的上限为所述关键尺寸目标值加4nm或加3nm，所述合格区间的下限为所述关键尺寸目标值减4nm或减3nm。
所述热预算容忍区间的上限为所述关键尺寸目标值加0.5nm，所述热预算容忍区间的下限为所述关键尺寸目标值减0.5nm。
如图3是本发明实施例方法中栅极结构的关键尺寸目标值、合格区间和热预算容忍区间的示意图；图3中，所述关键尺寸目标值对应于Target所示的直线。
合格区间如标记210对应的范围所示，LSL为所述合格区间的下限值，USL为所述合格区间的上限值。USL为在Target的基础上+3nm，LSL为在Target的基础上-3nm。
所述热预算容忍区间如标记211对应的范围所示，LCL为所述热预算容忍区间的下限值，UCL为所述热预算容忍区间的上限值。UCL为在Target的基础上+0.5nm，LCL为在Target的基础上-0.5nm。
如标记202对应的步骤所示，步骤一中，在测量得到所述关键尺寸的片内分布之后，还包括计算所述栅极结构的关键尺寸的片内平均值。
步骤一中，所述晶圆上的所述栅极结构的关键尺寸具有按环状分布的特征，将所述晶圆分成多个环状区域。较佳为，所述环状区域为以所述晶圆的圆心为圆心的带状圆环。如图4所示，是本发明实施例方法中根据栅极结构的关键尺寸的按环状分布的特征将晶圆分成多个环状区域的示意图；可以看出，以所述晶圆的圆心为中心在所述晶圆上分成了4个环状区域，分别为：
圆线212内部对应的环状区域，圆线212内部的区域也为圆形区域；
圆线213和212之间的环状区域；
圆线214和213之间的环状区域；
圆线215和214之间的环状区域。圆线215为所述晶圆的最外侧边缘线。
本发明实施例中，步骤一中所述栅极结构由栅介质层和多晶硅栅叠加而成。
步骤一之前，包括形成所述栅极结构的步骤，所述栅极结构的形成步骤包括：
依次在所述晶圆表面形成所述栅介质层和第一多晶硅层。
光刻定义出所述栅极结构的形成区域，之后对所述第一多晶硅层进行刻蚀形成所述多晶硅栅。
步骤一中的所述栅极结构的关键尺寸测量采用所述多晶硅栅的刻蚀工艺完成后的AEICD测量实现。
所述栅介质层为栅氧化层，或者所述栅介质层为高介电常数层。
在所述栅极结构形成后，还包括在所述栅极结构的侧面形成第一侧墙和第二侧墙的工艺，所述第一侧墙和所述第二侧墙叠加形成双重侧墙。
所述第一侧墙的材料包括氧化硅、氮化硅、氮碳硅或氮氧碳硅；所述第二侧墙的材料包括氧化硅、氮化硅、氮碳硅或氮氧碳硅。
在所述第一侧墙形成之后以及所述第二侧墙工艺形成之前，还包括进行轻掺杂源漏注入工艺；
在所述第二侧墙工艺形成之后，还包括进行重掺杂源漏注入工艺。
还包括如下步骤：
进行非晶化离子注入形成在对应的所述第二侧墙的两侧自对准形成所述半导体器件的非晶化的源区和非晶化的漏区；
在所述非晶化的源区和所述非晶化的漏区表面形成自对准硅化物；
在所述第二侧墙形成之后还包括在所述晶圆的正面生长用于实现应力记忆技术的具有应力的第一氮化硅层的步骤。
步骤二、根据所述栅极结构的关键尺寸的片内分布设置应力记忆技术的热处理工艺的温度分布，所述栅极结构的关键尺寸越大的区域对应的所述热处理工艺的温度越高以及所述栅极结构的关键尺寸越小的区域对应的所述热处理工艺的温度越低，利用所述热处理工艺的温度对所述半导体器件的漏电流的影响补偿所述栅极结构的关键尺寸对所述半导体器件的漏电流的影响，使所述晶圆上各区域的所述半导体器件的漏电流的差异变小且都满足要求值。
本发明实施例中，步骤二包括如下分步骤：
进行标记203对应的判断步骤，即判断片内栅极关键尺寸平均值是否在合格区间内。
如果所述片内平均值超出所述合格区间，即标记203对应的判断结果为否，则在步骤二中直接报废所述晶圆即进行标记204所示的硅片报废步骤。
如果所述片内平均值在所述合格区间内，即标记203对应的判断结果为是，则进行所述热处理工艺的温度分布的设置。
本发明实施例中，所述热处理工艺的温度分布根据各所述环状区域进行设置。较佳为，各所述环状区域对应的所述热处理工艺的温度设置步骤包括：
如果所述环状区域的所述关键尺寸位于所述热预算容忍区间，所述热处理工艺的温度保持为初始值，所述初始值为所述栅极结构的关键尺寸等于所述关键尺寸目标值时对应的所述热处理工艺的温度设定值；即首先进行标记205所示的判断步骤即判断环状区域内栅极关键尺寸与目标值的偏差在热预算容忍区间内，如果判断结果为是表示所述环状区域的所述关键尺寸位于所述热预算容忍区间，这时进行标记208所示的步骤即此环状区域热预算不做调整。如果判断结果为否则会分别转到标记206和207所示的步骤
如果所述环状区域的所述关键尺寸低于所述热预算容忍区间的下限值即图3中的LCL，则所述热处理工艺的温度在所述初始值的基础上降低；该步骤对应于标记206所示的步骤即偏差为负，则减少该环状区域热预算温度。
如果所述环状区域的所述关键尺寸高于所述热预算容忍区间的上限值即图3中的UCL，则所述热处理工艺的温度在所述初始值的基础上增加；该步骤对应于标记207所示的步骤即偏差为正，则增加该环状区域热预算温度。
步骤三、如标记209对应的步骤所示，按照设置的温度分布进行所述热处理工艺。
本发明实施例中，所述热处理工艺为快速热退火。
所述热处理工艺的快速热退火采用灯组加热，所述灯组由多个灯泡组成，各所述灯泡的导通和关闭通过控制信号单独控制；所述灯组的加热区域大于等于所述晶圆的位置区域；所述热处理工艺的温度分布通过控制温度对应的区域中的灯泡的导通数量确定。
所述灯组中的灯泡呈环状分布。如图5所示，是本发明实施例中快速热退火工艺中的灯组的灯泡分布图；图5中，所述等组216由多个灯泡217密集分布形成，多个所述灯泡217还组成环状分布结构，对于环状分布结构说明如下：
标记218各箭头线所指的各线对应于所述灯泡217的环状分布的边界线，图5中，还根据所述灯泡217所处的环状分布区域对所述灯泡217进行了编号，例如：最内侧的环状分布区域的所述灯泡217上分别用001、002直至007编号；
再外一层的环状分布区域的所述灯泡217上分别用101、102直至118编号；
而再外一层的环状分布区域的所述灯泡217的编号的百位数为2，即分布用201、202直至230编号；
依次类推直至各层的环状分布区域的所述灯泡217全部编号完成。
其中，编号的百位数大于9之后，分别用A、B、C、D和E表示。
通过对各所述灯泡217的编号，能实现对各所述灯泡217的单独控制，在进行所述快速热退火时，实现由导通的所述灯泡217组成的分布图，导通的所述灯泡217组成的分布图由设置的温度分布决定并在所述快速热退火中形成和设置的温度分布相一致的实际温度分布。
图5中，标记219所示的圆圈对应于所述快速热退火的工艺腔的腔体内侧边缘。
标记220所示的圆圈对应于所述快速热退火的工艺腔的边缘环的位置。
标记221所示的圆圈对应于所述晶圆位于所述快速热退火的工艺腔中的位置。可以看出，所述灯组216的范围大于所述晶圆的范围。
图5中，还标记了多个温度探头的设置位置，分别如标记1、S、2、3、4、E、5、6和7所示的位置，通过各温度探头能测试得到对应位置处的温度。
步骤三的所述热处理工艺完成将所述第一氮化硅层的应力转移到沟道区，所述热处理工艺完成后还包括去除所述第一氮化硅层的步骤。
在所述第一氮化硅层去除之后，还包括如下步骤：
形成最底层层间膜并平坦化。
在所述最底层层间膜形成之后，还包括进行栅极结构替换工艺，所述栅极结构替换工艺将所述多晶硅栅去除并替换为金属栅。
和现有方法中，需要在产品的制作完成之后，利用对产品的电学测量来发现栅极结构对产品所造成的不利影响，之后再对后续批次的产品的制作工艺进行改进不同，本发明实施例利用了在采用应力记忆技术的半导体器件的制造工艺中，栅极结构的关键尺寸的偏离目标值对器件的性能特别是漏电性能的不利影响能通过应力记忆技术热预算来补偿的特点，在进行应力记忆技术的热处理工艺之前，先测量栅极结构的关键尺寸的片内分布，之后，根据栅极结构的关键尺寸的片内分布设置热处理工艺的温度分布，之后在进行热处理工艺，由于在热处理工艺之前已经对热处理工艺的温度分布进行了设定，故能在热处理工艺中对栅极结构的关键尺寸所产生的不利影响进行补偿，最后使得晶圆片内的栅极结构的关键尺寸的偏移所造成的不利影响进行及时补偿，从而能改善产品的片内均匀性，当然也更加能改善产品的片间即同一批次的片间以及不同批次间的产品的性能的均匀性，所以，本发明实施例能实现对晶圆产品进行及时动态调整，能提高产品的片内、片间以及批次间的性能的均匀性，最后能大大提高产品的良率。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (16)
1.一种采用应力记忆技术的半导体器件的制造方法，其特征在于，包括对应力记忆技术热预算进行自动控制的步骤；所述应力记忆技术热预算的自动控制步骤包括：
根据所述半导体器件的制程要求设置栅极结构的关键尺寸目标值、合格区间和热预算容忍区间，所述热预算容忍区间位于所述合格区间内；
步骤一、测量晶圆上的半导体器件的栅极结构的关键尺寸的片内分布，所述晶圆由半导体衬底组成；
计算所述栅极结构的关键尺寸的片内平均值；
如果所述片内平均值超出所述合格区间，则在步骤二中直接报废所述晶圆；
如果所述片内平均值在所述合格区间内，则进行后续步骤二中的热处理工艺的温度分布的设置；所述晶圆上的所述栅极结构的关键尺寸具有按环状分布的特征，将所述晶圆分成多个环状区域；
步骤二、根据所述栅极结构的关键尺寸的片内分布设置应力记忆技术的热处理工艺的温度分布，所述栅极结构的关键尺寸越大的区域对应的所述热处理工艺的温度越高以及所述栅极结构的关键尺寸越小的区域对应的所述热处理工艺的温度越低，利用所述热处理工艺的温度对所述半导体器件的漏电流的影响补偿所述栅极结构的关键尺寸对所述半导体器件的漏电流的影响，使所述晶圆上各区域的所述半导体器件的漏电流的差异变小且都满足要求值；
所述热处理工艺的温度分布根据各所述环状区域进行设置；
各所述环状区域对应的所述热处理工艺的温度设置步骤包括：
如果所述环状区域的所述关键尺寸位于所述热预算容忍区间，所述热处理工艺的温度保持为初始值，所述初始值为所述栅极结构的关键尺寸等于所述关键尺寸目标值时对应的所述热处理工艺的温度设定值；
如果所述环状区域的所述关键尺寸低于所述热预算容忍区间的下限值，则所述热处理工艺的温度在所述初始值的基础上降低；
如果所述环状区域的所述关键尺寸高于所述热预算容忍区间的上限值，则所述热处理工艺的温度在所述初始值的基础上增加；
步骤三、按照设置的温度分布进行所述热处理工艺。
2.如权利要求1所述的采用应力记忆技术的半导体器件的制造方法，其特征在于：所述热处理工艺为快速热退火。
3.如权利要求2所述的采用应力记忆技术的半导体器件的制造方法，其特征在于：所述热处理工艺的快速热退火采用灯组加热，所述灯组由多个灯泡组成，各所述灯泡的导通和关闭通过控制信号单独控制；所述灯组的加热区域大于等于所述晶圆的位置区域；所述热处理工艺的温度分布通过控制温度对应的区域中的灯泡的导通数量确定。
4.如权利要求3所述的采用应力记忆技术的半导体器件的制造方法，其特征在于：所述灯组中的灯泡呈环状分布。
5.如权利要求1所述的采用应力记忆技术的半导体器件的制造方法，其特征在于：所述环状区域为以所述晶圆的圆心为圆心的带状圆环。
6.如权利要求1所述的采用应力记忆技术的半导体器件的制造方法，其特征在于：所述半导体器件的技术节点包括40nm以下。
7.如权利要求6所述的采用应力记忆技术的半导体器件的制造方法，其特征在于：所述合格区间的上限为所述关键尺寸目标值加4nm或加3nm，所述合格区间的下限为所述关键尺寸目标值减4nm或减3nm；
所述热预算容忍区间的上限为所述关键尺寸目标值加0.5nm，所述热预算容忍区间的下限为所述关键尺寸目标值减0.5nm。
8.如权利要求1所述的采用应力记忆技术的半导体器件的制造方法，其特征在于：步骤一中所述栅极结构由栅介质层和多晶硅栅叠加而成。
9.如权利要求8所述的采用应力记忆技术的半导体器件的制造方法，其特征在于：步骤一之前，包括形成所述栅极结构的步骤，所述栅极结构的形成步骤包括：
依次在所述晶圆表面形成所述栅介质层和第一多晶硅层；
光刻定义出所述栅极结构的形成区域，之后对所述第一多晶硅层进行刻蚀形成所述多晶硅栅；
步骤一中的所述栅极结构的关键尺寸测量采用所述多晶硅栅的刻蚀工艺完成后的AEICD测量实现。
10.如权利要求8所述的采用应力记忆技术的半导体器件的制造方法，其特征在于：所述栅介质层为栅氧化层，或者所述栅介质层为高介电常数层。
11.如权利要求9所述的采用应力记忆技术的半导体器件的制造方法，其特征在于：在所述栅极结构形成后，还包括在所述栅极结构的侧面形成第一侧墙和第二侧墙的工艺，所述第一侧墙和所述第二侧墙叠加形成双重侧墙。
12.如权利要求11所述的采用应力记忆技术的半导体器件的制造方法，其特征在于：所述第一侧墙的材料包括氧化硅、氮化硅、氮碳硅或氮氧碳硅；
所述第二侧墙的材料包括氧化硅、氮化硅、氮碳硅或氮氧碳硅。
13.如权利要求11所述的采用应力记忆技术的半导体器件的制造方法，其特征在于：在所述第二侧墙形成之后还包括在所述晶圆的正面生长用于实现应力记忆技术的具有应力的第一氮化硅层的步骤；
步骤三的所述热处理工艺完成将所述第一氮化硅层的应力转移到沟道区，所述热处理工艺完成后还包括去除所述第一氮化硅层的步骤。
14.如权利要求12所述的采用应力记忆技术的半导体器件的制造方法，其特征在于：在所述第一侧墙形成之后以及所述第二侧墙工艺形成之前，还包括进行轻掺杂源漏注入工艺；
在所述第二侧墙工艺形成之后，还包括进行重掺杂源漏注入工艺。
15.如权利要求14所述的采用应力记忆技术的半导体器件的制造方法，其特征在于：在所述第二侧墙工艺形成之后，还包括如下步骤：
进行非晶化离子注入形成在对应的所述第二侧墙的两侧自对准形成所述半导体器件的非晶化的源区和非晶化的漏区；
在所述非晶化的源区和所述非晶化的漏区表面形成自对准硅化物；
形成最底层层间膜并平坦化。
16.如权利要求15所述的采用应力记忆技术的半导体器件的制造方法，其特征在于：在所述最底层层间膜形成之后，还包括进行栅极结构替换工艺，所述栅极结构替换工艺将所述多晶硅栅去除并替换为金属栅。
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