CN111599678A - 二极管结构的制造方法 - Google Patents

二极管结构的制造方法 Download PDF

Info

Publication number
CN111599678A
CN111599678A CN202010484919.8A CN202010484919A CN111599678A CN 111599678 A CN111599678 A CN 111599678A CN 202010484919 A CN202010484919 A CN 202010484919A CN 111599678 A CN111599678 A CN 111599678A
Authority
CN
China
Prior art keywords
silicon
stack
layer
sidewall spacers
sidewalls
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010484919.8A
Other languages
English (en)
Other versions
CN111599678B (zh
Inventor
陈介方
罗国丰
林仲汉
朱煜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Jiangsu Advanced Memory Technology Co Ltd
Jiangsu Advanced Memory Semiconductor Co Ltd
Original Assignee
Jiangsu Advanced Memory Technology Co Ltd
Jiangsu Advanced Memory Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jiangsu Advanced Memory Technology Co Ltd, Jiangsu Advanced Memory Semiconductor Co Ltd filed Critical Jiangsu Advanced Memory Technology Co Ltd
Priority to CN202010484919.8A priority Critical patent/CN111599678B/zh
Priority to US16/993,245 priority patent/US11362192B2/en
Publication of CN111599678A publication Critical patent/CN111599678A/zh
Priority to US17/663,017 priority patent/US11996464B2/en
Application granted granted Critical
Publication of CN111599678B publication Critical patent/CN111599678B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8615—Hi-lo semiconductor devices, e.g. memory devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Element Separation (AREA)
  • Light Receiving Elements (AREA)

Abstract

一种二极管结构的制造方法，包含形成第一堆叠在基板上的硅层上。形成相对的多个第一侧壁间隔物，沿着且覆盖第一堆叠的两侧壁。选择性蚀刻硅层至第一预定深度，从而形成第二堆叠，剩余的硅层包含硅底板。形成相对的多个第二侧壁间隔物，沿着且覆盖第二堆叠的两侧壁。选择性蚀刻硅底板，从而形成第三堆叠在基板上。以第二侧壁间隔物为罩幕，进行侧向电浆离子植入。所述制造方法可以减少两相邻半导体层之间界面上的缺陷的形成。

Description

二极管结构的制造方法
技术领域
本发明是有关于一种二极管结构的制造方法，特别有关于一种使用侧向电浆离子植入来制造二极管结构的方法。
背景技术
二极管为一种熟悉的半导体元件，通常使用于电子应用中，例如电源电路或电压转换器。一般而言，二极管的结构至少包含第一半导体层、第二半导体层以及位于上述二者之间的其他层。第一半导体层及第二半导体层常掺有三价或五价元素掺质以维持电性，例如P型或N型掺质。
一般而言，使用沉积法直接形成P型或N型半导体层，然而，在不同沉积层之间会形成界面，例如P-I-N(第一半导体层-本质硅层-第二半导体层)的界面，此种界面容易引起杂质原子(离子)偏聚，再者，界面上原子排列混乱，存在着许多空位、位错和键变形等缺陷。因此，界面上的缺陷将影响二极管的性能。为了解决此问题，此亦将增加二极管的制作过程的复杂性。
因此，目前需要一种可以在二极管结构中减少两相邻半导体层之间界面上的缺陷的形成的制造方法。
发明内容
根据本发明的多个实施例，提供一种二极管结构的制造方法包含：形成第一堆叠在基板上的硅层上，其中第一堆叠自硅层按递升次序包含第一半导体层、上电极层及相变化材料层；形成相对的多个第一侧壁间隔物，沿着且覆盖第一堆叠的两侧壁，其中相变化材料层的顶表面曝露出；以第一侧壁间隔物及相变化材料层做为遮罩，选择性蚀刻硅层至第一预定深度，从而形成第二堆叠，其中剩余的硅层包含硅底板，第二堆叠包含：自硅底板凸起的第一硅部、以及第一堆叠；形成相对的多个第二侧壁间隔物，沿着且覆盖第二堆叠的两侧壁，其中顶表面曝露出；以第二侧壁间隔物及相变化材料层做为遮罩，选择性蚀刻硅底板，从而形成第三堆叠在基板上，其中第三堆叠包含：位于第一硅部下方的第二硅部、以及第二堆叠；以及以第二侧壁间隔物为罩幕，进行侧向电浆离子植入，以在第二硅部中形成掺杂区，其中掺杂区与第一半导体层的电性不同。
根据本发明的一些实施例，第一硅部的多个侧壁分别与第一侧壁间隔物的多个侧壁在垂直方向上对齐。
根据本发明的一些实施例，第二硅部的多个侧壁分别与第二侧壁间隔物的多个侧壁在垂直方向上对齐。
根据本发明的一些实施例，形成第一堆叠在基板上的硅层上包含：形成母硅层在基板上；执行离子植入制程于母硅层的顶面，以在母硅层的顶面至深度之间形成第一半导体层，且余留的母硅层是为硅层；形成上电极层于第一半导体层上；形成相变化材料层于上电极层上；以及图案化第一半导体层、上电极层及相变化材料层为第一堆叠。
根据本发明的一些实施例，所述的制造方法还包含：在形成该第一堆叠之前，先形成下电极在基板上，以致下电极位于基板与硅层之间。
根据本发明的一些实施例，所述的制造方法还包含：进行侧向电浆离子植入之后，移除未被第三堆叠覆盖的下电极。
根据本发明的一些实施例，第一侧壁间隔物的顶表面曝露出。
根据本发明的一些实施例，相变化材料层可为包含相变化材料层的单层或复层。
根据本发明的一些实施例，第一半导体层具有剂量介于10E16 atom/cm2至10E20atom/cm2之间。
根据本发明的一些实施例，掺杂区具有剂量介于10E16 atom/cm2至10E20 atom/cm2之间。
根据本发明的一些实施例，第一侧壁间隔物及第二侧壁间隔物的厚度各在1nm至5nm的范围内。
根据本发明的多个实施例，提供一种二极管结构的制造方法包含：形成第一堆叠在基板上的硅层上，其中第一堆叠自硅层按递升次序包含上电极层及相变化材料层；以相变化材料层做为遮罩，选择性蚀刻硅层至第一预定深度，其中剩余的硅层包含第一硅底板、及自第一硅底板凸起的第一硅部；进行离子植入制程，以在第一硅部中形成第一掺杂区；形成相对的多个第一侧壁间隔物，沿着且覆盖第一堆叠的两侧壁、第一硅部的两侧壁；以第一侧壁间隔物及相变化材料层做为遮罩，选择性蚀刻第一硅底板至第二预定深度，从而形成第二堆叠，其中剩余的第一硅底板包含第二硅底板，第二堆叠包含：自第二硅底板凸起的第二硅部、第一硅部以及第一堆叠；形成相对的多个第二侧壁间隔物，沿着且覆盖第二堆叠的两侧壁；以第二侧壁间隔物及相变化材料层做为遮罩，选择性蚀刻第二硅底板，从而形成第三堆叠在基板上，其中第三堆叠包含：位于第二硅部下方的第三硅部、以及第二堆叠；以及以第二侧壁间隔物为罩幕，进行侧向电浆离子植入，以在第三硅部中形成第二掺杂区，其中第一掺杂区与第二掺杂区的电性不同。
根据本发明的一些实施例，第二硅部的多个侧壁分别与第一侧壁间隔物的多个侧壁在垂直方向上对齐。
根据本发明的一些实施例，第三硅部的多个侧壁分别与第二侧壁间隔物的多个侧壁在垂直方向上对齐。
根据本发明的一些实施例，所述的制造方法还包含：在形成第一堆叠在基板上的硅层上之前，形成下电极在基板与硅层之间。
根据本发明的一些实施例，所述的制造方法还包含：在形成第一堆叠之前，先形成下电极在基板上，以致下电极位于基板与硅层之间。
根据本发明的一些实施例，第一侧壁间隔物的顶表面曝露出。
根据本发明的一些实施例，相变化材料层可为包含相变化材料层的单层或复层。
根据本发明的一些实施例，第一掺杂区具有剂量介于10E16 atom/cm2至10E20atom/cm2之间。
根据本发明的一些实施例，第二掺杂区具有剂量介于10E16 atom/cm2至10E20atom/cm2之间。
根据本发明的一些实施例，第一侧壁间隔物及第二侧壁间隔物的厚度各在1nm至5nm的范围内。
附图说明
为使本发明的上述和其他目的、特征、优点与实施例能更明显易懂，请详阅以下的详细叙述并搭配对应的附图。
图1绘示根据本发明一些实施例的二极管结构的制造方法流程图；
图2-图10绘示根据本发明一些实施例的二极管结构的制造方法的各阶段的剖面图；
图11绘示根据本发明一些实施例的二极管结构的制造方法流程图；
图12-图20绘示根据本发明一些实施例的二极管结构的制造方法的各阶段的剖面图。
【符号说明】
100，300:基板
110，310:下电极
120:母硅层
120T，322BT:顶面
121:第一半导体层
122，322:硅层
122B:硅底板
122C 322A2:第二硅部
122AS，122CS，220S 320B，322AS，322S2，322S3，340B，900B:侧壁
150，350:上电极层
160，360:相变化材料层
160T，320T:顶表面
180:掺杂区
210，320:第一侧壁间隔物
220，340:第二侧壁间隔物
250，450:侧向电浆离子植入
321:第一掺杂区
322A:第一硅部
322B:第一硅底板
322B2:第二硅底板
322N，322T:顶部
380:第二掺杂区
500，800:第一堆叠
600，900:第二堆叠
700，1000:第三堆叠
700D，1000D:二极管结构
D1:第一预定深度
D2:第二预定深度
M100 M200:方法
S102，S104，S106，S108，S110，S112:操作
S202，S204，S206，S208，S210，S212，S214，S216:操作
H1:深度
具体实施方式
以下公开提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。以下描述组件和布置的特定示例以简化本公开。当然，这些仅仅是示例，而无意于进行限制。例如，在下面的描述中，在第二特征上或之上的第一特征的形成可以包括第一和第二特征直接接触形成的实施例，并且还可以包括在第二特征之间形成附加特征的实施例。第一和第二特征，使得第一和第二特征可以不直接接触。另外，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
如本文所用，“约”，“大约”或“基本上”应通常是指给定值或范围的百分之二十以内，或百分之十以内或百分之五以内。在此给出的数值是近似的，意味着如果没有明确说明，则可以推断出术语“约”，“大约”或“基本上”。在实施方式与申请专利范围中，除非内文中对于冠词有所特别限定，否则“一”与“该”可泛指单一个或复数个。
本发明提供一种二极管结构，使用侧向电浆离子植入来形成P型或N型的半导体层，可以减少缺陷形成于二极管结构中的两相邻半导体层之间界面上。
图1绘示根据本发明一些实施例的二极管结构的制造方法M100的流程图。如图1所示，方法M100包含操作S102、操作S104、操作S106、操作S108、操作S110、以及操作S112。
图2-图10绘示根据本发明一些实施例的二极管结构的制造方法M100的各阶段的剖面图。
参照图2，提供基板100，在一些实施例中，基板100可为硅基板、含硅基板、三五族覆硅基板(例如GaN-on-silicon)或其他半导体基板。
如图2所示，形成母硅层120在基板100上。接着，执行离子植入制程于母硅层120的顶面120T，以在母硅层120的顶面120T至深度H1之间形成第一半导体层121，且余留的母硅层120为硅层122。
在一些实施例中，母硅层120为本质(intrinsic)硅层，通过沉积制程来形成，诸如，但不限于，化学气相沉积(CVD)、电浆增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)、或物理气相沉积(PVD)。
在一些实施例中，第一半导体层121为P型半导体层。在一些实施例中，第一半导体层121具有掺杂剂量介于10E16 atom/cm2至10E20 atom/cm2之间。较佳的范围在10E19atom/cm2至10E20 atom/cm2之间。
在一些实施例中，在形成母硅层120在基板100上之前，先形成一下电极110在基板100上，以致下电极110位于基板100与硅层122之间，如图2所示。在一些实施例中，下电极110可通过沉积形成，其材料包括金、铬、镍、铂、钛、铝、铑、上述的组合或其它导电性佳的金属材料。
参照图3，形成上电极层150在第一半导体层121上。在一些实施例中，上电极层150可通过沉积形成，其材料包括金、铬、镍、铂、钛、铝、铑、上述的组合或其它导电性佳的金属材料。
如图3所示，形成相变化材料层160在上电极层150上。在一些实施例中，相变化材料层160可以是利用任何合适的沉积制程(比如CVD、PVD、ALD等)来形成。
在一些实施例中，相变化材料层160可以为包含相变化材料的单层或复层。相变化材料层可以包含锗-锑-碲(GST)材料，例如Ge2Sb2Te5、Ge1Sb2Te4、Ge1Sb4Te7或上述的组合或类似的材料。其他相变化材料可例如为GeTe、Sb2Te3、GaSb、InSb、Al-Te、Te-Sn-Se、Ge-Sb-Te、In-Sb-Te、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Sb-Te-Bi-Se、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ag-In-Sb-Te、Ge-Te-Sn-Pt、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd及Ge-Sb-Se-Te。
参照操作S102，参照图4，形成第一堆叠500在基板100上的硅层122上。第一堆叠500自硅层122按递升次序包含第一半导体层121、上电极层150及相变化材料层160。详细地说，使用图案化制程，例如一或多个的微影及蚀刻制程，将第一半导体层121、上电极层150及相变化材料层160图案化为第一堆叠500。
参照操作S104，参照图5，形成相对的多个第一侧壁间隔物210，沿着且覆盖第一堆叠500的两侧壁500B。在一些实施例中，相变化材料层160的顶表面160T曝露出。在一些实施例中，第一侧壁间隔物210具有D形、或I形，以作为后续蚀刻硅层122的抗蚀刻材料。
在一些实施例中，第一侧壁间隔物210可以使用原子沉积法(ALD)来形成。
在一些实施例中，第一侧壁间隔物210的厚度在1nm至5nm的范围内。较佳范围为1nm至3nm的范围内，例如：1.0nm、1.2nm、1.4nm、1.6nm、1.8nm、2.0nm、2.2nm、2.4nm、2.6nm、2.8nm、以及3.0nm。
在一些实施例中，第一侧壁间隔物210可以由介电材料制成，例如氧化硅、氮化硅、氮氧化硅或其它合适的材料。
参照操作S106，参照图6，以第一侧壁间隔物210及相变化材料层160做为遮罩，选择性蚀刻硅层122至第一预定深度D1，从而形成第二堆叠600。
如图6所示，剩余的硅层122包含硅底板122B，第二堆叠600包含：自硅底板122B凸起的第一硅部122A、以及第一堆叠500。
在一些实施例中，第一硅部122A的多个侧壁122AS分别与第一侧壁间隔物210的多个侧壁210S在垂直方向上对齐。
参照操作S108，如图7所示，形成相对的多个第二侧壁间隔物220，沿着且覆盖第二堆叠600的两侧壁600B。在一些实施例中，相变化材料层160的顶表面160T曝露出。在一些实施例中，第一侧壁间隔物210的顶表面210T曝露出。
在一些实施例中，第二侧壁间隔物220的厚度各在1nm至5nm的范围内。较佳范围为1nm至3nm的范围内，例如：1.0nm、1.2nm、1.4nm、1.6nm、1.8nm、2.0nm、2.2nm、2.4nm、2.6nm、2.8nm、以及3.0nm。
在一些实施例中，第二侧壁间隔物220的材料可以由介电材料制成，例如氧化硅、氮化硅、氮氧化硅或其它合适的材料。在一些实施例中，第一侧壁间隔物210与第二侧壁间隔物220由相同的材料制成。
在一些实施例中，第二侧壁间隔物220可以原子沉积法(ALD)所形成。
参照操作S110，如图8所示，以第二侧壁间隔物220及相变化材料层160做为遮罩，选择性蚀刻硅底板122B，从而形成第三堆叠700在基板100上。在一些实施例中，第三堆叠700包含：位于第一硅部122A下方的第二硅部122C、以及第二堆叠600。在一些实施例中，选择性蚀刻硅底板122B，且停在下电极110。
在一些实施例中，第二硅部122C的多个侧壁122CS分别与第二侧壁间隔物220的多个侧壁220S在垂直方向上对齐。
参照操作S112，如图9所示，以第二侧壁间隔物220为罩幕，进行侧向电浆离子植入250，以在第二硅部122C中形成掺杂区180。例如，使用应用材料(Applied Materials)的机台Varian Plasma Doping(PLADTM)来执行侧向电浆离子植入。
在一些实施例中，如图9所示，掺杂区180与第一半导体层121的电性不同。例如，掺杂区180可为N型半导体层，且第一半导体层121可为P型半导体层。然而，于其他的实施例，掺杂区180亦可为P型半导体层，且第一半导体层121可为N型半导体层，惟掺杂区180与第一半导体层121具不同电性以形成二极管即可。
在一些实施例中，掺杂区180具有掺杂剂量介于10E16 atom/cm2至10E20 atom/cm2之间。较佳的范围在10E19 atom/cm2至10E20 atom/cm2之间。
参照图10，进行侧向电浆离子植入250之后，移除未被第三堆叠700覆盖的下电极110。
如图10所示，根据本发明一些实施例的二极管结构700D，掺杂区180是使用侧向电浆离子植入所形成，值得注意的是，掺杂区180与第一硅部122A皆源自硅层122。换句话说，从掺杂区180过渡至第一硅部122A的边界区并非由分别沉积的层所形成。因此，可以避免在掺杂区180与第一硅部122A之间形成界面，减少界面所衍生的制程问题。
图11绘示根据本发明一些实施例的二极管结构的制造方法M200的流程图。如图11所示，方法M200包含操作S202、操作S204、操作S206、操作S208、操作S210、操作S212、操作S214、以及操作S216。
图12-图20绘示根据本发明的多个实施例的二极管结构的制造方法M200的各阶段的剖面图。
参照图12，类似于图3，提供基板300，接着，形成下电极310在基板300上、形成硅层322于下电极310上、形成上电极350在硅层322上、以及形成相变化材料层360在上电极350上。
在一些实施例中，相变化材料层360可以为包含相变化材料的单层或复层。相变化材料层可以包含锗-锑-碲(GST)材料，例如Ge2Sb2Te5、Ge1Sb2Te4、Ge1Sb4Te7或上述的组合或类似的材料。其他相变化材料可例如为GeTe、Sb2Te3、GaSb、InSb、Al-Te、Te-Sn-Se、Ge-Sb-Te、In-Sb-Te、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Sb-Te-Bi-Se、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ag-In-Sb-Te、Ge-Te-Sn-Pt、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd及Ge-Sb-Se-Te。
参照操作S202，如图13所示，形成第一堆叠800在基板300上的硅层322上。在一些实施例中，第一堆叠800自硅层322按递升次序包含上电极层350及相变化材料层360。详细地说，使用图案化制程，例如，一或多个的微影及蚀刻制程，将上电极层350及相变化材料层360图案化为第一堆叠800。
参照操作S204，如图13所示，在形成第一堆叠800之后，再进一步以相变化材料层360做为遮罩，选择性蚀刻硅层322至第一预定深度D1。在一些实施例中，剩余的硅层322包含第一硅底板322B、及自第一硅底板322B凸起的第一硅部322A。
参照操作S206，如图14所示，进行离子植入制程，以在第一硅部322A中形成第一掺杂区321。详细地说，以相变化材料层360作为罩幕，进行离子植入制程包含在垂直于顶面322BT的方向上进行植入，以在第一硅底板322B的顶部322T形成掺杂；以及在第一硅部322A的侧壁322AS进行植入，以在第一硅部322A中形成掺杂，从而第一掺杂区321沿着剩余的硅层322的顶部322N而形成。
在一些实施例中，第一掺杂区321具有掺杂剂量介于10E16 atom/cm2至10E20atom/cm2之间。较佳的范围在10E19 atom/cm2至10E20 atom/cm2之间。
参照操作S208，如图15所示，形成相对的多个第一侧壁间隔物320，沿着且覆盖第一堆叠800的两侧壁800B、第一硅部322A的两侧壁322AS。
在一些实施例中，第一侧壁间隔物320的厚度各在1nm至5nm的范围内。较佳范围为1nm至3nm的范围内，例如：1.0nm、1.2nm、1.4nm、1.6nm、1.8nm、2.0nm、2.2nm、2.4nm、2.6nm、2.8nm、以及3.0nm。
参照操作S210，如图16所示，以第一侧壁间隔物320及相变化材料层360做为遮罩，选择性蚀刻第一硅底板322B至第二预定深度D2，从而形成第二堆叠900。在一些实施例中，剩余的第一硅底板322B包含第二硅底板322B2，第二堆叠900包含：自第二硅底板322B2凸起的第二硅部322A2、第一硅部322A以及第一堆叠800。
在一些实施例中，第二硅部322A2的多个侧壁322S2分别与第一侧壁间隔物320的多个侧壁320B在垂直方向上对齐。
参照操作S212，如图17所示，形成相对的多个第二侧壁间隔物340，沿着且覆盖第二堆叠900的两侧壁900B。在一些实施例中，第一侧壁间隔物320的顶表面320T曝露出。
在一些实施例中，第二侧壁间隔物340的厚度各在1nm至5nm的范围内。较佳范围为1nm至3nm的范围内，例如：1.0nm、1.2nm、1.4nm、1.6nm、1.8nm、2.0nm、2.2nm、2.4nm、2.6nm、2.8nm、以及3.0nm。
参照操作S214，如图18所示，以第二侧壁间隔物340及相变化材料层360做为遮罩，选择性蚀刻第二硅底板322B2，从而形成第三堆叠1000在基板300上。在一些实施例中，第三堆叠1000包含：位于第二硅部322A2下方的第三硅部322A3、以及第二堆叠900。在一些实施例中，选择性蚀刻第二硅底板322B2，且停在下电极310。
在一些实施例中，第三硅部322A3的多个侧壁322S3分别与第二侧壁间隔物340的多个侧壁340B在垂直方向上对齐。
参照操作S216，如图19所示，以第二侧壁间隔物340为罩幕，进行侧向电浆离子植入450，以在第三硅部322A3中形成第二掺杂区380。
在一些实施例中，第二掺杂区380具有掺杂剂量介于10E16 atom/cm2至10E20atom/cm2之间。较佳的范围在10E19 atom/cm2至10E20 atom/cm2之间。
如图19所示，在一些实施例中，第一掺杂区321与第二掺杂区380的电性不同。例如，第一掺杂区321可为N型半导体层，且第二掺杂区380可为P型半导体层。然而，于其他的实施例，第一掺杂区321亦可为P型半导体层，且第二掺杂区380可为N型半导体层，惟第一掺杂区321与第二掺杂区380具不同电性以形成二极管即可。
参照图20，进行侧向电浆离子植入之后，移除未被第三堆叠1000覆盖的下电极310。
如图20所示，根据本发明一些实施例的二极管结构1000D，第二掺杂区380是使用侧向电浆离子植入所形成，值得注意的是，第二掺杂区380与第二硅部322A2皆源自硅层322。换句话说，从第二掺杂区380过渡至第二硅部322A2的边界区并非由分别沉积的层所形成。因此，可以避免在第二掺杂区380与第二硅部322A2之间形成界面，减少界面所衍生的制程问题。
虽然本揭露内容已以实施方式揭露如上，然其并非用以限定本揭露内容，任何熟悉此技艺者，于不脱离本揭露内容的精神和范围内，当可作各种的变动与润饰，因此本揭露内容的保护范围当视所附的权利要求书及其均等方案所界定的范围为准。

Claims (21)

1.一种二极管结构的制造方法，其特征在于，包含：
形成一第一堆叠在一基板上的一硅层上，其中该第一堆叠自该硅层按递升次序包含一第一半导体层、一上电极层及一相变化材料层；
形成相对的多个第一侧壁间隔物，沿着且覆盖该第一堆叠的两侧壁，其中该相变化材料层的一顶表面曝露出；
以所述多个第一侧壁间隔物及该相变化材料层做为遮罩，选择性蚀刻该硅层至一第一预定深度，从而形成一第二堆叠，其中剩余的该硅层包含一硅底板，该第二堆叠包含：自该硅底板凸起的一第一硅部、以及该第一堆叠；
形成相对的多个第二侧壁间隔物，沿着且覆盖该第二堆叠的两侧壁，其中该顶表面曝露出；
以所述多个第二侧壁间隔物及该相变化材料层做为遮罩，选择性蚀刻该硅底板，从而形成一第三堆叠在该基板上，其中该第三堆叠包含：位于该第一硅部下方的一第二硅部、以及该第二堆叠；以及
以所述多个第二侧壁间隔物为罩幕，进行一侧向电浆离子植入，以在该第二硅部中形成一掺杂区，其中该掺杂区与该第一半导体层的电性不同。
2.根据权利要求1所述的制造方法，其特征在于，该第一硅部的多个侧壁分别与所述多个第一侧壁间隔物的多个侧壁在垂直方向上对齐。
3.根据权利要求1所述的制造方法，其特征在于，该第二硅部的多个侧壁分别与所述多个第二侧壁间隔物的多个侧壁在垂直方向上对齐。
4.根据权利要求1所述的制造方法，其特征在于，形成该第一堆叠在该基板上的该硅层上包含：
形成一母硅层在该基板上；
执行一离子植入制程于该母硅层的一顶面，以在该母硅层的该顶面至一深度之间形成该第一半导体层，且余留的该母硅层是为该硅层；
形成该上电极层于该第一半导体层上；
形成该相变化材料层于该上电极层上；以及
图案化该第一半导体层、该上电极层及该相变化材料层为该第一堆叠。
5.根据权利要求4所述的制造方法，其特征在于，还包含：
在形成该第一堆叠之前，先形成一下电极在该基板上，以致该下电极位于该基板与该硅层之间。
6.根据权利要求5所述的制造方法，其特征在于，还包含：
进行该侧向电浆离子植入之后，移除未被该第三堆叠覆盖的该下电极。
7.根据权利要求1所述的制造方法，其特征在于，所述多个第一侧壁间隔物的一顶表面曝露出。
8.根据权利要求1所述的制造方法，其特征在于，该相变化材料层可为包含一相变化材料层的单层或复层。
9.根据权利要求1所述的制造方法，其特征在于，该第一半导体层具有剂量介于10E16atom/cm2至10E20 atom/cm2之间。
10.根据权利要求1所述的制造方法，其特征在于，该掺杂区具有剂量介于10E16 atom/cm2至10E20 atom/cm2之间。
11.根据权利要求1所述的制造方法，其特征在于，所述多个第一侧壁间隔物及所述多个第二侧壁间隔物的厚度各在1nm至5nm的范围内。
12.一种二极管结构的制造方法，其特征在于，包含：
形成一第一堆叠在一基板上的一硅层上，其中该第一堆叠自该硅层按递升次序包含一上电极层及一相变化材料层；
以该相变化材料层做为遮罩，选择性蚀刻该硅层至一第一预定深度，其中剩余的该硅层包含一第一硅底板、及自该第一硅底板凸起的一第一硅部；
进行一离子植入制程，以在该第一硅部中形成一第一掺杂区；
形成相对的多个第一侧壁间隔物，沿着且覆盖该第一堆叠的两侧壁、该第一硅部的两侧壁；
以所述多个第一侧壁间隔物及该相变化材料层做为遮罩，选择性蚀刻该第一硅底板至一第二预定深度，从而形成一第二堆叠，其中剩余的该第一硅底板包含一第二硅底板，该第二堆叠包含：自该第二硅底板凸起的一第二硅部、该第一硅部以及该第一堆叠；
形成相对的多个第二侧壁间隔物，沿着且覆盖该第二堆叠的两侧壁；
以所述多个第二侧壁间隔物及该相变化材料层做为遮罩，选择性蚀刻该第二硅底板，从而形成一第三堆叠在该基板上，其中该第三堆叠包含：位于该第二硅部下方的一第三硅部、以及该第二堆叠；以及
以所述多个第二侧壁间隔物为罩幕，进行一侧向电浆离子植入，以在该第三硅部中形成一第二掺杂区，其中该第一掺杂区与该第二掺杂区的电性不同。
13.根据权利要求12所述的制造方法，其特征在于，该第二硅部的多个侧壁分别与所述多个第一侧壁间隔物的多个侧壁在垂直方向上对齐。
14.根据权利要求12所述的制造方法，其特征在于，该第三硅部的多个侧壁分别与所述多个第二侧壁间隔物的多个侧壁在垂直方向上对齐。
15.根据权利要求12所述的制造方法，其特征在于，还包含：在在形成该第一堆叠之前，先形成一下电极在该基板上，以致该下电极位于该基板与该硅层之间。
16.根据权利要求15所述的制造方法，其特征在于，还包含：
进行该侧向电浆离子植入之后，移除未被该第三堆叠覆盖的该下电极。
17.根据权利要求12所述的制造方法，其特征在于，所述多个第一侧壁间隔物的一顶表面曝露出。
18.根据权利要求12所述的制造方法，其特征在于，该相变化材料层可为包含一相变化材料层的单层或复层。
19.根据权利要求12所述的制造方法，其特征在于，该第一掺杂区具有剂量介于10E16atom/cm2至10E20 atom/cm2之间。
20.根据权利要求12所述的制造方法，其特征在于，该第二掺杂区具有剂量介于10E16atom/cm2至10E20 atom/cm2之间。
21.根据权利要求12所述的制造方法，其特征在于，所述多个第一侧壁间隔物及所述多个第二侧壁间隔物的厚度各在1nm至5nm的范围内。
CN202010484919.8A 2020-06-01 2020-06-01 二极管结构的制造方法 Active CN111599678B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202010484919.8A CN111599678B (zh) 2020-06-01 2020-06-01 二极管结构的制造方法
US16/993,245 US11362192B2 (en) 2020-06-01 2020-08-13 Method of fabricating diode structure
US17/663,017 US11996464B2 (en) 2020-06-01 2022-05-11 Method of fabricating diode structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010484919.8A CN111599678B (zh) 2020-06-01 2020-06-01 二极管结构的制造方法

Publications (2)

Publication Number Publication Date
CN111599678A true CN111599678A (zh) 2020-08-28
CN111599678B CN111599678B (zh) 2023-05-26

Family

ID=72188217

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010484919.8A Active CN111599678B (zh) 2020-06-01 2020-06-01 二极管结构的制造方法

Country Status (2)

Country Link
US (2) US11362192B2 (zh)
CN (1) CN111599678B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101236995A (zh) * 2007-02-01 2008-08-06 国际商业机器公司 Pin二极管及用于制造pin二极管和形成半导体鳍结构的方法
US20130240952A1 (en) * 2012-03-13 2013-09-19 Taiwan Semiconductor Manufacturing Company Ltd. Plasma protection diode for a hemt device
CN103329273A (zh) * 2011-01-17 2013-09-25 富士通株式会社 半导体装置及其制造方法
CN111211054A (zh) * 2018-11-22 2020-05-29 英飞凌科技股份有限公司 用于制造半导体器件的方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060289848A1 (en) * 2005-06-28 2006-12-28 Dennison Charles H Reducing oxidation of phase change memory electrodes
US11217744B2 (en) * 2019-12-10 2022-01-04 HeFeChip Corporation Limited Magnetic memory device with multiple sidewall spacers covering sidewall of MTJ element and method for manufacturing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101236995A (zh) * 2007-02-01 2008-08-06 国际商业机器公司 Pin二极管及用于制造pin二极管和形成半导体鳍结构的方法
CN103329273A (zh) * 2011-01-17 2013-09-25 富士通株式会社 半导体装置及其制造方法
US20130240952A1 (en) * 2012-03-13 2013-09-19 Taiwan Semiconductor Manufacturing Company Ltd. Plasma protection diode for a hemt device
CN111211054A (zh) * 2018-11-22 2020-05-29 英飞凌科技股份有限公司 用于制造半导体器件的方法

Also Published As

Publication number Publication date
US11996464B2 (en) 2024-05-28
US20220278219A1 (en) 2022-09-01
US11362192B2 (en) 2022-06-14
CN111599678B (zh) 2023-05-26
US20210376110A1 (en) 2021-12-02

Similar Documents

Publication Publication Date Title
US8963287B1 (en) Deep trench capacitor with conformally-deposited conductive layers having compressive stress
US10014409B1 (en) Method and structure to provide integrated long channel vertical FinFET device
TW202013724A (zh) 半導體結構及其形成方法
US9754935B2 (en) Raised metal semiconductor alloy for self-aligned middle-of-line contact
US8053296B2 (en) Capacitor formed on a recrystallized polysilicon layer
US10177047B2 (en) Trench gate first CMOS
CN112289927B (zh) 开关器件及其制造方法，相变随机存储器
CN111599678B (zh) 二极管结构的制造方法
US20120252187A1 (en) Semiconductor Device and Method of Manufacturing the Same
KR20210056778A (ko) 집적회로 소자 및 그 제조 방법
US11901187B2 (en) Semiconductor device including hard mask structure with repeating spin-on hard mask layers
CN114944393A (zh) 半导体装置
CN211719596U (zh) 二极管结构
US8765548B2 (en) Capacitors and methods of manufacture thereof
CN113594091A (zh) 半导体装置的制造方法
CN111477677A (zh) 二极管结构及其制造方法
CN219873540U (zh) 半导体装置
US11647626B2 (en) Method for fabricating semiconductor device with tapering impurity region
TWI803281B (zh) 具有保護層的半導體元件及其製備方法
TWI786997B (zh) 具有位元線接觸區的半導體元件及其製備方法
CN117334695A (zh) 具有含钒间隔物的半导体元件及其制造方法
CN116581153A (zh) 半导体元件
CN116779677A (zh) 半导体元件及其制备方法
CN117677185A (zh) 半导体元件及其制造方法
CN114664831A (zh) 半导体结构及半导体结构的制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: 802, unit 4, floor 8, building 2, yard 9, FengHao East Road, Haidian District, Beijing

Applicant after: Beijing times full core storage technology Co.,Ltd.

Applicant after: JIANGSU ADVANCED MEMORY SEMICONDUCTOR Co.,Ltd.

Address before: 223300 No. 601 East Changjiang Road, Huaiyin District, Huaian City, Jiangsu Province

Applicant before: JIANGSU ADVANCED MEMORY TECHNOLOGY Co.,Ltd.

Applicant before: JIANGSU ADVANCED MEMORY SEMICONDUCTOR Co.,Ltd.

CB02 Change of applicant information
GR01 Patent grant
GR01 Patent grant