CN111554740A - 功率半导体器件 - Google Patents
功率半导体器件 Download PDFInfo
- Publication number
- CN111554740A CN111554740A CN202010403783.3A CN202010403783A CN111554740A CN 111554740 A CN111554740 A CN 111554740A CN 202010403783 A CN202010403783 A CN 202010403783A CN 111554740 A CN111554740 A CN 111554740A
- Authority
- CN
- China
- Prior art keywords
- field
- semiconductor device
- power semiconductor
- region
- field plates
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 55
- 239000000758 substrate Substances 0.000 claims abstract description 51
- 239000010410 layer Substances 0.000 claims description 31
- 230000007423 decrease Effects 0.000 claims description 25
- 238000002161 passivation Methods 0.000 claims description 19
- 239000002184 metal Substances 0.000 claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 17
- 229920005591 polysilicon Polymers 0.000 claims description 17
- 239000011295 pitch Substances 0.000 claims description 16
- 238000002955 isolation Methods 0.000 claims description 15
- 239000011229 interlayer Substances 0.000 claims description 10
- 230000003247 decreasing effect Effects 0.000 claims description 8
- 230000008859 change Effects 0.000 abstract description 21
- 230000015556 catabolic process Effects 0.000 abstract description 14
- 208000028659 discharge Diseases 0.000 abstract description 11
- 239000003990 capacitor Substances 0.000 abstract description 9
- 150000002500 ions Chemical class 0.000 abstract description 6
- 238000002513 implantation Methods 0.000 description 28
- 238000000034 method Methods 0.000 description 9
- 230000005684 electric field Effects 0.000 description 8
- 230000000903 blocking effect Effects 0.000 description 5
- 239000007943 implant Substances 0.000 description 5
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 230000002441 reversible effect Effects 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 230000001413 cellular effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 229910006270 Li—Li Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000009510 drug design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004880 explosion Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供了一种功率半导体器件。该功率半导体器件包括有源区和终端区，有源区和终端区均具有衬底，终端区环绕有源区设置，终端区包括多个第一场板，位于衬底上，各第一场板沿由有源区到终端区的方向间隔设置，且相邻各第一场板具有相等的第一间距，第一间距为0.1～8μm。当器件偏置电压突变时，每个场板电容也将均匀的同时变化，从而不会造成电压在场板上的突变而导致的不稳定，降低了场板/场限环之间发生放电击穿的风险。此外，由于间隔设置的场板形成串联电容，从而能够牢牢地控制界面电势的梯度变化，进而能够消除外来的可动离子对终端电压的影响。
Description
技术领域
本发明涉及半导体器件技术领域，具体而言，涉及一种功率半导体器件。
背景技术
IGBT(绝缘栅极双极晶体管)广泛应用于电力电子领域，是电流信号处理的核心开关器件，其具有输入阻抗高，导通压降低，非常适合大电流，高功率的信号处理，目前在电机控制、UPS,、逆变焊机、家用电器等领域中广泛应用。
功率半导体器件的芯片主要由两部分构成：一是有源区(也称为元包区)，在功率半导体器件正向导通时开通和关断电流；二是终端区，在功率半导体器件处于反正向阻断时联合元包区一起用于承担功率半导体器件的阻断电压。
由于功率半导体器件非常适合处理大电流高功率信号，导通电流从几安培到几百安培，阻断电压从几百伏特到几千伏特。阻断电压如果不稳定，很容易导致器件击穿失效，从而使整个设备故障甚至有爆炸的危险，因此提供可靠以及稳定的阻断电压是IGBT芯片设计的最核心要素之一。
然而，当器件的电压从零上升到最大电压或者从最大电压下降到零时，由于每个场限环和场板所承担的电压不一样，所以某些场板/场限环之间的电场变化会比较剧烈，所以场板/场限环之间容易发生放电击穿；并且，现有技术中场板之间的间距较宽，场板之间的电场线不完全处于水平面，从而存在发生钝化层击穿的风险，因此，目前功率半导体器件的终端需要较厚的钝化层作为保护和隔离。
发明内容
本发明的主要目的在于提供一种功率半导体器件，以解决现有技术中功率半导体器件的终端容易发生放电击穿的问题。
为了实现上述目的，根据本发明的一个方面，提供了一种功率半导体器件，包括有源区和终端区，有源区和终端区均具有衬底，终端区环绕有源区设置，终端区包括：多个第一场板，位于衬底上，各第一场板沿由有源区到终端区的方向间隔设置，且相邻各第一场板具有相等的第一间距，第一间距为0.1～8μm。
进一步地，终端区还包括：场隔离结构，位于衬底与第一场板之间；场限环，位于衬底中并环绕有源区设置，且场限环与场隔离结构接触设置。
进一步地，在由有源区到终端区的方向上，场限环的掺杂浓度递减；或者在由有源区到终端区的方向上，场限环与衬底之间形成的PN结结深递减；或者在由有源区到终端区的方向上，场限环的掺杂浓度递减，且场限环与衬底之间形成的PN结结深递减。
进一步地，场限环为多个，在由有源区到终端区的方向上，各场限环间隔设置于衬底中，相邻各场限环的中心线的间距相等，且各场限环的宽度递减。
进一步地，场限环与第一场板的数量相同。
进一步地，相邻各场限环的宽度差值相同。
进一步地，各第一场板具有相同的第一宽度。
进一步地，第一场板为金属场板或多晶硅场板。
进一步地，终端区还包括：层间介质层，位于第一场板远离衬底的一侧；多个第二场板，位于层间介质层远离第一场板的一侧，各第二场板沿远离有源区的方向间隔设置，相邻各第二场板具有相等的第二间距，第二间距为0.1～8μm。
进一步地，各第二场板具有相同的第二宽度。
进一步地，各第一场板具有相同的第一宽度，各第一宽度与各第一间距的总和等于各第二宽度与各第二间距的总和。
进一步地，相邻各第一场板之间具有第一间隔区域，相邻各第二场板之间具有第二间隔区域，各第一间隔区域与各第二间隔区域一一对应设置。
进一步地，相邻各第一场板之间的间隔区域与各第二场板对应，且相邻各第二场板之间的间隔区域与各第一场板对应。
进一步地，第一场板为多晶硅场板，第二场板为金属场板。
进一步地，各第二间距大于各第一间距。
进一步地，金属场板与多晶硅场板的数量相同，或金属场板为n个，多晶硅场板为n+1个，n为大于1的自然数。
进一步地，终端区还包括钝化层，钝化层位于第一场板远离衬底的一侧。
进一步地，钝化层的厚度为0.01～2μm。
应用本发明的技术方案，提供了一种功率半导体器件，在场隔离结构上方合理设置具有等间距且间距很小(介于0.1～8μm之间)的第一场板，能够保证在器件承受电压时相邻的场板形成有效的电容，而且电容值近似相等，由于相邻场板形成的电容具有近似的电容值，使得每个电容能够承担的电压也近似，从而使得器件电压沿着场板到有源区也能够形成一个斜率一定的梯度变化。当器件偏置电压突变时，每个场板电容也将均匀的同时变化，从而不会造成电压在场板上的突变而导致的不稳定，降低了场板之间发生放电击穿的风险。此外，由于间隔设置的场板形成串联电容，从而能够牢牢地控制界面电势的梯度变化，进而能够消除外来的可动离子对终端电压的影响。而且，由于有效电容的存在，表面电场线几乎完全处于水平方向，使得器件不需要太厚的或者特殊的钝化层来保护。
附图说明
构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1示出了根据本发明实施方式所提供的一种功率半导体器件的剖面结构示意图，其中，在由有源区到终端区方向上，场限环与衬底之间形成的PN结结深递减；
图2示出了根据本发明实施方式所提供的另一种功率半导体器件的剖面结构示意图，其中，在由有源区到终端区方向上，场限环的掺杂浓度递减；
图3示出了图2中所示的功率半导体器件中a区域的局部放大示意图；
图4示出了根据本发明实施方式所提供的另一种功率半导体器件的剖面结构示意图，其中，场限环为多个，在由有源区到终端区方向上，各场限环的宽度递减；
图5示出了在衬底上设置具有注入窗口的掩膜结构后进行场限环注入的基体的剖面结构示意图；
图6示出了图5中所示的功率半导体器件中b区域的局部放大示意图；
图7示出了根据本发明实施方式所提供的一种第一场板为多晶硅场板的功率半导体器件的剖面结构示意图；
图8示出了根据本发明实施方式所提供的一种第一场板为金属场板的功率半导体器件的剖面结构示意图；
图9示出了根据本发明实施方式所提供的一种同时具有第一场板和第二场板的功率半导体器件的剖面结构示意图。
其中，上述附图包括以下附图标记：
10、衬底；20、场限环；30、场隔离结构；40、第一场板；50、层间介质层；60、第二场板；70、钝化层；100、掩膜结构；110、注入窗口。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
由于半导体器件在制造过程中的场氧氧化以及其他污染都会造成衬底和氧化层界面存在界面电荷，界面电荷的变化会影响场限环周围的电势线的弯曲分布从而影响终端的电压稳定；此外，随着时间以及环境的变化其他的一些可动离子也透过功率半导体器件外层的钝化层会到达界面，影响终端的电压稳定。功率半导体器件中，场板作用主要都是稳定和控制界面电荷的影响，从而保证器件在反向偏置时有很好且稳定的阻断电压。
终端承受电压的机理如下：当器件有正向偏置向反向偏置转化时，场限环的电压相对有源区电压逐渐升高到最终的反向偏置电压；当器件有反向偏置向正向偏置转化时，场限环的电压相对有源区电压逐渐降低到最终的正向偏置电压；每个场限环都承担一部分电压，加起来总的电压等于偏置电压，同理每个场板也承担一部分电压，加起来总的也等于偏置电压。并且，由于场板间间距较大，场板之间的电场线向外弯曲。
当功率半导体器件从零上升到最大电压或者从最大电压下降到零时，由于每个场限环和场板所承担的电压不一样，所以某些场板/场限环之间的电场变化会比较剧烈，所以场板/场限环之间容易发生放电击穿。
并且，场板之间间距较宽，场板之间的电场线不完全处于水平面，从而存在发生钝化层击穿的风险，因此，功率半导体器件通常需要较厚的钝化层作为保护和隔离。
本发明的申请人为了解决上述技术问题，提供了一种功率半导体器件，如图1至图9所示，包括有源区和终端区，有源区和终端区均具有衬底10，终端区环绕有源区设置，且该终端区包括多个第一场板40，多个第一场板40位于衬底10上，各第一场板40沿由有源区到终端区的方向间隔设置，且相邻各第一场板40具有相等的第一间距，第一间距为0.1～8μm。
本发明的上述功率半导体器件中，在场隔离结构上方合理设置具有等间距且间距很小(介于0.1～8μm之间)的第一场板，能够保证在器件承受电压时相邻的场板形成有效的电容，而且电容值近似相等，由于相邻场板形成的电容具有近似的电容值，使得每个电容能够承担的电压也近似，从而使得器件电压沿着场板到有源区也能够形成一个斜率一定的梯度变化。当器件偏置电压突变时，每个场板电容将均匀的同时变化，从而不会造成电压在个别场板上的突变而导致的不稳定，降低了场板之间发生放电击穿的风险。
此外，由于间隔设置的场板形成串联电容，从而能够牢牢地控制界面电势的梯度变化，进而能够消除外来的可动离子对终端电压的影响。而且，由于有效电容的存在，表面电场线几乎完全处于水平方向，使得器件不需要太厚的或者特殊的钝化层来保护。
在本发明的上述功率半导体器件中，终端区还可以包括场限环20和场隔离结构30，场隔离结构30位于衬底10与第一场板40之间，场限环20位于衬底10中并环绕有源区设置，且场限环20与场隔离结构30接触设置。
为了进一步降低场限环/场板之间发生放电击穿的风险，在一些优选的实施方式中，在由有源区到终端区的方向上，场限环20的掺杂浓度递减；或者在由有源区到终端区的方向上，场限环20与衬底10之间形成的PN结结深递减；或者在由有源区到终端区的方向上，场限环20的掺杂浓度以及场限环20与衬底10之间形成的PN结结深均递减。
在另一种优选的实施方式中，场限环20为多个，在由有源区到终端区的方向上，各场限环20间隔设置于衬底10中，相邻各场限环20的中心线的间距相等，且各场限环20的宽度递减。
上述连续场限环结构或多个间隔的场限环20，能够使得器件电压沿着场限环20到有源区形成一个固定梯度变化。当器件偏置电压突变时，场限环20上的电压是均匀梯度变化，而且每个场板电容也将均匀的同时变化，从而不会造成电压在个别场限环20和场板上的突变而导致的不稳定，进一步降低了场板/场限环20之间发生放电击穿的风险。
通过使相邻各场限环20的中心位置间距为一固定值，并使场限环20沿有源区到终端区的方向宽度逐次递减，使得相邻场限环20的间距逐次递增，从而使器件电压沿着场限环20到有源区形成一个固定梯度变化。当器件偏置电压突变时，场限环20上的电压是均匀梯度变化，而且每个场板电容也将均匀的同时变化，从而不会造成电压在个别场限环20和场板上的突变而导致的不稳定，进一步降低了场板/场限环20之间发生放电击穿的风险。
在上述优选的实施方式中，更为优选地，场限环20与第一场板40的数量相同；并且，为了实现各场限环20上电压稳定地梯度变化，同时便于工艺设计，更为优选地，相邻各场限环20的宽度差值相同。
在本发明的一个实施例中，上述第一场板40为多晶硅场板，如图5所示；在本发明的另一个实施例中，上述第一场板40为金属场板，如图6所示。
下面将结合附图2至图6对本发明中上述功率半导体器件的设计原理进行说明。
相邻第一场板40之间等间距，且间距很小(介于0.1～8μm之间)，从而保证在器件承受电压时相邻的场板形成有效的电容，而且电容值近似，还可以通过使各第一场板40的宽度相同，使得相邻场板形成的有效电容基本相同，此时，图1中A到A＇之间的总电压VAA＇满足：
VAA'＝VC1+VC2+...........VCN；
其中，VC1到VCN分别为沿由终端区指向有源区的方向各相邻两个场板形成的有效电容。
如图2和图3所示，相邻各第一场板40具有相等的第一间距C1，相邻各第一场板40具有第一中心线间距Hi，且各第一场板40具有第一宽度Wi，其中，由有源区到终端区方向上第i个场板满足：
在一个优选的实施例中，相邻各第一场板40具有相同的中心线间距H1，各第一场板40具有相同的第一宽度W1，此时，相邻第一场板40之间的第一间距C1、上述H1和上述W1满足：
H1＝W1+C1。
根据设计器件的电压等级，通过计算合理设计第一场板40的参数(C1、Hi和Wi；C1、H1和W1)，得到具有串联耦合电容的场板结构，其中，上述第一场板40可以为多晶硅场板或金属场板。
位于衬底10中的上述场限环20可以为连续场限环或多个间隔排列的场限环20。
当上述场限环20为连续场限环时，理想情况是使场限环20沿有源区到终端区的方向的注入深度均匀递减，从而使得场限环20与衬底10之间形成的PN结结深递减，如图1所示。
上述连续场限环也可以沿有源区到终端区的方向的掺杂浓度均匀递减，如图2所示。在一个实施例中，该连续场限环通过在衬底10上设置具有注入窗口110的掩膜结构100并进行离子注入形成，如图5所示。
在上述实施例中，可以通过使相邻各注入窗口110的中心位置间距为固定值，而沿有源区到终端区的方向各注入窗口110的宽度逐次递减，使得相邻注入窗口110的间距逐次递减，从而得到掺杂浓度呈梯度变化的场限环20。
上述场限环20也可以为多个且间隔排列，如图4所示，上述多个场限环20也可以通过在衬底10上设置具有注入窗口110的掩膜结构100并进行离子注入形成，如图5所示，还可以通过增大注入窗口110的间距，或减小注入窗口110的宽度，以得到多个间隔的场限环20。
图2和图4中A到A＇之间场限环20的总电压VAA＇满足：
其中，
到
分别为沿由终端区指向有源区的方向通过各注入窗口110形成的场限环20区域分担的电压。
如图5和图6所示，掩膜结构100中相邻各注入窗口110具有中心线间距Di，在由有源区至终端区的方向上，各注入窗口110具有宽度Li，且相邻注入窗口110之间具有间距di，其中，由有源区到终端区方向上第i个注入窗口110满足：
D1＝L1+d1；
根据设计器件的电压等级，通过计算合理设计注入窗口110的参数(D1、L1和d1；Di、Li和di)，即可得到连续场限环，还可以通过增大注入窗口110的间距或减小注入窗口110的宽度，得到多个间隔的场限环20。
为了避免场限环20与第一场板40之间电位偏差过大而造成的表面同一位置电场变化不均以及同步，在一个优选的实施例中，第一场板40宽度保持不变，采用的上述掩膜结构100中注入窗口110的数量与第一场板40的数量相同。
为了实现场限环20上电压稳定地梯度变化，同时便于工艺设计，在离子注入形成上述场限环20的工艺中，在一个优选的实施例中，掩膜结构100中相邻各注入窗口110的宽度差值相同，此时，沿终端区指向有源区的方向各注入窗口110的宽度以固定值进行递增。
下面将结合图2至图6进一步对上述实施例中场限环20的设计原理进行说明。
掩膜结构100中相邻各注入窗口110具有相同的中心线间距D，在由有源区至终端区的方向上，各注入窗口110的宽度Li逐次递减，且相邻注入窗口110之间的间距di递增，规定掩膜结构100中相邻注入窗口110的宽度差值为固定值k，则由终端区到源区方向上第i个注入窗口110满足：
D＝L1+d1；
Li-Li+1＝k；
根据设计器件的电压等级，通过计算合理设计注入窗口110的参数(D、L1和d1；D、Li和di)，即可得到掺杂浓度呈梯度变化的连续场限环，相邻各场限环20的中心线的间距相等，在由有源区到终端区的方向上，各场限环20的宽度递减。
采用上述设计思路，能够设计出掺杂浓度变化更为均匀的连续场限环，也可以设计出多个间隔的场限环20，且相邻各场限环20的宽度差值相同。
以3300V器件为例，可以设计出具有连续场限环和具有串联耦合电容的场板结构的功率半导体器件：D1＝21μm，L1＝20μm；d1＝1μm；k＝0.4μm，C1＝0.5μm；W1＝20μm，从而得到非常稳定的终端结构。
本发明的上述终端区还可以采用多晶硅场板与金属场板的组合结构，双重稳定终端界面的电势变化，此时，优选地，上述终端区还包括层间介质层50和多个第二场板60，如图9所示，层间介质层50位于第一场板40远离衬底10的一侧；多个第二场板60位于层间介质层50远离第一场板40的一侧，各第二场板60沿远离有源区的方向间隔设置，相邻各第二场板60具有相等的第二间距，第二间距为0.1～8μm。更为优选地，上述各第二场板60具有相同的第二宽度。
当终端区同时包括第一场板40和第二场板60时，第二场板60的设计思路可以与第一场板40相同，在此不再赘述。在本发明的一个实施例中，上述第一场板40为多晶硅场板，上述第二场板60为金属场板。在上述实施例中，由于金属场板通常具有比多晶硅场板更大的厚度，优选地，相邻各第二场板60的第二间距大于相邻各第一场板40第一间距。
为了避免金属场板与多晶硅场板之间电位偏差过大对器件的影响，优选地，金属场板与多晶硅场板的数量相同，或金属场板为n个，多晶硅场板为n+1个，n为大于1的自然数。
在本发明的一个实施例中，终端区同时包括第一场板40和第二场板60，各第一场板40具有相同的第一宽度，各第二场板60具有相同的第二宽度，各第一宽度与各第一间距的总和等于各第二宽度与各第二间距的总和。
在本发明的一个实施例中，终端区同时包括第一场板40和第二场板60，相邻各第一场板40之间具有第一间隔区域，相邻各第二场板60之间具有第二间隔区域，各第一间隔区域与各第二间隔区域一一对应设置，如图9所示。
在本发明的另一个实施例中，终端区同时包括第一场板40和第二场板60，相邻各第一场板40之间的间隔区域与各第二场板60对应，且相邻各第二场板60之间的间隔区域对应各第一场板40，如图8所示。在上述实施例中，相邻各第一场板40之间的间隔区域可以对应各第二场板60的中线。
在本发明的上述功率半导体器件中，终端区还可以包括钝化层70，当功率半导体器件仅具有第一场板40时，如图1至图4、图5至图8所示，钝化层70位于第一场板40远离衬底10的一侧，当功率半导体器件同时具有第一场板40和第二场板60时，上述钝化层70位于第二场板60远离衬底10的一侧，如图9所示。由于上述第一场板40(或第一场板40和第二场板60)中有效电容的存在，使得器件表面电场线几乎完全处于水平方向，从而不需要太厚的或者特殊的钝化层70来保护，此时，上述钝化层70可以为现有技术中的常规材料如氮化硅，厚度优选为0.01～2μm。
根据本发明的另一方面，还提供了一种上述功率半导体器件的制备方法，包括形成有源区和终端区的步骤，其中，形成终端区的步骤包括：提供衬底10，将衬底10划分为元胞注入区和终端注入区，终端注入区环绕元胞注入区；在衬底10上形成多个第一场板40，各第一场板40沿由有源区到终端区方向间隔设置，且相邻各第一场板40具有相等的第一间距，第一间距为0.1～8μm。
本发明的上述制备方法还包括在衬底10中形成场限环20的步骤，在一种优选的实施方式中，形成上述场限环20的步骤包括：在衬底10表面设置掩膜结构100，掩膜结构100至少部分覆盖终端注入区，掩膜结构100具有多个贯穿至衬底的环形注入窗口110，各环形注入窗口110环绕元胞注入区，沿远离元胞注入区的方向环形注入窗口110的宽度递减；在衬底10具有掩膜结构100的一侧对终端注入区进行离子注入，以形成场限环20。
采用上述优选的实施方式能够形成连续场限环，在由有源区到终端区方向上，场限环20的掺杂浓度递减；或者在由有源区到终端区方向上，场限环20与衬底10之间形成的PN结结深递减；或者在由有源区到终端区方向上，场限环20的掺杂浓度以及场限环20与衬底10之间形成的PN结结深均递减。
采用上述优选的实施方式，还能够形成多个间隔的场限环20，在由有源区到终端区方向上，相邻各场限环20的中心线的间距相等，在由有源区到终端区方向上，各场限环20的宽度递减。
在形成上述场限环20的步骤之后，以及形成上述第一场板40的步骤之前，本发明的上述制备方法还包括以下步骤：在衬底10上形成场隔离结构30，以使场隔离结构30与场限环20接触设置。
在形成上述第一场板40的步骤之后，本发明的上述制备方法还可以包括以下步骤：在第一场板40远离场隔离结构30的一侧形成层间介质层50；在层间介质层50远离衬底10的一侧形成多个第二场板60，各第二场板60沿由有源区到终端区方向间隔设置，相邻各第二场板60具有相等的第二间距，第二间距为0.1～8μm。
从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：
1、由于相邻场板形成的电容具有近似的电容值，使得每个电容能够承担的电压也近似，从而使得器件电压沿着场板到有源区也能够形成一个斜率一定的梯度变化，当器件偏置电压突变时，每个场板电容将均匀的同时变化，从而不会造成电压在场板上的突变而导致的不稳定，降低了场板之间发生放电击穿的风险；
2、由于间隔设置的场板形成串联电容，从而能够牢牢地控制界面电势的梯度变化，进而能够消除外来的可动离子对终端电压的影响；
3、由于有效电容的存在，表面电场线几乎完全处于水平方向，使得器件不需要太厚的或者特殊的钝化层来保护；
4、通过使场限环沿远离有源区的方向掺杂浓度递减，或使该方向上的连续场限环与衬底之间形成的PN结结深递减，能够使得器件电压沿着场限环到有源区形成一个固定梯度变化，当器件偏置电压突变时，场限环上的电压是均匀梯度变化，而且每个场板电容也将均匀的同时变化，从而不会造成电压在个别场限环和场板上的突变而导致的不稳定，进一步降低了场板/场限环之间发生放电击穿的风险。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (18)
1.一种功率半导体器件，包括有源区和终端区，所述有源区和所述终端区均具有衬底，所述终端区环绕所述有源区设置，其特征在于，所述终端区包括：
多个第一场板，位于所述衬底上，各所述第一场板沿由所述有源区到所述终端区的方向间隔设置，且相邻各所述第一场板具有相等的第一间距，所述第一间距为0.1～8μm。
2.根据权利要求1所述的功率半导体器件，其特征在于，所述终端区还包括：
场隔离结构，位于所述衬底与所述第一场板之间；
场限环，位于所述衬底中并环绕所述有源区设置，且所述场限环与所述场隔离结构接触设置。
3.根据权利要求2所述的功率半导体器件，其特征在于，
在由所述有源区到所述终端区的方向上，所述场限环的掺杂浓度递减；或者
在由所述有源区到所述终端区的方向上，所述场限环与所述衬底之间形成的PN结结深递减；或者
在由所述有源区到所述终端区的方向上，所述场限环的掺杂浓度递减，且所述场限环与所述衬底之间形成的PN结结深递减。
4.根据权利要求2所述的功率半导体器件，其特征在于，所述场限环为多个，在由所述有源区到所述终端区的方向上，各所述场限环间隔设置于所述衬底中，相邻各所述场限环的中心线的间距相等，且各所述场限环的宽度递减。
5.根据权利要求4所述的功率半导体器件，其特征在于，所述场限环与所述第一场板的数量相同。
6.根据权利要求4所述的功率半导体器件，其特征在于，相邻各所述场限环的宽度差值相同。
7.根据权利要求1至6中任一项所述的功率半导体器件，其特征在于，各所述第一场板具有相同的第一宽度。
8.根据权利要求1至6中任一项所述的功率半导体器件，其特征在于，所述第一场板为金属场板或多晶硅场板。
9.根据权利要求1至6中任一项所述的功率半导体器件，其特征在于，所述终端区还包括：
层间介质层，位于所述第一场板远离所述衬底的一侧；
多个第二场板，位于所述层间介质层远离所述第一场板的一侧，各所述第二场板沿远离所述有源区的方向间隔设置，相邻各所述第二场板具有相等的第二间距，所述第二间距为0.1～8μm。
10.根据权利要求9所述的功率半导体器件，其特征在于，各所述第二场板具有相同的第二宽度。
11.根据权利要求10所述的功率半导体器件，其特征在于，各所述第一场板具有相同的第一宽度，各所述第一宽度与各所述第一间距的总和等于各所述第二宽度与各所述第二间距的总和。
12.根据权利要求9所述的功率半导体器件，其特征在于，相邻各所述第一场板之间具有第一间隔区域，相邻各所述第二场板之间具有第二间隔区域，各所述第一间隔区域与各所述第二间隔区域一一对应设置。
13.根据权利要求9所述的功率半导体器件，其特征在于，相邻各所述第一场板之间的间隔区域与各所述第二场板对应，且相邻各所述第二场板之间的间隔区域与各所述第一场板对应。
14.根据权利要求9所述的功率半导体器件，其特征在于，所述第一场板为多晶硅场板，所述第二场板为金属场板。
15.根据权利要求14所述的功率半导体器件，其特征在于，各所述第二间距大于各所述第一间距。
16.根据权利要求14所述的功率半导体器件，其特征在于，所述金属场板与所述多晶硅场板的数量相同，或所述金属场板为n个，所述多晶硅场板为n+1个，n为大于1的自然数。
17.根据权利要求1至6中任一项所述的功率半导体器件，其特征在于，所述终端区还包括钝化层，所述钝化层位于所述第一场板远离所述衬底的一侧。
18.根据权利要求17所述的功率半导体器件，其特征在于，所述钝化层的厚度为0.01～2μm。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010403783.3A CN111554740A (zh) | 2020-05-13 | 2020-05-13 | 功率半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010403783.3A CN111554740A (zh) | 2020-05-13 | 2020-05-13 | 功率半导体器件 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN111554740A true CN111554740A (zh) | 2020-08-18 |
Family
ID=72008193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010403783.3A Pending CN111554740A (zh) | 2020-05-13 | 2020-05-13 | 功率半导体器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111554740A (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1574400A (zh) * | 2003-06-11 | 2005-02-02 | 株式会社东芝 | 高耐压半导体器件 |
| JP2010050147A (ja) * | 2008-08-19 | 2010-03-04 | Panasonic Corp | 半導体装置 |
| CN101969069A (zh) * | 2010-08-06 | 2011-02-09 | 浙江大学 | 一种高压功率半导体器件的边缘终端结构 |
| CN105304696A (zh) * | 2015-10-29 | 2016-02-03 | 深圳深爱半导体股份有限公司 | 半导体器件的横向变掺杂结终端结构及其制造方法 |
| CN111106168A (zh) * | 2018-10-26 | 2020-05-05 | 珠海格力电器股份有限公司 | 半导体器件的终端耐压结构、半导体器件及其制造方法 |
-
2020
- 2020-05-13 CN CN202010403783.3A patent/CN111554740A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1574400A (zh) * | 2003-06-11 | 2005-02-02 | 株式会社东芝 | 高耐压半导体器件 |
| JP2010050147A (ja) * | 2008-08-19 | 2010-03-04 | Panasonic Corp | 半導体装置 |
| CN101969069A (zh) * | 2010-08-06 | 2011-02-09 | 浙江大学 | 一种高压功率半导体器件的边缘终端结构 |
| CN105304696A (zh) * | 2015-10-29 | 2016-02-03 | 深圳深爱半导体股份有限公司 | 半导体器件的横向变掺杂结终端结构及其制造方法 |
| CN111106168A (zh) * | 2018-10-26 | 2020-05-05 | 珠海格力电器股份有限公司 | 半导体器件的终端耐压结构、半导体器件及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2968222B2 (ja) | 半導体装置及びシリコンウエハの調製方法 | |
| CN101312189B (zh) | 与半导体功率器件集成的多级静电放电保护电路的优化布图结构 | |
| US6190948B1 (en) | Method of forming power semiconductor devices having overlapping floating field plates for improving breakdown voltage capability | |
| US7268395B2 (en) | Deep trench super switch device | |
| US20040173820A1 (en) | High withstand voltage semiconductor device | |
| JPH0336311B2 (zh) | ||
| US10600905B1 (en) | Trench MOSFET contacts | |
| JPH0677470A (ja) | 半導体装置 | |
| US11011615B2 (en) | Transistor with contacted deep well region | |
| CN109698129B (zh) | 半导体器件结构及用于制造半导体器件结构的方法 | |
| JP2003008009A (ja) | 半導体装置 | |
| US9954118B2 (en) | Method of producing a high-voltage semiconductor drift device | |
| KR20090107024A (ko) | Ｐｎ접합 및 모스 커패시터 하이브리드 리설프 트랜지스터 | |
| EP0896736A1 (en) | High-voltage ldmos transistor device | |
| JP2009009984A (ja) | 半導体装置及びその製造方法 | |
| CN111554740A (zh) | 功率半导体器件 | |
| US4183036A (en) | Schottky-transistor-logic | |
| US20080296636A1 (en) | Devices and integrated circuits including lateral floating capacitively coupled structures | |
| US9035386B2 (en) | Semiconductor structure and method for manufacturing the same | |
| CN111554741A (zh) | 功率半导体器件的制备方法 | |
| CN110838486B (zh) | 功率晶体管元件 | |
| CN114068526A (zh) | 半导体功率器件 | |
| KR20160077356A (ko) | 초고전압 레지스터 및 제조방법, 그 반도체 소자 | |
| JPH0410474A (ja) | Ｍｉｓ型電界効果トランジスタを有する半導体装置 | |
| WO2022230093A1 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |