CN111524542A - 缓冲输出电路及其驱动方法 - Google Patents

Abstract

本发明提出一种缓冲输出电路及其驱动方法。缓冲输出电路包括第一输出级电路与第二输出级电路且接收数据信号以在数据输出端输出数据输出信号。第二输出级电路耦接第一输出级电路以接收反馈信号，其中第一输出级电路与第二输出级电路同时接收数据信号且都耦接数据输出端，第一输出级电路根据数据信号在预充放电期间中对数据输出信号进行预升压操作或预降压操作，第二输出级电路根据反馈信号在预充放电期间结束后继续改变数据输出信号以完成数据输出信号的转态。

Description

缓冲输出电路及其驱动方法

技术领域

本发明涉及一种缓冲电路，尤其涉及一种缓冲输出电路及其驱动方法。

背景技术

现有的缓冲输出装置通常利用开关装置在高低参考电压之间切换，但是开关装置可能有其反应时间，例如以晶体管方式实施的开关装置，控制端的电压需要超过临界电压才会开始逐渐导通。当输出信号需要转态时，提供高参考电压的开关装置跟提供低参考电压的开关装置可能会同时完全或部分导通，造成不可忽视的短路电流。短路电流会增加电路功率消耗以及输出信号的异常，例如在高参考电压端或低参考电压端发生电流弹跳震荡(Bounce)的噪音。因此如何抑制短路电流是一个十分重要的课题。

发明内容

本发明提供一种缓冲输出电路及其驱动方法，可以兼具降低高低电位之间的弹跳震荡干扰，并且兼具高速输出的优点。

本发明的一种缓冲输出电路，接收数据信号以在数据输出端输出数据输出信号，包括第一输出级电路与第二输出级电路。第二输出级电路耦接第一输出级电路以接收反馈信号，其中第一输出级电路与第二输出级电路同时接收数据信号且都耦接数据输出端，第一输出级电路根据数据信号在预充放电期间中对数据输出信号进行预升压操作或预降压操作，第二输出级电路根据反馈信号在预充放电期间结束后继续改变数据输出信号以完成数据输出信号的转态。

本发明的实施例提出一种缓冲输出电路的驱动方法，其中缓冲输出电路接收数据信号以在数据输出端输出数据输出信号，其中驱动方法包括：在预充放电期间中，根据数据信号对数据输出信号进行预升压操作或预降压操作并产生反馈信号；以及在预充放电期间结束后，根据反馈信号继续改变数据输出信号以完成数据输出信号的转态。

基于上述，本发明的缓冲输出电路及其驱动方法能够在预充放电期间通过第一输出级电路预先改变数据输出信号的电压电平，并且在预充放电期间根据反馈信号来通过第二输出级电路将数据输出信号切换到另一个逻辑电平。因此具有降低短路电流与电位弹跳震荡的功效。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是依据本发明一实施例所示出的存储器装置的方块图；

图2是依据本发明一实施例所示出的缓冲输出电路的架构示意图；

图3是依据本发明一实施例所示出的缓冲输出电路的电路示意图；

图4是依据本发明一实施例所示出的缓冲输出电路的信号动作图；

图5是依照本发明一实施例的缓冲输出电路的驱动方法流程图。

附图标号说明：

100：存储器装置

110、200：缓冲输出电路

120：存储器阵列

210：第一输出级电路

220：第二输出级电路

230：第一逻辑电路

232：第一反或闸

234：第一反及闸

240：第二逻辑电路

242：第二反或闸

244：第二反及闸

C：负载电容

DATA：数据信号

DATAb：反相数据信号

DOUT：数据输出信号

EN：致能信号

FEED：反馈信号

I1：第一电流

I2：第二电流

INV1：第一反相器

INV2：第二反相器

INV3：第三反相器

INV4：第四反相器

N1：第二晶体管

N2：第四晶体管

OUT：数据输出端

P1：第一晶体管

P2：第三晶体管

CP1：第一控制信号

CN1：第二控制信号

CP2：第三控制信号

CN2：第四控制信号

T1、T2、T3、T4、A1、B1、A2、B2：时间点

VCC：第一参考电压

VSS：第二参考电压

S510～S520：驱动方法的步骤

具体实施方式

应该理解的是，在不脱离本揭示的范围的情况下可以使用其他实施例并且可以进行结构改变。而且，应该理解，这里使用的措辞和术语是为了描述的目的，而不应被认为是限制性的。本文中“包括”或“具有”及其变体的使用意味着包括其后列出的项目及其等同物和附加项目。除非另有限制，否则本文中的术语“连接”和“耦接”及其变化形式被广泛地使用并且包括直接和间接连接和耦合。

图1是依据本发明一实施例所示出的存储器装置的方块图。请参照图1，存储器装置100包括缓冲输出电路110与存储器阵列120，缓冲输出电路110耦接存储器阵列120。存储器阵列120包括以矩阵方式配置的多个存储单元(Memory cell)以及多条用以电性连接这些存储单元的位线(Bit line)。通过这些位线，缓冲输出电路110可以保持要写入至存储单元或是从存储单元所读取的数据。

图2是依据本发明一实施例所示出的缓冲输出电路的架构示意图。图1的缓冲输出电路110可以是图2的缓冲输出电路200。请参照图2，缓冲输出电路200接收一数据信号DATA并具有一数据输出端OUT。缓冲输出电路200会根据数据信号DATA在数据输出端OUT输出数据输出信号DOUT。缓冲输出电路200至少包括第一输出级电路210与第二输出级电路220。在本实施例中，缓冲输出电路200还可以包括负载电容C，数据输出端OUT耦接负载电容C，负载电容C的另一端接地。第一输出级电路210与第二输出级电路220同时接收数据信号DATA，并且第一输出级电路210与第二输出级电路220的输出端都耦接到数据输出端OUT，以根据数据信号DATA将数据输出信号DOUT转态。第一输出级电路210会耦接第二输出级电路220并提供反馈信号FEED给第二输出级电路220。

在此，数据输出信号DOUT转态是指改变数据输出信号DOUT的逻辑电平，例如从第一电平切换到第二电平或从第二电平切换到第一电平。

在数据输出信号DOUT的转态过程中，例如数据输出信号DOUT从第一电平切换到第二电平，第一输出级电路210会在预充放电期间对数据输出信号DOUT进行预升压操作或预降压操作，以逐渐改变数据输出信号DOUT的电压电平。当预充放电期间结束后，此时数据输出信号DOUT尚未被改变到第二电平，第二输出级电路220会根据反馈信号FEED继续改变数据输出信号DOUT的电压电平，使得数据输出信号DOUT的电压电平被改变至第二电平以完成转态。

在本实施例中，第一输出级电路210中的至少一晶体管与第二输出级电路220中的至少一晶体管的尺寸会不相同。在预充放电期间，通过导通第一输出级电路210中的至少一个晶体管以提供第一电流I1至数据输出端OUT，在预充放电期间结束后，通过根据反馈信号FEED导通第二输出级电路210中的至少一个晶体管以提供第二电流I2至数据输出端OUT。

特别说明的是，通过第一输出级电路210中被导通的至少一晶体管的尺寸不同于第二输出级电路220中被导通的至少一晶体管的尺寸以提供不同大小的第一电流I1与第二电流I2，其中第二电流I2会大于第一电流I1，并且预充放电期间相较于数据输出信号DOUT的时脉周期是非常短的。

图3是依据本发明一实施例所示出的缓冲输出电路的电路示意图。以下将以图3的实施例进一步说明缓冲输出电路200的实施细节。

第一输出级电路210会包括第一逻辑电路230、第一晶体管P1与第二晶体管N1。第一逻辑电路230会根据数据信号DATA输出第一控制信号CP1与第二控制信号CN1，分别用以控制第一晶体管P1与第二晶体管N1的开或关，并且第一控制信号CP1与第二控制信号CN1会作为反馈信号FEED提供给第二逻辑电路240。

第二输出级电路220包括第二逻辑电路240、第三晶体管P2与第四晶体管N2。第二逻辑电路240会耦接第一逻辑电路230以接收反馈信号FEED，且根据数据信号DATA与反馈信号FEED输出第三控制信号CP2与第四控制信号CN2，分别用以控制第三晶体管P2与第四晶体管N2的开或关。

在本实施例中，第一晶体管P1与第二晶体管N1的其中之一为P型晶体管，第一晶体管P1与第二晶体管N1的其中另一为N型晶体管，以及第三晶体管P2与第四晶体管N2的其中之一为P型晶体管，第三晶体管P2与第四晶体管N2的其中另一为N型晶体管。第一晶体管P1、第二晶体管N1、第三晶体管P2与第四晶体管N2中相同类型的晶体管的尺寸会不相同。在一实施例中，对于相同类型的晶体管来说，属于第一输出级电路210的晶体管的尺寸会小于属于第二输出级电路220的晶体管的尺寸。

举例来说，第一晶体管P1是P型晶体管，第二晶体管N1是N型晶体管，第三晶体管P2是P型晶体管，第四晶体管N2是N型晶体管，但不限制。同为P型晶体管的第一晶体管P1的尺寸可以小于第三晶体管P2的尺寸，同为N型晶体管的第二晶体管N1的尺寸可以小于第四晶体管N2的尺寸。例如，第一晶体管P1的通道宽度小于第三晶体管P2的通道宽度，第二晶体管N1的通道宽度小于第四晶体管N2的通道宽度，以负载电容等于10pF为例，其中，第一晶体管P1与第三晶体管P2的通道宽度的比例可以落在1/4到1/3的范围内，第二晶体管N1与第四晶体管N2的通道宽度的比例可以落在1/4到1/3的范围内。

在一实施例中，第一晶体管P1与第三晶体管P2的通道长度相同，但是第一晶体管P1的通道宽度跟第三晶体管P2的通道宽度的比例是1：3。类似的，第二晶体管N1与第四晶体管N2的通道长度相同，但通道宽度的比例也是1：3。

补充说明的是，在一实施例中，第一输出级电路210的第一晶体管P1或

第二晶体管N1的尺寸跟第二输出级电路220的第三晶体管P2或第四晶体管N2的尺寸的比例可以根据负载电容C的大小而决定。

在图3的实施例中，第一晶体管P1的第一端(在此为源极端)接收第一参考电压VCC，第二端(在此为漏极端)耦接数据输出端OUT，其栅极端耦接第一逻辑电路230以接收第一控制信号CP1。第二晶体管N1的第一端(在此为漏极端)耦接数据输出端OUT，第二端(在此为源极端)接收第二参考电压VSS，其栅极端耦接第一逻辑电路230以接收第二控制信号CN1。在本实施例中，第一参考电压VCC是系统高电压，例如电源电压，第二参考电压VSS是系统低电压，例如接地电压。

第三晶体管P2的第一端(在此为源极端)接收第一参考电压VCC，第二端(在此为漏极端)耦接到数据输出端OUT，其栅极端耦接第二逻辑电路240以接收第三控制信号CP2。第四晶体管N2的第一端(在此为漏极端)耦接数据输出端OUT，第二端(在此为源极端)接收第二参考电压VSS，其栅极端耦接第二逻辑电路240以接收第四控制信号CN2。

在预充放电期间，第一晶体管P1与第二晶体管N1的其中之一逐渐被导通且第一晶体管P1与第二晶体管N1的其中另一会逐渐被关闭，而第三晶体管P2与第四晶体管N2的其中之一逐渐被关闭且第三晶体管P2与第四晶体管N2的其中另一的状态维持不变。在预充放电期间结束后，第三晶体管P2与第四晶体管N2的其中另一则开始被导通。

详细来说，图3中的第一逻辑电路230包括第一反或闸(NOR)232、第一反及闸(NAND)234、第一反相器INV1与第二反相器INV2。第一反或闸232与第一反相器INV1串联，其输出用以控制第一晶体管P1，第一反及闸234与第二反相器INV2串联，其输出用以控制第二晶体管N1。

第一反或闸232的其中一输入端接收数据信号DATA的反相信号(以下称反相数据信号DATAb)，另一输入端接收致能信号EN，其输出端耦接第一反相器INV1的输入端。第一反相器INV1的输出端耦接第一晶体管P1的栅极端，输出第一控制信号CP1。第一反及闸234的其中一输入端也是接收反相数据信号DATAb，另一输入端接收致能信号EN的反相信号，其输出端耦接第二反相器INV2的输入端。第二反相器INV2的输出端耦接第二晶体管N1的栅极端，输出第二控制信号CN1。

图3中的第二逻辑电路240包括第二反或闸242、第二反及闸244、第三反相器INV3与第四反相器INV4。第二反或闸242与第三反相器INV3串联，其输出用以控制第三晶体管P2，第二反及闸244与第四反相器INV4串联，其输出用以控制第四晶体管N2。

第二反或闸242接收反相数据信号DATAb、致能信号EN以及第二控制信号CN1，其输出端耦接第三反相器INV3的输入端。第三反相器INV3的输出端耦接第三晶体管P2的栅极端，输出第三控制信号CP2。第二反及闸244接收反相数据信号DATAb、致能信号EN的反相信号以及第一控制信号CP1，其输出端耦接第四反相器INV4的输入端。第四反相器INV4的输出端耦接第四晶体管N2的栅极端，输出第四控制信号CN2。

图4是依据本发明一实施例所示出的缓冲输出电路的信号动作图。请搭配图3参照图4，在本实施例中，致能信号EN处于低电平时，表示可致能，致能信号EN处于高电平时，表示禁能，但不限制。在以下叙述中，第一电平是逻辑低电平(LOW)为例，第二电平是逻辑高电平(HIGH)，但不限制。

在致能期间(当致能信号EN位于低电平时)，在时间点T1，数据信号DATA从第一电平转态到第二电平，此时第一晶体管P1与第三晶体管P2都处于关闭状态，第二晶体管N1与第四晶体管N2处于导通状态。第一控制信号CP1从第二电平开始逐渐下降，以期导通第一晶体管P1，同时，第二控制信号CN1也从第二电平开始逐渐下降，以期关闭第二晶体管N1。另外，第四控制信号CN2也从第二电平开始逐渐下降，以期关闭第四晶体管N2。第三控制信号CP2暂时维持不变。

时间点A1表示第一晶体管P1开始被导通，时间点B1则表示第二晶体管N1被关闭。在时间点A1后，第一晶体管P1开始被导通，数据输出端OUT的电位受到第一参考电压VCC的影响而开始逐渐上升。在时间点A1到时间点B1这段期间，第二晶体管N1尚未被关闭，第一晶体管P1与第二晶体管N1同时导通导致短路电流路径(short through current)产生。但由于第一晶体管P1与第二晶体管N1的尺寸设计，会使得第一输出级电路210的短路电流的电流值被抑制，避免数据输出端OUT的输出发生异常。

接着，在时间点T2，第一控制信号CP1、第二控制信号CN1与第四控制信号CN2已被切换到第一电平，第一晶体管P1完全被导通，第二晶体管N1与第四晶体管N2完全被关闭。须注意的是，在时间点T2之前第三晶体管P2的栅极端上的第三控制信号CP2实质上维持不变，第三晶体管P2依旧处于关闭状态。

第一输出级电路210中的第一晶体管P1与第二晶体管N1的开关变化期间在本文中被称为预充放电期间。例如时间点T1至时间点T2即为本文的预充放电期间。

在预充放电期间，第一晶体管P1开始被导通，数据输出信号DOUT的电压电平被第一参考电压VCC上拉，第一输出级电路210对数据输出端OUT提供第一电流I1。由于第一晶体管P1的尺寸限制，第一电流I1的电流值并不会太大，使得数据输出信号DOUT在预充放电期间不会从第一电平被切换到第二电平，而是逐渐上升，此行为在本文中被称为预升压操作。

在预充放电期间后(时间点T2之后)，第三控制信号CP2根据反馈信号FEED(更精准来说是第二控制信号CN1)开始从第二电平切换至第一电平以导通第三晶体管P2。第三晶体管P2导通后，第二输出级电路220对数据输出端OUT提供较大的第二电流I2，数据输出信号DOUT的电压电平继续被第一参考电压VCC上拉而被改变至第二电平。

特别说明的是，虽然第二电流I2大于第一电流I1，但第三晶体管P2是在第四晶体管N2被关闭后才导通，因此第三晶体管P2与第四晶体管N2之间不会有同时导通的状况，也不会发生短路电流。

相似地，在时间点T3，数据信号DATA要从第二电平转态到第一电平，此时第一晶体管P1与第三晶体管P2都处于导通状态，第二晶体管N1与第四晶体管N2处于关闭状态。

在预充放电期间(即时间点T3到时间点T4这段时间)，第一控制信号CP1从第一电平开始逐渐上升，以期关闭第一晶体管P1，同时，第二控制信号CN1也从第一电平开始逐渐上升，以期导通第二晶体管N1，另外，第三控制信号CP2也从第一电平开始逐渐上升，以期关闭第三晶体管P2。第四控制信号CN2暂时维持不变。在时间点T4时，数据输出信号DOUT还不会被切换到第一电平，而是从第二电平开始逐渐下降，在本文中称为预降压操作。

时间点A2表示第一晶体管P1被关闭，时间点B2则表示第二晶体管N1开始被导通。在时间点B2后，由于第二晶体管N1开始被导通，数据输出信号DOUT的电压电平被第二参考电压VSS下拉，第一输出级电路210对数据输出端OUT提供第一电流I1以进行预降压操作。在时间点B2到时间点A2之间，第一晶体管P1与第二晶体管N1会同时导通导致短路电流路径产生，但短路电流的大小会受限于第一晶体管P1与第二晶体管N1的尺寸设计，因此输出缓冲电路200的输出干扰会被降低。

在预充放电期间结束后(时间点T4之后)，第四控制信号CN2根据反馈信号FEED(更精准来说是第一控制信号CP1)才开始从第一电平切换至第二电平以导通第四晶体管N2。第四晶体管N2导通后，第二输出级电路220对数据输出端OUT提供第二电流I2，数据输出信号DOUT的电压电平继续被第二参考电压VSS下拉直到被改变至第一电平，完成转态动作。

简言之，第一输出级电路210在预充放电期间已经预先改变数据输出端OUT的电压电平，虽然第一晶体管P1与第二晶体管N1之间有存在过短路电流，但存在时间有限，而且电流值大小受限于晶体管的尺寸，影响有限。而对于提供较大电流的第二输出级电路220来说，第三晶体管P2与第四晶体管N2同时间只会有一个导通，因此不会产生短路电流。如此一来，可以避免数据输出信号DOUT的输出异常以及减轻信号弹跳震荡(Bounce)现象，因此仍旧可以满足存储器装置的高速应用需求。

图5是依照本发明一实施例的缓冲输出电路的驱动方法流程图。图5的缓冲输出电路的驱动方法，可适用于上述图1至图4中的存储器装置或缓冲输出电路的实施例。以下搭配上述实施例的元件符号说明缓冲输出电路的驱动方法的实施方式。

在步骤S510中，在预充放电期间，由第一输出级电路210根据数据信号DATA对数据输出信号DOUT进行预升压操作或预降压操作，并且产生反馈信号FEED。更详细来说，在预充放电期间，通过导通第一输出级电路210的至少一晶体管使数据输出信号DOUT的电压电平受到第一参考电压VCC或第二参考电压VSS的影响而进行预升压操作或预降压操作，例如对数据输出端OUT提供第一电流I1。接着，在步骤S520中，在预充放电期间结束后，由第二输出级电路220根据反馈信号FEED继续改变数据输出信号DOUT以完成数据输出信号DOUT的转态。根据反馈信号FEED导通第二输出级电路220的至少一晶体管，使得数据输出信号DOUT的电压电平受到第一参考电压VCC或第二参考电压VSS的影响，继续改变数据输出信号DOUT以完成转态，例如对数据输出端OUT提供第二电流I2。在此之中，第一输出级电路210的晶体管的尺寸会不同于第二输出级电路220的晶体管的尺寸，以让第一电流I1小于第二电流。

综上所述，本发明的缓冲输出电路与缓冲输出电路的驱动方法通过使用二个输出级电路来二阶段式的切换数据输出信号的逻辑电平，其中第一输出级电路以较小的电流对数据输出信号进行预升压操作或预降压操作，之后再导通第二输出级电路中的至少一晶体管，通过较大的电流完成数据输出信号的转态。第二输出级电路中的分别连接第一参考电压跟第二参考电压的至少二晶体管会在预充放电期间跟之后分别进行开关，以避免同时导通产生短路电流。如此一来，本发明的缓冲输出电路与缓冲输出电路的驱动方法可以降低短路电流所造成的干扰以及逻辑电平切换时的信号弹跳震荡，同时满足高速输出的需求。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (13)

1.一种缓冲输出电路，接收数据信号以在数据输出端输出数据输出信号，其特征在于，包括：

第一输出级电路；以及

第二输出级电路，耦接所述第一输出级电路以接收反馈信号，

其中所述第一输出级电路与所述第二输出级电路同时接收所述数据信号且都耦接所述数据输出端，所述第一输出级电路根据所述数据信号在预充放电期间中对所述数据输出信号进行预升压操作或预降压操作，所述第二输出级电路根据所述反馈信号在所述预充放电期间结束后继续改变所述数据输出信号以完成所述数据输出信号的转态。

2.根据权利要求1所述的缓冲输出电路，其特征在于，所述第一输出级电路的至少一晶体管与所述第二输出级电路的至少一晶体管的尺寸不相同。

3.根据权利要求2所述的缓冲输出电路，其特征在于，还包括：

负载电容，其一端耦接所述数据输出端且另一端接地，其中，所述第一输出级电路的所述至少一晶体管的尺寸跟所述第二输出级电路的所述至少一晶体管的尺寸的比例是根据所述负载电容而决定。

4.根据权利要求1所述的缓冲输出电路，其特征在于，所述第一输出级电路在所述预充放电期间中对所述数据输出端提供第一电流，所述第二输出级电路在所述预充放电期间结束后对所述数据输出端提供第二电流，其中所述第二电流大于所述第一电流。

5.根据权利要求1所述的缓冲输出电路，其特征在于，所述第一输出级电路包括：

第一逻辑电路，根据所述数据信号输出所述反馈信号，其中所述反馈信号包括第一控制信号与第二控制信号；

第一晶体管，其第一端接收第一参考电压，其第二端耦接所述数据输出端，其栅极端耦接所述第一逻辑电路以接收所述第一控制信号；以及

第二晶体管，其第一端耦接所述数据输出端，其第二端接收第二参考电压，其栅极端耦接所述第一逻辑电路以接收所述第二控制信号，

其中，在所述预充放电期间中，所述第一晶体管与所述第二晶体管的其中之一逐渐被导通且所述第一晶体管与所述第二晶体管的其中另一逐渐被关闭。

6.根据权利要求5所述的缓冲输出电路，其特征在于，在所述预充放电期间中，所述数据输出信号的电压电平受到所述第一参考电压或所述第二参考电压的影响而进行所述预升压操作或所述预降压操作。

7.根据权利要求5所述的缓冲输出电路，其特征在于，所述第一逻辑电路包括：

第一反或闸与第一反相器，其中所述第一反或闸接收所述数据信号的反相信号与致能信号，其输出端耦接所述第一反相器，其中所述第一反相器的输出端耦接所述第一晶体管的栅极；以及

第一反及闸与第二反相器，其中所述第一反及闸接收所述数据信号的反相信号与所述致能信号的反相信号，其输出端耦接所述第二反相器，其中所述第二反相器的输出端耦接所述第二晶体管的栅极。

8.根据权利要求5所述的缓冲输出电路，其特征在于，所述第二输出级电路包括：

第二逻辑电路，耦接所述第一逻辑电路，且根据所述数据信号与所述反馈信号输出第三控制信号与第四控制信号；

第三晶体管，其第一端接收所述第一参考电压，其第二端耦接所述数据输出端，其栅极端耦接所述第二逻辑电路以接收所述第三控制信号；以及

第四晶体管，其第一端耦接所述数据输出端，其第二端接收所述第二参考电压，其栅极端耦接所述第二逻辑电路以接收所述第四控制信号，

其中，在所述预充放电期间中，所述第三晶体管与所述第四晶体管的其中之一被关闭，且在所述预充放电期间结束后，所述第三晶体管与所述第四晶体管的其中另一开始被导通。

9.根据权利要求8所述的缓冲输出电路，其特征在于，所述第二逻辑电路包括：

第二反或闸与第三反相器，其中所述第二反或闸接收所述数据信号的反相信号、致能信号及所述第二控制信号，其输出端耦接所述第三反相器，其中所述第三反相器的输出端耦接所述第三晶体管的栅极；以及

第二反及闸与第四反相器，其中所述第二反及闸接收所述数据信号的反相信号、所述致能信号的反相信号及所述第一控制信号，其输出端耦接所述第四反相器，其中所述第四反相器的输出端耦接所述第四晶体管的栅极。

10.根据权利要求8所述的缓冲输出电路，其特征在于，所述第一晶体管或所述第二晶体管的通道宽度跟所述第三晶体管或所述第四晶体管的通道宽度之间的比例落在1/4到1/3的范围内。

11.一种缓冲输出电路的驱动方法，其中所述缓冲输出电路接收数据信号以在数据输出端输出数据输出信号，所述驱动方法，其特征在于，包括：

在预充放电期间中，根据所述数据信号对所述数据输出信号进行预升压操作或预降压操作并产生反馈信号；以及

在所述预充放电期间结束后，根据所述反馈信号继续改变所述数据输出信号以完成所述数据输出信号的转态。

12.根据权利要求11所述的驱动方法，其特征在于，

所述缓冲输出电路包括第一输出级电路与第二输出级电路，所述第一输出级电路与所述第二输出级电路同时接收所述数据信号且都耦接至所述数据输出端以根据所述数据信号将所述数据输出信号转态，

其中，在所述预充放电期间中，通过导通所述第一输出级电路的至少一晶体管以提供第一电流至所述数据输出端以进行所述预升压操作或所述预降压操作，以及

在所述预充放电期间结束后，根据所述反馈信号导通所述第二输出级电路的至少一晶体管以提供第二电流至所述数据输出端，继续改变所述数据输出信号以完成转态，

其中，通过所述第一输出级电路的所述至少一晶体管的尺寸不同于所述第二输出级电路的所述至少一晶体管的尺寸以提供不同大小的所述第一电流与所述第二电流。

13.根据权利要求11所述的驱动方法，其特征在于，在所述预充放电期间中，所述数据输出信号的电压电平被系统高电压上拉而进行所述预升压操作，或是被系统低电压下拉而进行所述预降压操作。

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