CN111509014B - 一种显示基板及其制备方法、显示装置 - Google Patents

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Abstract

本申请公开了一种显示基板及其制备方法、显示装置。显示基板包括：基底；感测晶体管，设置在所述所基底的一侧；第一平坦层，设置在所述感测晶体管和所述第二金属层背离所述基底的一侧，所述第一平坦层在所述基底上的正投影包含所述感测晶体管；钝化保护层，设置在所述第一平坦层背离所述基底的一侧，所述第一平坦层在所述基底上的正投影位于所述钝化保护层在所述基底上的正投影范围内；PIN型光电二极管，设置在所述钝化保护层背离所述基底的一侧。该显示基板，钝化保护层可以作为牺牲层，保护第一平坦层在形成PIN的干刻过程中不被刻蚀，避免对PIN侧壁的污染，提升了PIN的性能，保证了较低的暗电流，提高了光学补偿效果。

Description

一种显示基板及其制备方法、显示装置
技术领域
本申请涉及显示技术领域，具体涉及一种显示基板及其制备方法、显示装置。
背景技术
有机发光二极管(英文：Organic Light Emitting Diode，简称OLED)显示基板以其低能耗、生产成本低、自发光、宽视角及响应速度快等优点，被广泛应用在手机、平板电脑、数码相机等显示领域。
OLED显示基板包括阵列分布的多个子像素，每个子像素包括耦接的子像素驱动电路和发光元件。工作时，子像素驱动电路为对应的发光元件提供驱动电流，以驱动发光元件发出对应颜色的光。由于OLED显示基板在使用过程中，发光元件的发光亮度会变化，为了改善发光元件发光亮度变化对显示效果的不利影响，一般会在子像素中设置对发光元件发出的光的亮度进行检测的发光检测器件，该发光检测器件主要包括感测薄膜晶体管和PIN型光电二极管，在利用发光检测器件对发光元件发出的光的强度进行检测时，PIN型光电二极管接收发光元件发出的光，并将接收的光转换为电信号，以实现通过转换后的电信号对发光元件发光进行补偿。
经发明人研究发现，OLED显示基板中，PIN型光电二极管的暗电流较高，影响了PIN型光电二极管的性能，降低了光学补偿效果。
发明内容
本申请实施例的目的是，提供一种显示基板及其制备方法、显示装置，以提高PIN型光电二极管的性能。
为了解决上述技术问题，本公开提供了一种显示基板，包括多个显示单元，所述显示单元包括多个子像素，所述显示单元内设置有发光检测区域，所述显示基板包括：
基底；
感测晶体管，设置在所述所基底的一侧，位于所述发光检测区域；
第二金属层，设置在所述基底朝向所述感测晶体管的一侧，所述第二金属层包括彼此间隔的感测扫描线和第二电源线，所述感测扫描线和第二电源线在所述发光检测区域均沿第一方向延伸，所述感测晶体管的感测栅电极与所述感测扫描线电连接；
第一平坦层，设置在所述感测晶体管和所述第二金属层背离所述基底的一侧，所述第一平坦层位于所述发光检测区域，所述第一平坦层在所述基底上的正投影包含所述感测晶体管；
钝化保护层，设置在所述第一平坦层背离所述基底的一侧，所述第一平坦层在所述基底上的正投影位于所述钝化保护层在所述基底上的正投影范围内；
PIN型光电二极管，设置在所述钝化保护层背离所述基底的一侧。
在一些可能的实现方式中，所述钝化保护层在垂直于所述基底方向的厚度为800埃至1200埃。
在一些可能的实现方式中，所述PIN型光电二极管包括沿远离所述钝化保护层的方向依次层叠设置的第一电极、PIN结和第二电极，所述第一电极在所述基底上的正投影位于所述第一平坦层在所述基底上的正投影范围内。
在一些可能的实现方式中，所述第一电极在所述基底上的正投影边界与所述第一平坦层在所述基底上的正投影边界之间的距离为d1，2μm≤d1≤4μm。
在一些可能的实现方式中，所述PIN结在所述基底上的正投影位于所述第一电极在所述基底上的正投影范围内，所述PIN结在所述基底上的正投影边界与所述第一电极在所述基底上的正投影边界之间的距离为d2，1μm≤d2≤3μm。
在一些可能的实现方式中，所述显示基板还包括设置在所述PIN型光电二极管背离所述基底一侧的透明导电层，所述透明导电层包括彼此断开的导电连接线和第三电极，所述第三电极位于子像素区域，所述显示基板还包括与所述第一电极位于同一层的第四连接线，所述第四连接线从所述发光检测区域内延伸至所述发光检测区域之外，所述导电连接线位于所述发光检测区域之内的部分与所述第二电极电连接，所述导电连接线位于所述发光检测区域之外的部分与所述第四连接线电连接，所述第四连接线与所述第二电源线电连接。
在一些可能的实现方式中，所述显示基板还包括设置在所述透明导电层背离所述基底一侧的有机发光层以及设置在所述有机发光层背离所述基底一侧的第四电极，所述第三电极、有机发光层和所述第四电极构成发光元件，所述发光元件位于子像素区域内，所述PIN型光电二极管在所述基底上的正投影与显示单元中每个子像素的发光元件在所述基底上的正投影均存在交叠区域。
在一些可能的实现方式中，所述显示基板还可以包括位于发光检测区域的感测电容，所述显示基板还包括与所述感测晶体管的感测漏电极或感测源电极位于同一层的第四极板和第五极板，所述第四极板和所述第五极板在第一方向上分别位于所述感测晶体管的两侧，所述第四极板和所述第五极板均与所述第二电源线电连接，所述第四极板在所述基底上的正投影与所述第三电极在所述基底上的正投影存在交叠区域，以形成第一感测电容，所述第五极板在所述基底上的正投影与所述第三电极在所述基底上的正投影存在交叠区域，以形成第二感测电容，所述感测电容包括第一感测电容和第二感测电容。
在一些可能的实现方式中，所述显示单元包括八个子像素，八个子像素呈两行四列阵列式排布，每个子像素的驱动电路位于子像素区域远离另一行子像素的一侧，所述发光检测区域在第二方向上位于显示单元的中部，所述第二方向为与所述第一方向相垂直的方向。
在一些可能的实现方式中，所述显示基板还包括位于所述基底和所述感测晶体管之间的第一金属层，所述第一金属层包括感测遮光层，所述感测遮光层在所述基底上的正投影包含所述感测晶体管的感测有源层在所述基底上的正投影，所述感测遮光层与所述感测扫描线电连接。
在一些可能的实现方式中，所述感测晶体管在所述基底上的正投影与所述PIN型光电二极管在所述基底上的正投影至少部分重叠。
为了解决上述技术问题，本公开还提供了一种显示基板的制备方法，所述显示基板包括多个显示单元，所述显示单元包括多个子像素，所述显示单元内设置有发光检测区域，所述方法包括：
在基底的一侧形成感测晶体管和第二金属层，所述感测晶体管位于发光检测区域，所述第二金属层包括彼此间隔的感测扫描线和第二电源线，所述感测扫描线和第二电源线在所述发光检测区域均沿第一方向延伸，所述感测晶体管的感测栅电极与所述感测扫描线电连接；
在所述感测晶体管和所述第二金属层背离所述基底的一侧形成第一平坦层，所述第一平坦层位于所述发光检测区域，所述第一平坦层在所述基底上的正投影包含所述感测晶体管；
在所述第一平坦层背离所述基底的一侧形成钝化保护层，所述第一平坦层在所述基底上的正投影位于所述钝化保护层在所述基底上的正投影范围内；
在所述钝化保护层背离所述基底的一侧形成PIN型光电二极管。
为了解决上述技术问题，本公开还提供了一种显示装置，包括以上所述的显示基板。
本申请实施例的显示基板，在第一平坦层和PIN型光电二极管之间设置钝化保护层，从而，当在钝化保护层背离第一平坦层的一侧形成PIN型光电二极管时，钝化保护层可以作为牺牲层，保护第一平坦层在形成PIN的干刻过程中不被刻蚀，进而避免对PIN侧壁的污染，提升了PIN的性能，保证了较低的暗电流，提高了光学补偿效果。
本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的目的和其他优点可通过在说明书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本申请技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1为一种子像素驱动电路示意图；
图2为一种发光检测电路示意图；
图3a为本公开一个示例性实施例中显示基板的俯视结构示意图；
图3b为本公开一个示例性实施例中显示基板的俯视结构示意图；
图3c为图3b中A-A截面示意图；
图4为本公开一个示例性实施例中形成第四电极后显示基板的A-A截面示意图；
图5为本公开形成第一金属层图案后的示意图；
图6为图5中的A-A截面示意图；
图7为本公开形成金属氧化物层图案后的示意图；
图8为图7中的A-A截面示意图；
图9为本公开形成第二金属层图案后的示意图；
图10为图9中的A-A截面示意图；
图11为本公开形成第三绝缘层图案后的示意图；
图12为图11中的A-A截面示意图；
图13为本公开形成第三金属层图案后的示意图；
图14为图13中的A-A截面示意图；
图15为本公开形成第一平坦层图案后的示意图；
图16为图15中的A-A截面示意图；
图17为本公开形成第五绝缘层图案后的示意图；
图18为图17中的A-A截面示意图；
图19为本公开形成第四金属层图案后的示意图；
图20为图19中的A-A截面示意图；
图21为本公开形成PIN结图案后的示意图；
图22为图21中的A-A截面示意图；
图23为本公开形成第三电极图案后的示意图；
图24为图23中的A-A截面示意图；
图25为本公开形成第二平坦层图案后的示意图；
图26为图25中的A-A截面示意图。
附图标记说明：
10—基底； 11—第一平坦层； 12—钝化保护层；
13—感测遮光层； 14—缓冲层； 15—第四绝缘层；
16—第六绝缘层； 17—第二平坦层； 18—像素界定层；
20—感测晶体管； 21—感测有源层； 22—栅绝缘层；
23—感测栅电极； 24—层间绝缘层； 251—感测源电极；
252—感测漏电极； 253—VSS转接线； 30—PIN型光电二极管；
31—第一电极； 32—PIN结； 33—第二电极；
40—发光元件； 411—第三电极； 412—导电连接线；
42—有机发光层； 43—第四电极； 100—显示单元；
200—发光检测区域； 38—第四连接线。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚明白，下文中将结合附图对本申请的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。
在本说明书中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏电极)与源电极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。在本说明书中，沟道区域是指电流主要流过的区域。
在本说明书中，可以是第一极为漏电极、第二极为源电极，或者可以是第一极为源电极、第二极为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本说明书中，“源电极”和“漏电极”可以互相调换。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
在本说明书中，“A”包含“B”表示B与A重合或者B在A的内部；“A”位于“B”内表示A与B重合或者A在B的内部。
OLED显示基板在使用过程中，发光元件的发光亮度会变化，为了改善发光元件发光亮度变化对显示效果的不利影响，一般会在子像素中设置对发光元件发出的光的亮度进行检测的发光检测器件，该发光检测器件主要包括感测薄膜晶体管和PIN型光电二极管，在利用发光检测器件对发光元件发出的光的强度进行检测时，PIN型光电二极管接收发光元件发出的光，并将接收的光转换为电信号，以实现通过转换后的电信号对发光元件发光进行补偿。
为了保证较高的补偿精度和信噪比，PIN面积较大，会占用一定比例的开口率。在高PPI的像素设计中，PIN的面积会导致开口率太小。可以采用若干个子像素共用一个发光检测器件，但即使最简单的发光检测器件也包括一个PIN型光电二极管和一个感测薄膜晶体管，仍然会占用较多面积，导致开口率降低。为了实现高PPI的要求，可以将感测薄膜晶体管叠层设置在PIN型光电二极管的下方，同时在感测薄膜晶体管和PIN型光电二极管之间增加平坦层。
平坦层的材质通常为有机物，在平坦层上形成PIN结过程中会采用干刻工艺，干刻工艺会刻蚀到平坦层，从而产生碳氧化合物。碳氧化合物会对PIN结的侧壁造成污染，影响PIN结的暗电流。另外，在后续的高温中，平坦层会释放气体，存在爆膜风险，进而可能影响PIN的膜层质量，影响PIN型光电二极管的暗电流和信噪比，降低光学补偿效果。
图1为一种子像素驱动电路示意图。如图1所示，子像素驱动电路可以包括第一晶体管T1、第二晶体管T2、第三晶体管T3和第一存储电容CST。第一晶体管T1的第一栅电极与控制扫描线Gn连接，第一晶体管T1的第一源电极与数据线Dn连接，第一晶体管T1的第一漏电极同时与第二晶体管T2的第二栅电极和第一存储电容CST的一个极板连接。第二晶体管T2的第二源电极与第一电源线VDD连接，第二晶体管T2的第二漏电极同时与第一存储电容CST的另一个极板、第三晶体管T3的第三漏电极、OLED的阳极连接。第三晶体管T3的第三栅电极与第三扫描线Sn连接，第三晶体管T3的第三源电极与补偿线Se1连接。OLED的阴极与第二电源线VSS连接。在一个示例性实施例中，第三扫描线Sn与控制扫描线Gn共用。
图2为一种发光检测电路示意图。如图2所示，发光检测电路可以包括感测晶体管T4、PIN型光电二极管PIN和感测电容C2。感测晶体管T4的感测栅电极与感测扫描线G2连接，感测晶体管T4的感测栅电极与感测线Se2连接，感测晶体管T4的感测漏电极与PIN型光电二极管PIN的第一电极连接。PIN型光电二极管PIN的第二电极与第二电源线VSS连接。感测电容C2的两个极板分别与PIN型光电二极管PIN的第一电极和第二电极连接。
图3a为本公开一个示例性实施例中显示基板的俯视结构示意图，图3b为本公开一个示例性实施例中显示基板的俯视结构示意图，图3c为图3b中A-A截面示意图，图4为本公开一个示例性实施例中形成第四电极后显示基板的A-A截面示意图。在一个示例性实施例中，显示基板包括多个显示单元，图3示出了其中的一个显示单元。如图3a和图3b所示，显示基板包括多条沿第二方向(在图3a和图3b中为竖直方向)延伸的第一电源线VDD和多条沿第二方向延伸的补偿线Se1。显示基板还可以包括多条在第一电源线VDD和补偿线Se1之间沿第一方向(在图3a和图3b中为水平方向)延伸的补偿连接线642，补偿连接线642与补偿线Se1电连接。补偿线Se1包括多对，每相邻的两对补偿线Se1中相邻的两条Se1与第一电源线VDD、补偿线Se1限定出一个显示单元100。
在一个示例性实施例中，如图3b所示，显示单元包括多个子像素，多个子像素呈阵列式排布。在一个示例性实施例中，显示单元可以包括沿第二方向延伸并沿第一方向即水平方向依次并列的4条数据线Dn，分别为第一数据线Dn、第二数据线Dn、第三数据线Dn和第四数据线Dn。显示单元还包括沿第二方向延伸的感测线Se2。感测线Se2位于第二数据线Dn和第三数据线Dn之间。
在一个示例性实施例中，显示单元包括两行四列子像素，即8个子像素。8个子像素可以分别为R1(即第一子像素P1)、G1(即第二子像素P2)、B1(即第三子像素P3)、W1(即第四子像素P4)和R2(即第五子像素P5)、G2(即第六子像素P6)、B2(即第七子像素P7)、W2(即第八子像素P8)。八个子像素呈两行四列排布。第一列子像素(第一子像素P1和第五子像素P5)位于补偿线Se1与第一数据线Dn之间，第二列子像素(第二子像素P2和第六子像素P6)位于第二数据线Dn和感测线Se2之间，第三列子像素(第三子像素P3和第七子像素P7)位于感测线Se2和第三数据线Dn之间，第四列子像素(第四子像素P4和第八子像素P8)位于第四数据线Dn和第一电源线VDD之间。
在一个示例性实施例中，如图3a和图3b所示，显示单元内设置有发光检测区域。显示基板还可以包括沿第一方向延伸且位于发光检测区域的感测扫描线G2和第二电源线VSS。
在一个示例性实施例中，如图4所示，在垂直于显示基板的方向上，显示基板可以包括基底10，以及设置在基底10一侧的感测晶体管20和第二金属层。第二金属层可以包括感测扫描线G2和第二电源线VSS。感测晶体管20位于发光检测区域，感测扫描线G2和第二电源线VSS彼此隔离，并在发光检测区域均沿第一方向(图3中为水平方向)延伸。感测晶体管的感测栅电极与感测扫描线G2电连接。
在一个示例性实施例中，显示基板还可以包括位于发光检测区域的第一平坦层11。第一平坦层11设置在感测晶体管20背离基底的一侧。显示基板还可以包括设置在第一平坦层11背离基底10一侧的钝化保护层12，以及设置在钝化保护层12背离基底10一侧的PIN型光电二极管30。PIN型光电二极管30位于发光检测区域。
本申请实施例的显示基板，在第一平坦层11和PIN型光电二极管30之间设置钝化保护层12，从而，当在钝化保护层12背离第一平坦层11的一侧形成PIN型光电二极管30时，钝化保护层12可以作为牺牲层，保护第一平坦层11在形成PIN的干刻过程中不被刻蚀，进而避免对PIN侧壁的污染，提升了PIN的性能，保证了较低的暗电流，提高了光学补偿效果。
如图4所示，显示基板还可以包括设置在PIN型光电二极管30背离基底10一侧且位于子像素区域内的发光元件40，PIN型光电二极管30与感测晶体管20电连接。PIN型光电二极管30在基底10上的正投影与发光元件40在基底10上的正投影至少部分重叠，从而，PIN型光电二极管30可以检测发光元件40的发光亮度，并将发光元件40的发光亮度转化为电信号，传输给感测晶体管20，进而传输给相应的控制电路。
在一个示例性实施例中，钝化保护层12在垂直于基底10方向的厚度为800埃至1200埃。第一平坦层11的材质通常为有机物。第一平坦层11在后续的高温中会释放气体，将钝化保护层12的厚度设置为800埃至1200埃，不会影响第一平坦层11释放气体。在一个示例性实施例中，钝化保护层12在垂直于基底10方向的厚度为1000埃。
在一个示例性实施例中，钝化保护层12的材质可以包括氧化硅和氮化硅中的至少一种。
在一个示例性实施例中，第一平坦层11的材质可以为有机绝缘材料，例如硅-玻璃键合结构材料(Silicon On Glass，SOG)或树脂材料等。
在一个示例性实施例中，如图4所示，显示基板还可以包括设置在感测晶体管20和第一平坦层11之间的第四绝缘层15，第四绝缘层15覆盖形成感测晶体管20和第二金属层后的基底10的表面。
在一个示例性实施例中，如图4所示，感测晶体管在基底10上的正投影位于第一平坦层11在基底10上的正投影范围内。这样，感测晶体管20所在的范围均被第一平坦层11覆盖，保证PIN型光电二极管30可以形成在平坦表面上，保证PIN型光电二极管的性能。
在一个示例性实施例中，如图4所示，第一平坦层11在基底10上的正投影位于钝化保护层12在基底10上的正投影范围内，也可以说，钝化保护层12覆盖第一平坦层11的整个表面，这样，钝化保护层12可以更好地保护第一平坦层11，防止第一平坦层11在后续的干刻过程中被刻蚀到。
在一个示例性实施例中，如图4所示，PIN型光电二极管30包括沿远离钝化保护层12的方向依次层叠设置的第一电极31、PIN结32和第二电极33。第一电极31在基底10上的正投影位于第一平坦层11在基底10上的正投影范围内。从而，PIN型光电二极管30可以形成在平坦的表面上，保证PIN型光电二极管30的性能。
在一个示例性实施例中，如图4所示，第一电极31在基底10上的正投影边界与第一平坦层11在基底10上的正投影边界之间的距离为d1，2μm≤d1≤4μm，在一个示例性实施例中，d1＝3μm。第一平坦层11在后续的高温中会释放气体，将第一电极31在基底10上的正投影边界相对于第一平坦层11在基底10上的正投影边界内缩的距离d设定为2μm≤d1≤4μm，可以为第一平坦层11保留足够的放气空间，避免爆膜。同时，将d设定为2μm≤d1≤4μm，也可以避免第一电极31面积太小，从而避免PIN型光电二极管的面积太小，保证PIN型光电二极管的感光面积。
在一个示例性实施例中，如图4所示，PIN结32在基底10上的正投影位于第一电极31在基底10上的正投影范围内，PIN结32在基底10上的正投影边界与第一电极31在基底10上的正投影边界之间的距离为d2，1μm≤d2≤3μm，在一个示例性实施例中，d2＝2μm。将d2设置为1μm≤d2≤3μm，不仅保证PIN结整个表面均有电极连接，而且避免PIN结面积过小而影响PIN型光电二极管感光性能。
在一个示例性实施例中，如图4所示，第二电极33在基底10上的正投影位于PIN结32在基底10上的正投影范围内，第二电极33在基底10上的正投影边界与PIN结32在基底10上的正投影边界之间的距离为d3，d3大于0。这样的结构，可以降低PIN型光电二极管的暗电流，提高PIN型光电二极管的性能。
在一个示例性实施例中，如图4所示，PIN型光电二极管30在基底10上的正投影和感测晶体管20在基底10上的正投影至少部分重合。这样，就可以减小发光检测器件所占用的面积，增大显示基板的开口率。在一个示例性实施例中，感测晶体管20在基底10上的正投影位于PIN型光电二极管30在基底10上的正投影的范围内，这样，可以最大限度地减小发光检测器件所占用的面积，进一步增大显示基板的开口率，有利于实现高PPI的要求。
在一个示例性实施例中，如图4所示，第一电极31可以采用遮光材料，感测晶体管20在基底10上的正投影位于第一电极31在基底10上的正投影的范围内。从而，感测晶体管完全被所述PIN型光电二极管覆盖，这样不仅最大限度的缩小了所述发光检测器件在平行于所述基底10的方向上占用的面积，而且，避免了感测晶体管受光照的影响，保证了发光检测电路较小的暗电流，进而有效提升了发光检测电路的信噪比。第一电极31与感测晶体管的源电极或漏电极电连接。
在一个示例性实施例中，第一电极31可以采用遮光材料，例如，具有遮光性能的金属材料，第二电极33可以采用透明材料，例如，氧化铟锡、氧化铟锌等，但不仅限于此。
第二电极33可以采用透明材料，使得PIN型光电二极管30能够很好的接收对应的发光元件发出的光线，从而保证了所述发光检测电路的检测精度。
在一个示例性实施例中，如图1所示，显示基板还可以包括设置在PIN型光电二极管30背离基底10一侧的第六绝缘层16、设置在第六绝缘层16背离基底10一侧的第二平坦层17以及设置在第二平坦层17背离基底10一侧的透明导电层。透明导电层可以包括彼此断开的第三电极411和导电连接线412。第三电极411位于子像素区域内。
在一个示例性实施例中，显示基板还可以包括第四连接线38。第四连接线38与第一电极31位于同一层，亦即，第四连接线38与第一电极31通过同一次构图工艺形成。第四连接线38从发光检测区域内延伸至发光检测区域之外。导电连接线412的一端通过穿过第二平坦层17和第六绝缘层16的过孔与第二电极33电连接，导电连接线412的另一端通过穿过第二平坦层17和第六绝缘层16的过孔与第四连接线38电连接。第四连接线38与第二电源线VSS电连接。
显示基板还可以包括设置在透明导电层背离基底10一侧的像素界定层18。显示基板还可以包括设置在像素界定层18背离基底10一侧的有机发光层42和设置在有机发光层42背离基底10一侧的第四电极43。有机发光层42在像素界定层18之外的区域与第三电极411接触。发光元件40包括依次接触叠设的第三电极411、有机发光层42和第四电极43。第三电极411的材质可以为透明材料，例如，氧化铟锡、氧化铟锌等。从而，发光元件40发出的光可以透过第三电极411照射到PIN型光电二极管30上。
在一个示例性实施例中，显示单元中的每个子像素均包括发光元件40。PIN型光电二极管在基底10上的正投影与一个或至少两个子像素的发光元件40在基底10上的正投影部分重叠。也就是说，PIN型光电二极管在基底10上的正投影与一个发光元件40在基底10上的正投影部分重叠，或者，PIN型光电二极管在基底10上的正投影与至少两个发光元件中的每一个在基底10上的正投影均部分重叠，从而，一个显示单元中的至少两个发光元件可以共用一个发光检测器件，进一步减小显示基板中发光检测区域的占有面积，增大显示基板的开口率。
在一个示例性实施例中，如图3b所示，显示单元可以包括8个子像素，每个子像素中的发光元件在基底10上的正投影均与PIN型光电二极管30在基底10上的正投影至少部分重叠。从而，一个显示单元中的8个子像素可以共用一个PIN型光电二极管。这样，可以最大程度地减少发光检测区域的面积，增大显示基板的开口率。
在一个示例性实施例中，如图3a和图3b所示，显示单元的8个子像素呈两行四列排布。每个子像素的驱动电路位于该子像素区域远离另一行子像素的一侧，例如，第一子像素P1的驱动电路位于第一子像素P1区域远离第五子像素P5的一侧(即第一子像素P1区域的上侧)。发光检测区域200在第二方向上位于显示单元的中部位置，从而，PIN型光电二极管可以与显示单元中的每个子像素的发光元件均可以存在重叠区域。在图3a和图3b中，第二方向为竖直方向，也就是说，第二方向为行排列的方向。
在一个示例性实施例中，如图4所示，感测晶体管20可以为顶栅型薄膜晶体管。在一个示例性实施例中，显示基板还可以包括设置在基底10一侧的第一金属层以及设置在第一金属层背离基底10一侧的第一绝缘层14(也叫作缓冲层14)。第一金属层可以包括感测遮光层13。感测晶体管20的感测有源层在基底10上的正投影位于感测遮光层13在基底10上的正投影范围内。
显示基板还可以包括设置在第一绝缘层14背离基底10一侧的金属氧化物层，金属氧化物层包括感测晶体管20的感测有源层21。显示基板还可以包括设置在金属氧化物层背离基底10的一侧的第二绝缘层以及设置在第二绝缘层背离基底10一侧的第二金属层。第二金属层可以包括感测扫描线G2、第二电源线VSS。感测扫描线G2和第二电源线VSS彼此隔离，并在发光检测区域均沿第一方向(图3中为水平方向)延伸。感测扫描线G2与感测有源层21重叠的部分用作感测栅电极23。
显示基板还可以包括设置在第二金属层背离基底10一侧的第三绝缘层24(也叫作层间绝缘层24)以及设置在第三绝缘层24背离基底10一侧的第三金属层。第三金属层可以包括感测线Se2、感测晶体管T4的感测源电极251、感测晶体管T4的感测漏电极252、VSS转接线253、第四极板254、第五极板255和第一连接线256。感测线Se2沿第二方向(在图3中为竖直方向)延伸。感测晶体管T4的感测源电极251与感测线Se2为一体结构。VSS转接线253与第二电源线VSS通过过孔连接。第一连接线256通过过孔与感测遮光层13电连接，第一连接线256通过过孔与感测扫描线G2电连接，从而，使得感测遮光层13与感测扫描线G2电连接。第四极板254和第五极板255共同作为感测电容C2的一个极板，与第一电极31形成感测电容C2。
显示基板还可以包括设置在第三金属层背离基底10一侧的第四绝缘层15，第一平坦层11位于第四绝缘层15背离基底10的一侧。
本领域技术人员可以理解，感测晶体管20并不限于顶栅型薄膜晶体管，在其他实施例中，感测晶体管20可以为底栅型薄膜晶体管。
下面通过显示基板的制备过程的示例说明显示基板的结构。本公开所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀和剥离光刻胶处理。沉积可以采用溅射、蒸镀和化学气相沉积中的任意一种或多种，涂覆可以采用喷涂和旋涂中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种。“薄膜”是指将某一种材料在基底上利用沉积或涂覆工艺制作出的一层薄膜。若在整个制作过程中该“薄膜”无需构图工艺，则该“薄膜”还可以称为“层”。若在整个制作过程中该“薄膜”需构图工艺，则在构图工艺前称为“薄膜”，构图工艺后称为“层”。经过构图工艺后的“层”中包含至少一个“图案”。本公开中所说的“A和B同层设置”是指，A和B通过同一次构图工艺同时形成。
图5至图26为本公开显示基板的制备过程示意图，示意了OLED显示基板一个显示单元的结构。每个显示单元包括第一子像素P1、第二子像素P2、第三子像素P3、第四子像素P4、第五子像素P5、第六子像素P6、第七子像素P7和第八子像素P8。该八个子像素呈两行四列阵列式排布，第一行子像素包括依次并列的第一子像素P1、第二子像素P2、第三子像素P3和第四子像素P4，第二行子像素包括依次并列的第五子像素P5、第六子像素P6、第七子像素P7和第八子像素P8。每个子像素的像素驱动电路包括第一晶体管T1、第二晶体管T2、第三晶体管T3和存储电容。每个显示单元的八个子像素共用一个发光检测电路。
(1)形成第一金属层图案，包括：在基底上沉积第一金属薄膜，通过构图工艺对第一金属薄膜进行构图，在基底10上形成第一金属层图案，如图5和图6所示，图5为本公开形成第一金属层图案后的示意图，图6为图5中的A-A截面示意图。第一金属层图案包括第一极板51、VDD转接线50、数据连接线56和感测遮挡层13。每个子像素形成一个第一极板51，每个子像素的第一极板51位于该子像素远离另一行的一侧，例如，第一子像素P1位于第一行，第一子像素P1的第一极板51位于第一子像素远离第二行的一侧，在图5中，第一子像素P1的第一极板51位于上侧，第5子像素P5的第一极板51位于下侧。也就是说，一个显示单元中，两行子像素的第一极板关于两行的对称线对称设置，如图5所示。VDD转接线50的数量为两条，两条VDD转接线50分别靠近上侧的第一极板51和靠近下侧的第一极板51，VDD转接线50为跨设对应行四个子像素的水平条形结构。VDD转接线50配置为与第一电源线VDD电连接，以便向每个子像素的第二晶体管的源电极提供高压VDD信号。数据连接线56的数量为4条，4条数据连接线56为相互平行设置的竖直直线段。4条数据连接线56位于两条VDD转接线50之间。4条数据连接线56包括在第一方向上依次并列的第一数据连接线、第二数据连接线、第三数据连接线和第四数据连接线。第一和第二数据连接线位于第一列子像素和第二列子像素之间，第三和第四数据连接线位于第三列子像素和第四列子像素之间。感测遮挡层13位于显示单元的中间位置，感测遮挡层13位于发光检测区域，感测遮挡层13呈块状结构。
在示例性实施方式中，第一极板51既作为第一存储电容的一个极板，配置为与后续形成的第二极板形成第一存储电容，第一极板51又作为遮挡层，配置为对晶体管进行遮光处理，降低照射到晶体管上的光强度，降低漏电流，从而减少光照对晶体管特性的影响。数据连接线56配置为连接后续形成的两段数据线，使得同一列子像素共用一条数据线。感测遮挡层13配置为对感测晶体管T4进行遮光处理，保证薄膜晶体管20的性能。
在示例性实施方式中，第一子像素P1、第二子像素P2、第三子像素P3和第四子像素P4中的第一极板51图案、VDD转接线50图案与第五子像素P5、第六子像素P6、第七子像素P7和第八子像素P8中的第一极板51图案、VDD转接线50图案相对于显示单元的水平轴镜像对称。
在示例性实施方式中，在一个显示单元中，如图5所示，第一列子像素(P1和P5)中的第一金属层图案与第四列子像素(P4和P8)中的第一金属层图案相对于显示单元的竖直轴镜像对称，第二列子像素(P2和P6)中的第一金属层图案与第三列子像素(P3和P7)中的第一金属层图案相对于显示单元的竖直轴镜像对称，第一列子像素(P1和P5)中的第一金属层图案与第二列子像素(P2和P6)中的第一金属层图案镜像对称，第三列子像素(P3和P7)中的第一金属层图案与第四列子像素(P4和P8)中的第一金属层图案镜像对称。
(2)形成金属氧化物层图案，包括：在形成有前述图案的基底10上，依次沉积第一绝缘薄膜和金属氧化物薄膜，通过构图工艺对金属氧化物薄膜进行构图，形成覆盖第一金属层图案的第一绝缘层14(也叫作缓冲层14)，以及形成在第一绝缘层上的金属氧化物层图案，如图7和图8所示，图7为本公开形成金属氧化物层图案后的示意图，图8为图7中的A-A截面示意图。如图7和图8所示，金属氧化物层包括设置在每个子像素中的第一有源层611、第二有源层621、第三有源层631和第二极板52图案，以及位于感测遮挡层13上的感测有源层21图案。第一有源层611作为第一晶体管T1的有源层，第二有源层621作为第二晶体管T2的有源层，第三有源层631作为第三晶体管T3的有源层。第二极板52在基底10上的正投影与第一极板51在基底10上的正投影存在交叠区域，第一极板51和第二极板52形成第一存储电容。第二极板52既作为第一存储电容的一个极板，又作为第二存储电容的一个极板，第二极板52配置为与后续形成的第三极板形成第二存储电容。
在示例性实施方式中，第一有源层611、第二有源层621和第三有源层631在基底10上的正投影与第一极板51在基底10上的正投影存在交叠区域，使得作为遮挡层的第一极板51可以遮挡第一晶体管、第二晶体管和第三晶体管的沟道区域，避免光线对沟道产生影响，以避免沟道因生成光生漏电而影响显示效果。第二有源层621、第三有源层631和第二极板52为一体结构，以便于在后续第二晶体管T2的漏电极和第三晶体管T3的漏电极通过导体化后的第二极板52电连接，第一有源层611在基底10上的正投影与第二有源层621、第三有源层631和第二极板52在基底10上的正投影均间隔设置，即第一有源层611与第二有源层621之间存在间隔，第一有源层611与第二极板52之间存在间隔，有利于根据相关需求设计第一晶体管、第二晶体管和第三晶体管的沟道宽长比。
在示例性实施例中，第一子像素P1、第二子像素P2、第三子像素P3和第四子像素P4中的第一有源层611、第二有源层621、第三有源层631和第二极板52图案与第五子像素P5、第六子像素P6、第七子像素P7和第八子像素P8中的第一有源层611、第二有源层621、第三有源层631和第二极板52图案相对于显示单元的水平轴镜像对称。
在示例性实施例中，在一个显示单元中，如图7所示，第一列子像素(P1和P5)中的金属氧化物层图案与第四列子像素(P4和P8)中的金属氧化物层图案相对于显示单元的竖直轴镜像对称，第二列子像素(P2和P6)中的金属氧化物层图案与第三列子像素(P3和P7)中的金属氧化物层图案相对于显示单元的竖直轴镜像对称，第一列子像素(P1和P5)中的金属氧化物层图案与第二列子像素(P2和P6)中的金属氧化物层图案镜像对称，第三列子像素(P3和P7)中的金属氧化物层图案与第四列子像素(P4和P8)中的金属氧化物层图案镜像对称。
在示例性实施例中，感测有源层21图案在基底10上的正投影位于感测遮光层13在基底10上的正投影范围内，从而，感测遮光层13可以完全遮挡感测有源层21，保证感测晶体管T4的性能。
(3)形成第二金属层图案，包括：在形成有前述图案的基底上，依次沉积第二绝缘薄膜和第二金属薄膜，通过构图工艺对第二绝缘薄膜和第二金属薄膜进行构图，形成第二绝缘层22(也叫作栅绝缘层22)图案以及设置在第二绝缘层22上的第二金属层图案，如图9和图10所示，图9为本公开形成第二金属层图案后的示意图，图10为图9中的A-A截面示意图。如图9和图10所示，第二金属层图案包括形成在每个显示单元中的补偿连接线642、控制扫描线Gn、感测扫描线G2和第二电源线VSS，以及形成在每个子像素中的第二栅电极622。
在示例性实施例中，补偿连接线642、控制扫描线Gn、感测扫描线G2和第二电源线VSS均沿第一方向即水平方向设置。补偿连接线642的数量为两条，每条补偿连接线642跨设对应行的四个子像素，补偿连接线642配置为与后续形成的补偿线Se1电连接，以为各个子像素提供补偿信号。控制扫描线Gn的数量为两条，每条控制扫描线Gn跨设对应行的子像素。控制扫描线Gn横跨在每个子像素的第一有源层611和第三有源层631上，控制扫描线Gn位于第一有源层611上方的部分用作第一栅电极，控制扫描线Gn位于第三有源层631上方的部分用作第三栅电极。第二栅电极622位于第二有源层621的上方。
在示例性实施例中，在一个显示单元中，如图9所示，位于第一行子像素内的第二金属层图案和位于第二行子像素内的第二金属层图案相对于显示单元的水平轴镜像对称。
感测扫描线G2在发光检测区域沿第一方向即水平方向延伸并跨设不同显示单元，且位于感测有源层21的上方。感测扫描线G2位于感测有源层21上方的部分可以用作感测晶体管T4的栅电极23。第二电源线VSS靠近感测扫描线G2设置，第二电源线VSS在发光检测区域沿第一方向即水平方向延伸并跨设不同显示单元。第二电源线VSS在基底10上的正投影与感测遮光层13在基底10上的正投影之间有间隔，如图9所示。
在示例性实施例中，第二绝缘层图案与第二金属层图案相同，即第二绝缘层位于第二金属层的下方，第二金属层以外区域没有第二绝缘层。
在示例性实施方式中，本次工艺还包括导体化处理。导体化处理是在形成第二金属层图案后，利用补偿连接线642、控制扫描线Gn、感测扫描线G2、第二电源线VSS和第二栅电极622作为遮挡进行等离子体处理，被控制扫描线Gn、第二栅电极622和感测扫描线G2遮挡的金属氧化物层(即金属氧化物层与控制扫描线Gn、第二栅电极622和感测扫描线G2重叠的区域)作为晶体管的沟道区域，未被第二金属层遮挡区域的金属氧化物层被处理成导体化层，形成导体化的第二极板52和导体化的源漏区域。
(4)形成第三绝缘层图案。形成第三绝缘层图案，可以包括：在形成有前述图案的基底上，沉积第三绝缘薄膜，通过构图工艺对第三绝缘薄膜进行构图，形成覆盖前述图案的第三绝缘层24(也叫作层间绝缘层24)。
图11为本公开形成第三绝缘层图案后的示意图，图12为图11中的A-A截面示意图。如图11和图12所示，第三绝缘层24开设有多个过孔图案。过个过孔图案包括：位于每个子像素内的第一过孔V1、第二过孔V2、第三过孔V3、第四过孔V4、第五过孔V5、第六过孔V6、第七过孔V7、第八过孔V8和第九过孔V9，位于补偿连接线642上的第十过孔V10，位于VDD连接线50两端的第十一过孔V11，位于感测扫描线G2两侧且位于感测有源层上的第十二过孔V12和第十三过孔V13，位于第二电源线VSS上的第十四过孔V14、第十五过孔V15和第十六过孔V16，位于感测遮光层13上的第十七过孔V17，以及位于感测扫描线G2上的第十八过孔V18。
第一过孔V1和第二过孔V2内的第三绝缘薄膜被刻蚀掉，暴露出第一有源层611的表面。第三过孔V3内的第三绝缘薄膜被刻蚀掉，暴露出第二有源层621的表面。第四过孔V4内的第三绝缘薄膜被刻蚀掉，暴露出第二栅电极622的表面。第五过孔V5为转接过孔，转接过孔由两个半孔组成，一个半孔形成在第三有源层631上，另一个半孔形成在补偿连接线642上，两个半孔内的第三绝缘薄膜被刻蚀掉，使得连个半孔组成的转接过孔同时暴露出第三有源层631的表面和补偿连接线642的表面。第六过孔V6内的第三绝缘薄膜被刻蚀掉，暴露出第三有源层631的表面。第七过孔V7内的第三绝缘薄膜被刻蚀掉，暴露出第一极板51的表面。第八过孔V8内的第三绝缘薄膜被刻蚀掉，暴露出控制扫描线Gn的表面。第九过孔V9内的第三绝缘薄膜被刻蚀掉，暴露出数据连接线56的表面。第十过孔V10内的第三绝缘薄膜被刻蚀掉，暴露出补偿连接线642的表面。两个第十一过孔V11内的第三绝缘薄膜被刻蚀掉，暴露出VDD转接线50的表面。第十二过孔V12和第十三过孔V13内的第三绝缘薄膜被刻蚀掉，暴露出感测有源层的表面。第十四过孔V14、第十五过孔V15和第十六过孔V16内的第三绝缘层被刻蚀掉，暴露出第二电源线VSS的表面。第十七过孔V17内的第三绝缘层被刻蚀掉，暴露出感测遮光层13的表面。第十八过孔V18内的第三绝缘层被刻蚀掉，暴露出感测扫描线G2的表面。位于感测扫描线G2上下两行子像素内的过孔相对于显示单元的水平轴镜像对称。
(5)形成第三金属层图案，包括：在形成有前述图案的基底上，沉积第三金属薄膜，通过构图工艺对第三金属薄膜进行构图，在第三绝缘层24上形成第三金属层图案。
图13为本公开形成第三金属层图案后的示意图，图14为图13中的A-A截面示意图。如图13和图14所示，第三金属层包括：形成在每个子像素中的第三极板53、第一晶体管T1的第一源电极613、第一晶体管T1的第一漏电极、第二晶体管T2的第二源电极623、第二晶体管T2的第二漏电极624、第三晶体管T3的第三源电极633、第三晶体管T3的第四漏电极(与第二漏电极624共用)以及第二连接线257。第三金属层还包括：形成在显示单元左右两侧的第一电源线VDD、形成在左侧第一电源线VDD与第一列子像素(P1和P5)之间的补偿线Se1、数据线Dn。第三金属层还包括：感测线Se2、感测晶体管T4的感测源电极251、感测晶体管T4的感测漏电极252、VSS转接线253、第四极板254、第五极板255和第一连接线256。
在示例性实施例中，数据线Dn跨设两个显示单元的同一列子像素，数据线Dn从上一个显示单元的子像素延伸至下一个显示单元的同列子像素内。数据线Dn通过第九过孔V9与数据连接线56连接，从而形成向一列子像素提供数据的数据线。第一晶体管T1的第一源电极613通过第一过孔V1与第一有源层电连接，第一源电极613与数据线Dn为一体结构，从而，数据线Dn向第一晶体管T1的第一栅电极提供数据信号。第一晶体管T1的第一漏电极和第三极板53为一体结构，第三极板53通过第二过孔V2与第一有源层连接，第三极板53通过第四过孔V4与第二晶体管T2的第二栅电极622连接，从而将第一晶体管T1的第一漏电极和第二晶体管T2的第二栅电极电连接。第一电源线VDD通过第十一过孔V11与VDD转接线50连接。第二源电极623通过第六过孔V6与VDD转接线50电连接，第二源电极623通过第三过孔V3与第二晶体管T2的第二有源层连接，从而，第一电源线VDD可以向第二晶体管T2的第二源电极623提供VDD高电压。补偿线Se1通过第十过孔10与补偿连接线642连接。第三晶体管T3的第三源电极633通过第五过孔V5与第三有源层连接，第三晶体管T3的第三源电极633与补偿线Se1为一体结构，从而，补偿线Se1可以向第三晶体管T3的第三源电极633提供补偿信号。第二晶体管T2的第二漏电极和第三晶体管T3的第三漏电极通过第二极板52连接，第三晶体管T3的第三漏电极与第二晶体管T2的第二漏电极624共用。第二漏电极624通过第六过孔V6与第二极板52连接。第二连接线257通过第八过孔V8与控制扫描线Gn连接。
在示例性实施例中，在一个显示单元中，如图13所示，位于第一行子像素内的第三金属层图案和位于第二行子像素内的第三金属层图案相对于显示单元的水平轴镜像对称。
在示例性实施例中，感测线Se2位于显示单元竖直轴位置，沿竖直方向延伸并跨越同一列显示单元。感测线Se2与感测晶体管T4的感测源电极251为一体结构，感测晶体管T4的感测源电极251通过第十三过孔V13与感测晶体管的感测有源层连接，从而，感测线Se2可以由感测晶体管T4的感测源电极251读取感测信号。感测晶体管T4的感测漏电极252通过第十二过孔V12与感测晶体管T4的感测有源层连接。感测晶体管T4的感测漏电极252配置为与PIN型光电二极管30的第一电极31电连接。VSS转接线253通过第十五过孔与第二电源线VSS电连接，VSS转接线253配置为与PIN型光电二极管30的第二电极33电连接。第四极板254通过第十六过孔与第二电源线VSS电连接，第五极板255通过第十四过孔V14与第二电源线VSS电连接。第四极板254和第五极板255配置为与PIN型光电二极管30的第一电极31(板状电极)形成感测电容C2。第一连接线256通过第十七过孔V17和第十八过孔V18分别与感测遮光层13和感测扫描线G2电连接。
(6)形成第一平坦层11。该步骤可以包括：在形成前述图案的基底上，沉积第四绝缘薄膜，在第四绝缘薄膜上涂覆第一平坦薄膜；对第一平坦薄膜进行曝光、显影等处理，形成第一平坦层11图案。
图15为本公开形成第一平坦层图案后的示意图，图16为图15中的A-A截面示意图。如图15和图16所示，第一平坦层11在基底10上的正投影覆盖第四极板254、第五极板255和感测有源层21在基底10上的正投影。第一平坦层11在基底10上的正投影与VSS转接线253在基底10上的正投影部分交叠，也就是说，VSS转接线253至少有一部分位于第一平坦层11所在区域之外。第一平坦层11在基底10上的正投影与感测漏电极252在基底10上的正投影部分交叠，也就是说，感测漏电极252至少有一部分位于第一平坦层11所在区域之外。
(7)形成第五绝缘层。该步骤可以包括：在形成前述图案的基底上，沉积第五绝缘薄膜，通过构图工艺对第五绝缘薄膜和第四绝缘薄膜进行构图，形成第五绝缘层12和第四绝缘层15。第五绝缘层12上开设有多个过孔图案。
图17为本公开形成第五绝缘层图案后的示意图，图18为图17中的A-A截面示意图。如图17和图18所示，多个过孔图案包括：第十九过孔V19、第二十过孔V20。第十九过孔V19位于第一平坦层11区域之外且位于感测漏电极252上方，第十九过孔V19内的第五绝缘薄膜和第四绝缘薄膜被刻蚀掉，暴露感测漏电极252的表面。第二十过孔V20位于第一平坦层11区域之外且位于VSS转接线253的上方，第二十过孔V20内的第五绝缘薄膜和第四绝缘薄膜被刻蚀掉，暴露出VSS转接线253的表面。
如图17所示，多个过孔图案还包括：位于每个子像素内的第二十一过孔V21、第二十二过孔V22和第二十三过孔V23。第二十一过孔V21位于第二晶体管T2的第二漏电极624上，第二十一过孔V21内的第五绝缘薄膜和第四绝缘薄膜被刻蚀掉，暴露出第二漏电极624的表面。第二十二过孔V22位于第三极板53上，第二十二过孔V22内的第五绝缘薄膜和第四绝缘薄膜被刻蚀掉，暴露出第三极板53的表面。第二十三过孔V23位于第二连接线257上，第二十三过孔V23内的第五绝缘薄膜和第四绝缘薄膜被刻蚀掉，暴露出第二连接线257的表面，第二连接线257与控制扫描线Gn连接。在一个显示单元中，位于子像素内的过孔图案相对于竖直对称轴镜像对称。第一子像素P1与第二子像素P2内的过孔图案镜像对称，第三子像素P3和第四子像素P4内的过孔图案镜像对称。上侧子像素和下侧子像素内的过孔图案镜像对称。
(8)形成第四金属层图案。该步骤可以包括：在形成前述图案的基底上，沉积第四金属层薄膜，通过构图工艺对第四金属层薄膜进行构图，在第五绝缘层12上形成第四金属层图案。
图19为本公开形成第四金属层图案后的示意图，图20为图19中的A-A截面示意图。如图19所示，第四金属层图案包括：位于每个子像素内的第一档板35、第二挡板36和第三连接线37。第一档板35通过第二十三过孔V23与第二连接线257连接，第二连接线257与控制扫描线Gn连接。从而，第一档板35与第一晶体管T1的第一栅电极电位相同。第一档板25覆盖第一晶体管T1和第三晶体管T3，第一档板25可以防止后续产生的氢气对位于第一档板25下方的薄膜晶体管产生影响。第二挡板36通过第二十二过孔V22与第三极板53连接，从而，第二挡板36与第二晶体管T2的第二栅电极电位相同。第二挡板36覆盖第二晶体管T2，第二挡板36可以防止后续产生的氢气对位于第一档板25下方的薄膜晶体管产生影响。第三连接线37位于第二晶体管T2的第二漏电极624的上方，第三连接线37通过第二十一过孔V21与第二晶体管T2的第二漏电极624连接。
在示例性实施例中，在一个显示单元中，位于子像素内的第四金属层图案相对于竖直对称轴镜像对称。第一子像素P1与第二子像素P2内的第四金属层图案镜像对称，第三子像素P3和第四子像素P4内的第四金属层图案镜像对称。上侧子像素(即P1至P4子像素)和下侧子像素(即P5至P6子像素)内的第四金属层图案镜像对称。
如图19和图20所示，第四金属层图案还可以包括：第五连接线39、第一电极31和第四连接线38。第一电极31在基底10上的正投影位于第一平坦层11在基底10上的正投影范围内。第五连接线39通过第十九过孔与感测晶体管T4的感测漏电极252电连接。第五连接线39与第一电极31为一体结构，从而，第一电极31通过第五连接线39与感测漏电极252电连接。第四连接线38通过第二十过孔V20与VSS转接线253电连接。
(9)形成PIN结。该步骤可以包括：在形成前述图案的基底上，沉积PIN薄膜，通过构图工艺对PIN薄膜进行构图，形成PIN结。
图21为本公开形成PIN结图案后的示意图，图22为图21中的A-A截面示意图。如图21和图22所示，PIN结32位于第一电极31上，PIN结32在基底10上的正投影位于第一电极31在基底10上的正投影范围内。
(10)形成第三电极图案。该步骤可以包括：在形成前述图案的基底上，沉积透明导电薄膜，通过构图工艺对透明导电薄膜进行构图，形成第三电极33的图案。
图23为本公开形成第三电极图案后的示意图，图24为图23中的A-A截面示意图。如图23和图24所示，第三电极图案包括第三电极33，第三电极33在基底上的正投影位于PIN结32在基底10上的正投影范围内。
(11)形成第六绝缘层和第二平坦层。该步骤可以包括：在形成前述图案的基底上沉积第六绝缘薄膜，在第六绝缘薄膜上涂覆第二平坦薄膜；对第二平坦薄膜进行曝光、显影，对第六绝缘薄膜进行刻蚀，形成第六绝缘层16和第二平坦层17。
图25为本公开形成第二平坦层图案后的示意图，图26为图25中的A-A截面示意图。如图25和图26所示，第六绝缘层16和第二平坦层17上开设有多个过孔图案，多个过孔图案包括：位于每个子像素中的第二十四过孔V24，以及第二十五过孔V25和第二十六过孔V26。第二十四过孔V24内的第六绝缘薄膜和第二平坦薄膜被去除，暴露出第三连接线37的表面。第三连接线37与第二晶体管T2的第二漏电极电连接。第二十五过孔V25内的第六绝缘薄膜和第二平坦薄膜被去除，暴露出第三电极33的表面。第二十六过孔V26第六绝缘薄膜和第二平坦薄膜被去除，暴露出第四连接线38的表面。第四连接线38与VSS转接线253电连接。
(12)形成透明导电层图案。该步骤可以包括：在形成前述图案的基底上沉积透明导电薄膜，通过构图工艺对透明导电薄膜进行构图，形成透明导电层图案。
如图3b和图3c所示，透明导电层图案可以包括位于每个子像素内的第三电极411，以及导电连接线412。第三电极411通过第二十四过孔V24与第三连接线37连接，第三连接线37与第二晶体管T2的第二漏电极624连接，从而，第三电极411与第二晶体管T2的第二漏电极624连接。第三电极411可以为发光元件40的阳极。导电连接线412通过第二十五过孔V25与第二电极33连接，导电连接线412还通过第二十六过孔V26与第四连接线38连接，第四连接线38与第二电源线VSS连接，从而，导电连接线412将第二电极33与第二电源线VSS连接。
在示例性实施方式中，第一金属层、第二金属层、第三金属层和第四金属层可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或更多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。第一绝缘层、第二绝缘层、第三绝缘层、第四绝缘层、第五绝缘层和第六绝缘层可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或更多种，可以是单层、多层或复合层。第一绝缘层称之为缓冲(Buffer)层，用于提高基底的抗水氧能力，第二绝缘层称之为栅绝缘(GI)层，第三绝缘层称之为层间绝缘(ILD)层，第四绝缘层称之为钝化(PVX)层。第二绝缘层的厚度小于第三绝缘层的厚度，第一绝缘层的厚度小于第二绝缘层和第三绝缘层的厚度之和，在保证绝缘效果的前提下，提高存储电容的容量。
第五绝缘层称之为钝化保护层12，当在钝化保护层12背离第一平坦层11的一侧形成PIN型光电二极管30时，钝化保护层12可以作为牺牲层，保护第一平坦层11在形成PIN的干刻过程中不被刻蚀，进而避免对PIN侧壁的污染，提升了PIN的性能，保证了较低的暗电流，提高了光学补偿效果。
平坦层可以采用有机材料，透明导电薄膜可以采用氧化铟锡(ITO)或氧化铟锌(IZO)，像素定义层可以采用聚酰亚胺、亚克力或聚对苯二甲酸乙二醇酯。阴极可以采用镁(Mg)、银(Ag)、铝(Al)、铜(Cu)和锂(Li)中的任意一种或更多种，或采用上述金属中任意一种或多种制成的合金。
在一些可能的实现方式中，第一绝缘层的厚度为3000埃到5000埃，第二绝缘层的厚度为1000埃到2000埃，第三绝缘层的厚度为4500埃到7000埃，第四绝缘层的厚度为3000埃到5000埃。第一金属层的厚度为80埃到1200埃，第二金属层的厚度为3000埃到5000埃，第三金属层的厚度为3000埃到9000埃。
在一些可能的实现方式中，金属氧化物层可以采用包含铟和锡的氧化物、包含钨和铟的氧化物、包含钨和铟和锌的氧化物、包含钛和铟的氧化物、包含钛和铟和锡的氧化物、包含铟和锌的氧化物、包含硅和铟和锡的氧化物、包含铟和镓和锌的氧化物等。金属氧化物层可以单层，或者可以是双层，或者可以是多层。
本申请实施例还提供了一种显示基板的制备方法，该方法可以包括：
在基底的一侧形成感测晶体管和第二金属层，所述感测晶体管位于发光检测区域，所述第二金属层包括彼此间隔的感测扫描线和第二电源线，所述感测扫描线和第二电源线在所述发光检测区域均沿第一方向延伸，所述感测晶体管的感测栅电极与所述感测扫描线电连接；
在所述感测晶体管和所述第二金属层背离所述基底的一侧形成第一平坦层，所述第一平坦层位于所述发光检测区域，所述第一平坦层在所述基底上的正投影包含所述感测晶体管；
在所述第一平坦层背离所述基底的一侧形成钝化保护层，所述第一平坦层在所述基底上的正投影位于所述钝化保护层在所述基底上的正投影范围内；
在所述钝化保护层背离所述基底的一侧形成PIN型光电二极管。
本申请实施例还提供了一种显示装置，该显示装置包括采用前述实施例的显示基板。显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
在本申请实施例的描述中，需要理解的是，术语“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
在本申请实施例的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
虽然本申请所揭露的实施方式如上，但所述的内容仅为便于理解本申请而采用的实施方式，并非用以限定本申请。任何本申请所属领域内的技术人员，在不脱离本申请所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本申请的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (12)

1.一种显示基板，其特征在于，包括多个显示单元，所述显示单元包括多个子像素，所述显示单元内设置有发光检测区域，所述显示基板包括：
基底；
感测晶体管，设置在所述基底的一侧，位于所述发光检测区域；
第二金属层，设置在所述基底朝向所述感测晶体管的一侧，所述第二金属层包括彼此间隔的感测扫描线和第二电源线，所述感测扫描线和第二电源线在所述发光检测区域均沿第一方向延伸，所述感测晶体管的感测栅电极与所述感测扫描线电连接；
第一平坦层，设置在所述感测晶体管和所述第二金属层背离所述基底的一侧，所述第一平坦层位于所述发光检测区域，所述第一平坦层在所述基底上的正投影包含所述感测晶体管；
钝化保护层，设置在所述第一平坦层背离所述基底的一侧，所述第一平坦层在所述基底上的正投影位于所述钝化保护层在所述基底上的正投影范围内；
PIN型光电二极管，设置在所述钝化保护层背离所述基底的一侧；
所述显示基板还包括设置在所述PIN型光电二极管背离所述基底一侧的透明导电层，所述透明导电层包括第三电极，所述第三电极位于子像素区域；所述显示基板还包括位于发光检测区域的感测电容，所述显示基板还包括与所述感测晶体管的感测漏电极或感测源电极位于同一层的第四极板和第五极板，所述第四极板和所述第五极板在第一方向上分别位于所述感测晶体管的两侧，所述第四极板和所述第五极板均与所述第二电源线电连接，所述第四极板在所述基底上的正投影与所述第三电极在所述基底上的正投影存在交叠区域，以形成第一感测电容，所述第五极板在所述基底上的正投影与所述第三电极在所述基底上的正投影存在交叠区域，以形成第二感测电容，所述感测电容包括第一感测电容和第二感测电容。
2.根据权利要求1所述的显示基板，其特征在于，所述钝化保护层在垂直于所述基底方向的厚度为800埃至1200埃。
3.根据权利要求1所述的显示基板，其特征在于，所述PIN型光电二极管包括沿远离所述钝化保护层的方向依次层叠设置的第一电极、PIN结和第二电极，所述第一电极在所述基底上的正投影位于所述第一平坦层在所述基底上的正投影范围内。
4.根据权利要求3所述的显示基板，其特征在于，所述第一电极在所述基底上的正投影边界与所述第一平坦层在所述基底上的正投影边界之间的距离为d1，2μm≤d1≤4μm。
5.根据权利要求3所述的显示基板，其特征在于，所述PIN结在所述基底上的正投影位于所述第一电极在所述基底上的正投影范围内，所述PIN结在所述基底上的正投影边界与所述第一电极在所述基底上的正投影边界之间的距离为d2，1μm≤d2≤3μm。
6.根据权利要求3所述的显示基板，其特征在于，所述透明导电层还包括与所述第三电极彼此断开的导电连接线，所述显示基板还包括与所述第一电极位于同一层的第四连接线，所述第四连接线从所述发光检测区域内延伸至所述发光检测区域之外，所述导电连接线位于所述发光检测区域之内的部分与所述第二电极电连接，所述导电连接线位于所述发光检测区域之外的部分与所述第四连接线电连接，所述第四连接线与所述第二电源线电连接。
7.根据权利要求6所述的显示基板，其特征在于，所述显示基板还包括设置在所述透明导电层背离所述基底一侧的有机发光层以及设置在所述有机发光层背离所述基底一侧的第四电极，所述第三电极、有机发光层和所述第四电极构成发光元件，所述发光元件位于子像素区域内，所述PIN型光电二极管在所述基底上的正投影与显示单元中每个子像素的发光元件在所述基底上的正投影均存在交叠区域。
8.根据权利要求1至7中任意一项所述的显示基板，其特征在于，所述显示单元包括八个子像素，八个子像素呈两行四列阵列式排布，每个子像素的驱动电路位于子像素区域远离另一行子像素的一侧，所述发光检测区域在第二方向上位于显示单元的中部，所述第二方向为与所述第一方向相垂直的方向。
9.根据权利要求1至7中任意一项所述的显示基板，其特征在于，所述显示基板还包括位于所述基底和所述感测晶体管之间的第一金属层，所述第一金属层包括感测遮光层，所述感测遮光层在所述基底上的正投影包含所述感测晶体管的感测有源层在所述基底上的正投影，所述感测遮光层与所述感测扫描线电连接。
10.根据权利要求1至7中任意一项所述的显示基板，其特征在于，所述感测晶体管在所述基底上的正投影与所述PIN型光电二极管在所述基底上的正投影至少部分重叠。
11.一种显示基板的制备方法，其特征在于，所述显示基板包括多个显示单元，所述显示单元包括多个子像素，所述显示单元内设置有发光检测区域，所述方法包括：
在基底的一侧形成感测晶体管和第二金属层，所述感测晶体管位于发光检测区域，所述第二金属层包括彼此间隔的感测扫描线和第二电源线，所述感测扫描线和第二电源线在所述发光检测区域均沿第一方向延伸，所述感测晶体管的感测栅电极与所述感测扫描线电连接；
在所述感测晶体管和所述第二金属层背离所述基底的一侧形成第一平坦层，所述第一平坦层位于所述发光检测区域，所述第一平坦层在所述基底上的正投影包含所述感测晶体管；
在所述第一平坦层背离所述基底的一侧形成钝化保护层，所述第一平坦层在所述基底上的正投影位于所述钝化保护层在所述基底上的正投影范围内；
在所述钝化保护层背离所述基底的一侧形成PIN型光电二极管；
在所述PIN型光电二极管背离所述基底一侧形成透明导电层，所述透明导电层包括第三电极，所述第三电极位于子像素区域；所述显示基板还包括位于发光检测区域的感测电容，所述显示基板还包括与所述感测晶体管的感测漏电极或感测源电极位于同一层的第四极板和第五极板，所述第四极板和所述第五极板在第一方向上分别位于所述感测晶体管的两侧，所述第四极板和所述第五极板均与所述第二电源线电连接，所述第四极板在所述基底上的正投影与所述第三电极在所述基底上的正投影存在交叠区域，以形成第一感测电容，所述第五极板在所述基底上的正投影与所述第三电极在所述基底上的正投影存在交叠区域，以形成第二感测电容，所述感测电容包括第一感测电容和第二感测电容。
12.一种显示装置，其特征在于，包括权利要求1至10中任意一项所述的显示基板。
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