CN111506346A - 一种机载雷达空时自适应处理器 - Google Patents

Abstract

本发明涉及一种机载雷达空时自适应处理器，包括：第一预处理板卡、第二预处理板卡、第一自适应板卡、第二自适应板卡、交换板卡、机箱和上位机，其中，第一预处理板卡连接在机箱上，并且连接上位机；第二预处理板卡连接在机箱上，并且连接上位机；第一自适应板卡连接在机箱上；第二自适应板卡连接在机箱上；交换板卡连接在机箱上；上位机连接交换板卡。该空时自适应处理器运算处理器少，成本低，功耗低，尽可能采用更少的运算处理器，实现整个机载雷达空时自适应处理器。

Description

一种机载雷达空时自适应处理器

技术领域

本发明属于机载雷达信号处理领域，具体涉及一种机载雷达空时自适应处理器。

背景技术

机载雷达能有效地提高空中监视能力，一部机载雷达相当于几十部相同规模地面雷达的覆盖面积，并且载体生存能力很强，不易被摧毁，对于探测船舰、飞机、导弹等有很大帮助。

但是机载雷达工作状态常处于下视状态，在这种状态下，机载雷达对目标的搜索与跟踪能力会受到强大的地杂波、海杂波严重影响，同时由于载体的运动造成方位不同的地面散射体相对载体速度都不相同，导致地海杂波谱严重展宽，并且在空域和时域上具有很强的耦合性。因此，机载雷达能够有效检测、跟踪目标的前提是必须解决杂波抑制这一难题。为解决这一难题，空时自适应处理(STAP)算法被提出来并且得到广泛关注和研究。空时自适应处理能够有效地抑制杂波和干扰，但是运算量非常大，很难实现。继而，降维空时自适应处理应运而生，为工程实现提供了理论基础。虽然已经降维，但是运算量依然很大，且运算精度要求很高，雷达信号处理器设计难度也很大。

随着微电子技术的快速发展，xilinx公司的FPGA器件能够提供丰富的可编程逻辑单元、嵌入式硬件乘法器，且Virtex 7系列的FPGA支持浮点运算。FPGA具有丰富的运算和存储单元，其并行处理的结构使得运算处理速度快，为空时自适应处理硬件实现提供了可能。

但是由于FPGA逻辑开发难度较大，调试周期较长；此外，FPGA适合处理并行重复简单的算法，设计复杂算法比如SVD矩阵分别、矩阵求逆、乔利斯基分解等算法相对比较困难，然而这些算法都是空时自适应处理常用算法，现有的处理器难以实现这些复杂算法。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种机载雷达空时自适应处理器。本发明要解决的技术问题通过以下技术方案实现：

本发明实施例提供了一种机载雷达空时自适应处理器，包括：第一预处理板卡、第二预处理板卡、第一自适应板卡、第二自适应板卡、交换板卡、机箱和上位机，其中，

所述第一预处理板卡连接在所述机箱上，并且连接所述上位机，用于接收所述上位机发送的AD采样数据，并对所述AD采样数据进行预处理，得到并输出第一距离多普勒数据；

所述第二预处理板卡连接在所述机箱上，并且连接所述上位机，用于接收所述上位机发送的AD采样数据，并对所述AD采样数据进行预处理，得到并输出第二距离多普勒数据；

所述第一自适应板卡连接在所述机箱上，用于接收所述第一距离多普勒数据和所述第二距离多普勒数据，并对所述第一距离多普勒数据和第二距离多普勒数据依次进行通道合并和空时自适应处理，得到并输出检测目标的第一速度距离功率信息；

所述第二自适应板卡连接在所述机箱上，用于接收所述第一距离多普勒数据和所述第二距离多普勒数据，并对所述第一距离多普勒数据和第二距离多普勒数据依次进行通道合并和空时自适应处理，得到并输出检测目标的第二速度距离功率信息；

所述交换板卡连接在所述机箱上，用于接收所述第一速度距离功率信息和所述第二速度距离功率信息；

所述上位机连接所述交换板卡，用于通过所述交换板卡接收并实时显示所述第一速度距离功率信息和所述第二速度距离功率信息。

在本发明的一个实施例中，所述第一预处理板卡、所述第二预处理板卡、所述第一自适应板卡、所述第二自适应板卡均包括：FPGA芯片、第一DSP处理器、第二DSP处理器、以太网交换芯片、srio交换芯片，其中，

所述FPGA芯片与所述以太网交换芯片连接，并且通过一路x4的光纤接口与外部连接，通过x4的SRIO连接至所述srio交换芯片，通过以太网接口连接至所述机箱的背板；所述FPGA芯片挂载有三组DDR3芯片；

所述第一DSP处理器和所述第二DSP处理器均与所述太网交换芯片连接，并且均通过x4的SRIO连接至所述srio交换芯片；所述第一DSP处理器和所述第二DSP处理器分别挂载一组DDR3芯片；

所述太网交换芯片与RJ45网口连接，且通过SGMII接口连接至所述机箱的背板；

所述srio交换芯片通过4路x4的SRIO连接至所述机箱的背板。

在本发明的一个实施例中，所述第一预处理板卡中的所述FPGA芯片用于对所述AD采样数据中20路通道的信号依次进行脉冲压缩和动目标检测，并将经过动目标检测的信号合并成10路通道信号，得到所述第一距离多普勒数据，然后将所述距离多普勒数据直接发送至所述第一自适应板卡；

所述第一预处理板卡中的所述srio交换芯片用于在所述FPGA芯片将所述距离多普勒数据直接发送至所述第一自适应板卡的同时，接收所述距离多普勒数据并将所述距离多普勒数据发送至所述第二自适应板卡。

在本发明的一个实施例中，所述第二预处理板卡中的所述FPGA芯片用于对所述AD采样数据中20路通道的信号依次进行脉冲压缩和动目标检测，并将经过动目标检测的信号合并成10路通道信号，得到所述距离多普勒数据，然后将所述距离多普勒数据直接发送至所述第二自适应板卡；

所述第二预处理板卡中的所述srio交换芯片用于在所述FPGA芯片将所述距离多普勒数据直接发送至所述第二自适应板卡的同时，接收所述距离多普勒数据并将所述距离多普勒数据发送至所述第一自适应板卡。

在本发明的一个实施例中，所述第一自适应板卡和所述第二自适应板卡中的所述FPGA芯片均用于对通道合并后的数据依次进行目标导向约束样本挑选和GIP向量内积样本挑选；

所述第一自适应板卡和所述第二自适应板卡中的所述第一DSP处理器均用于对经过GIP向量内积样本挑选的数据依次进行求逆和归一化处理；

所述第一自适应板卡和所述第二自适应板卡中的所述第二DSP处理器均用于对经过GIP向量内积样本挑选的数据进行mDT杂波抑制处理，分别得到所述第一速度距离功率信息和第二速度距离功率信息。

与现有技术相比，本发明的有益效果：

1、本发明的空时自适应处理器运算处理器少，成本低，功耗低，尽可能采用更少的运算处理器，实现整个机载雷达空时自适应处理器。

2、本发明的空时自适应处理器实时性高，达到每25ms处理40路阵元信号，128个多普勒通道，1536个距离单元的数据，实时上报检测目标结果。

3、本发明的空时自适应处理器空时自适应算法性能好，采用目标导向约束样本挑选和GIP向量样本挑选和小样本单独处理等算法提高计算杂波抑制的性能，减少虚警漏警概率。

附图说明

图1为本发明实施例提供的一种空时自适应处理器的硬件总体结构图；

图2为本发明实施例提供的一种预处理板卡和自适应板卡的硬件板卡框图；

图3为本发明实施例提供的一种空时自适应处理器系统软件处理流程框图；

图4为本发明实施例提供的一种目标导向约束样本挑选程序框图；

图5为本发明实施例提供的一种GIP向量内积样本挑选程序框图；

图6为本发明实施例提供的一种硬件设计的程序框图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

实施例一

针对机载雷达空时自适应处理器的优点，本实施例结合机载雷达的特点、空时自适应处理算法的运算量、精度要求以及FPGA和DSP器件的优缺点，设计了一款能够进行空时自适应实时处理的标准6U VPX雷达信号处理器，可用于机载雷达多目标检测。具体地，机载空时自适应雷达信号处理器包括硬件设计以及FPGA、DSP逻辑软件设计。硬件设计包括：硬件总体结构和硬件板卡内部结构，FPGA、DSP逻辑软件设计包括硬件板卡的处理算法。

请参见图1，图1为本发明实施例提供的一种空时自适应处理器的硬件总体结构图，该空时自适应处理器包括：第一预处理板卡(预处理板卡1)、第二预处理板卡(预处理板卡2)、第一自适应板卡(自适应板卡1)、第二自适应板卡(自适应板卡2)、交换板卡、机箱和上位机。其中，机箱为6U VPX机箱。

具体地，第一预处理板卡连接在机箱上，并且连接上位机，用于接收上位机发送的AD采样数据，并对AD采样数据进行预处理，得到并输出第一距离多普勒数据。第二预处理板卡连接在机箱上，并且连接上位机，用于接收上位机发送的AD采样数据，并对AD采样数据进行预处理，得到并输出第二距离多普勒数据。第一自适应板卡连接在机箱上，用于接收第一距离多普勒数据和第二距离多普勒数据，并对第一距离多普勒数据和第二距离多普勒数据依次进行通道合并和空时自适应处理，得到并输出检测目标的第一速度距离功率信息。第二自适应板卡连接在机箱上，用于接收第一距离多普勒数据和第二距离多普勒数据，并对第一距离多普勒数据和第二距离多普勒数据依次进行通道合并和空时自适应处理，得到并输出检测目标的第二速度距离功率信息。交换板卡连接在机箱上，用于接收第一速度距离功率信息和第二速度距离功率信息。上位机连接交换板卡，用于通过交换板卡接收并实时显示第一速度距离功率信息和第二速度距离功率信息。

上述交换板卡用于交换数据，其包括5颗SRIO交换芯片和1颗以太网交换芯片。

请参见图2，图2为本发明实施例提供的一种预处理板卡和自适应板卡的硬件板卡框图。本实施例中，第一预处理板卡、第二预处理板卡、第一自适应板卡、第二自适应板卡的结构相同，均包括：FPGA芯片、第一DSP处理器、第二DSP处理器、以太网交换芯片、srio交换芯片。本实施例中，以太网交换芯片采用千兆网交换，第一DSP处理器、第二DSP处理器均采用TMS320C6678 DSP处理器。

本实施例选用8核处理器TMS320C6678，运算处理能力强，高速通信接口丰富，能够实现复杂算法。

FPGA芯片与以太网交换芯片连接，并且通过一路x4的QSFP光纤接口与外部连接，通过x4的SRIO(即sRIOx4)连接至srio交换芯片，通过以太网接口连接至机箱的背板；FPGA芯片挂载有三组DDR3芯片。具体地，FPGA芯片通过以太网接口连接至机箱的背板包括：通过GTXx16连接至背板的P2接口，通过GPIO x16连接至背板的P1/P2接口。

第一DSP处理器和第二DSP处理器均与太网交换芯片连接，并且均通过x4的SRIO(即sRIOx4)连接至srio交换芯片；第一DSP处理器和第二DSP处理器分别挂载一组DDR3芯片。

太网交换芯片与RJ45网口连接，且通过SGMII接口连接至机箱的背板。具体地，太网交换芯片通过SGMII x2连接至背板的P4接口。

srio交换芯片通过4路x4的SRIO连接至机箱的背板。具体地，srio交换芯片通过4路sRIOx4连接至背板的P1接口。

请参见图3，图3为本发明实施例提供的一种空时自适应处理器系统软件处理流程框图。

图3中，对AD采样数据的预处理由第一预处理板卡和第二预处理板卡完成，每个CPI有128个PRT，每个PRT为200us。每块预处理板卡承担的处理包括幅相误差补偿、脉压、相位中心位置误差估计与补偿、多普勒处理(相干积累)等；之后，20通道合并成10路(相邻通道2合1)。预处理后的距离多普勒数据通过背板和交换板卡发送给自适应处理板卡。

具体地，第一预处理板卡中的FPGA芯片用于对AD采样数据中20路通道的信号依次进行脉冲压缩和动目标检测，并将经过动目标检测的信号合并成10路通道信号，得到第一距离多普勒数据，然后将距离多普勒数据直接发送至第一自适应板卡；第一预处理板卡中的srio交换芯片用于在FPGA芯片将距离多普勒数据直接发送至第一自适应板卡的同时，接收距离多普勒数据并将距离多普勒数据发送至第二自适应板卡。

具体地，第二预处理板卡中的FPGA芯片用于对AD采样数据中20路通道的信号依次进行脉冲压缩和动目标检测，并将经过动目标检测的信号合并成10路通道信号，得到距离多普勒数据，然后将距离多普勒数据直接发送至第二自适应板卡；第二预处理板卡中的srio交换芯片用于在FPGA芯片将距离多普勒数据直接发送至第二自适应板卡的同时，接收距离多普勒数据并将距离多普勒数据发送至第一自适应板卡。

图3中，所述第一自适应板卡和所述第二自适应板卡均接收到第一预处理板卡和第二预处理板卡的数据，第一预处理板卡是前十路信号，第二预处理板卡是后十路信号，两个自适应板卡首先做通道合并，合并后成20路信号、128个多普勒通道、1536个距离单元。紧接着做自适应处理算法，自适应处理算法依次包括目标导向约束样本挑选、GIP向量内积样本挑选、mDT杂波抑制、小样本处理、CA-CFAR检测和OS-CFAR检测。然后通过以太网上传检测目标的速度距离功率信息。第一自适应板卡处理前680个距离单元，第二自适应板卡处理后680个距离单元。

具体地，在第一自适应板卡和第二自适应板卡中，FPGA芯片均用于对通道合并后的数据依次进行目标导向约束样本挑选和GIP向量内积样本挑选；第一自适应板卡和第二自适应板卡中的第一DSP处理器均用于对经过GIP向量内积样本挑选的数据依次进行求逆和归一化处理；第一自适应板卡和第二自适应板卡中的第二DSP处理器均用于对经过GIP向量内积样本挑选的数据进行mDT杂波抑制处理，分别得到第一速度距离功率信息和第二速度距离功率信息。

最终，由第一自适应板卡和第二自适应板卡处理得到的第一速度距离功率信息和第二速度距离功率信息经交换板卡传输给上位机显示。

请参见图4，图4为本发明实施例提供的一种目标导向约束样本挑选程序框图。目标导向约束样本挑选算法的步骤是计算每个样本和目标空域导向矢量(指向波束中心)的夹角，然后计算自适应门限值，角度大于门限值的为非污染样本，角度小于门限值的为污染样本。该角度值在0-90°之间，由于每个多普勒通道的角度值分布范围广，挑选角度值和门限有时相差很近，精度要求不满足要求，则容易出现挑选错误，所以在进行FPGA程序设计时尽量提高精度。

图4是目前FPGA实现目标导向约束样本挑选的程序框图，实线边框表示浮点运算，虚线边框采用定点计算，加粗边框的计算与matlab相比会带来误差，主要是反余弦、除法、平方根、截位等计算。目前的程序框图的精度满足经过4批数据(16个CPI)的验证和matlab结果对比一致，满足程序要求，后期如果还需要提高精度可以从红色框图的计算进行改进。

接下来详细介绍目标导向约束样本挑选FPGA程序框图：

1)样本表示由左右相邻和自身多普勒通道的20路回波数据构成的60个元素的样本矢量。首先对第一路回波的元素取共轭，每一路的元素和第一路元素的共轭进行复数乘法：mi+nij＝(a1-b1j)*(ai+bij)，位宽变成33位复数，全部保留转成浮点，求模平方，平方根，得到模值，实部虚部除以模值，即将复数(mi+nij)归一化，有些模值为0的复数，即(0+0j),仿照matlab归一化为(1+0j)，得到归一化的矢量Ci＝xi+yi*j。

2)矢量C和目标空域导向矢量S求余弦值，矢量点乘的模值|S·C|在FPGA分成了复数相乘，累加60，模平方，平方根。矢量点乘的模值再除以C和S的模值的乘积(20)，得到余弦值，浮点转成定点，因为余弦值在0-1之间，所以正数保留一位，小数保留15位。反余弦利用查找表计算，查找表角度值计算公式为：θ＝round(acosd((cos(θ)*215+1)/32769)*65536/90)，得到16位的角度定点值，范围是0-65535。

3)然后求均值，累加680次，除以680，采用四舍五入取整，得到16位定点的均值。

4)求标准差，和均值做差，平方，累加680次，除以679，这里保留6位小数位，直接截掉(floor)后面的小数位，为了提高后面的平方根计算的精度。FPGA定点的平方根IP只能对整数或者对小数进行计算，选择整数模式，即把前面6位小数当成整数，相当于扩展了6位，平方根后相当于扩展了3位，即相当于3位小数位，得到21位定点的标准差。

5)求门限和比较，标准差和系数相乘，系数是1.5，采用10位小数位，方便以后微小的调整系数，乘完系数，采用四舍五入截位，得到17位的门限，然后和角度值做比较，比门限大的为非污染样本，比门限值小的是污染样本，得到一个0-1污染样本表。

请参见图5，图5为本发明实施例提供的一种GIP向量内积样本挑选程序框图。GIP向量内积样本挑选算法的步骤是利用非污染样本计算协方差矩阵，求解协方差矩阵的逆，然后每个样本和逆阵进行向量内积运算，得到内积值，计算内积值的自适应门限，大于门限是非均匀样本，小于门限的是均匀样本。

图5是目前硬件设计的程序框图，实线边框表示浮点运算，虚线边框采用定点计算，加粗边框的计算与matlab相比会带来误差，主要是除法，平方根，浮点转定点，截位运算。通过4批数据(16个CPI)原始数据验证，硬件结果和matlab结果保持一致，满足精度要求。

接下来详细介绍GIP向量内积样本挑选程序框图：

1)样本表示由左右相邻和自身多普勒通道的20路回波数据构成的60个元素的样本矢量。首先判断样本是否是污染样本，如果是污染样本，则将样本值置0，如果是非污染样本则保持不变。然后样本矢量和样本的共轭矢量做矩阵运算，得到60阶的方阵，680个距离单元，680个样本计算得到的方阵累加得到协方差矩阵，此间位宽一直扩展不截位，然后转成32bit浮点发送给DSP做矩阵求逆，并将逆阵归一化后发送给FPGA。

2)将逆阵浮点转成16位定点。然后逆阵和样本进行向量内积，首先是复乘，然后累加60次，得到60*1的复数向量，截掉低6位，如果截掉更多位，第4批数据精度将不够，保留25位并做溢出保护，保留位数太少则前3批数据很多值会溢出，导致挑选结果误差太大。再进行共轭复乘求模值，截掉低12位并做溢出保护，累加60次，截掉低8位，得到内积值P。因为污染样本置0，所以污染样本计算的内积值为0，如果截位前不为0，即是非均匀样本，但是截位后为0，则令内积值P＝1，接下来做挑选比较时会把P＝＝0的数当作是污染样本。

3)接着求内积的均值，累加680次，然后除以非污染样本数，四舍五入取整。

4)求内积的标准差，如果样本是污染样本，将内积赋值为均值，如果不是则保持不变，这样污染样本不为计算标准差提供共享，也是为了方便编程。接着做差，平方，累加680次(其中污染样本的内积值为0)，除以非污染样本数-1，保留4位小数，直接截掉(floor)后面的小数位，为了提高后面的平方根计算的精度。FPGA定点的平方根IP只能对整数或者对小数进行计算，选择整数模式，即把前面4位小数当成整数，相当于扩展了4位，平方根后相当于扩展了2位，即相当于2位小数位，得到25位定点的标准差。值得注意的是，平方根IP设置的是向正无穷取整。

5)接着求门限，标准差乘以系数6，四舍五入截掉小数位，加上均值得到门限。接着做比较，内积P＝＝0时为污染样本，然后比门限值大的为非均匀样本，比门限小的是均匀样本，比较得到两个表，一个是均匀样本表(1：均匀样本，0：非均匀样本)，另一个是均匀或污染样本表(1：均匀样本或者污染样本，0：非均匀样本)。第一个是用来后面MDT解算协方差矩阵，第二个是用来MDT做加权运算，因为均匀样本和污染样本都要做加权运算。

请参见图6，图6为本发明实施例提供的一种MDT杂波抑制程序框图。

MDT杂波抑制算法步骤包括利用均匀样本计算协方差矩阵，然后多普勒中心估计和矩阵求逆，对污染样本和均匀样本进行加权，非均匀样本进行小样本处理，然后对污染样本和均匀样本进行CA-CFAR，非均匀样本进行OS-CFAR，解算出目标信息。

图6为本发明实施例提供的一种硬件设计的程序框图，实线边框表示浮点运算，虚线边框采用定点计算。通过4批数据(16个CPI)原始数据验证，硬件结果和matlab结果保持一致，满足精度要求。由于实时性原因，小样本处理程序中设计了20个小样本的处理上限。

接下来详细介绍GIP向量内积样本挑选程序框图：

1)计算协方差矩阵，对非均匀样本置0，均匀样本矢量和其共轭矢量相乘，得到60阶的方阵，然后累加680次(非均匀方阵都为0)，位宽全部保留扩展，定点转成浮点，通过SRIO发送给DSP1。

2)DSP1收到协方差矩阵和样本数据，利用样本数据进行多普勒中心估计，对协方差矩阵求逆，然后计算权值，对污染样本和均匀样本进行加权运算，对非均匀样本进行小样本处理，一个多普勒通道设置了20个小样本上限，多于20个的按照20个小样本进行计算。最后对均匀样本和污染样本做CA-CFAR，对非均匀样本做OS-CFAR，将目标通过以太网上报给上位机。

本实施例的机载雷达空时自适应处理器具有以下优点：一、运算处理器少，成本低，功耗低，尽可能采用更少的运算处理器，实现整个机载雷达空时自适应处理器。二、实时性高，达到每25ms处理40路阵元信号，128个多普勒通道，1536个距离单元的数据，实时上报检测目标结果。三、精度高，FPGA尽量采用浮点运算，定点运算不截位，DSP全部采用浮点运算。四、空时自适应算法性能好，采用目标导向约束样本挑选和GIP向量样本挑选和小样本单独处理等算法提高计算杂波抑制的性能，减少虚警漏警概率。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (5)

1.一种机载雷达空时自适应处理器，其特征在于，包括：第一预处理板卡、第二预处理板卡、第一自适应板卡、第二自适应板卡、交换板卡、机箱和上位机，其中，

所述第一预处理板卡连接在所述机箱上，并且连接所述上位机，用于接收所述上位机发送的AD采样数据，并对所述AD采样数据进行预处理，得到并输出第一距离多普勒数据；

所述第二预处理板卡连接在所述机箱上，并且连接所述上位机，用于接收所述上位机发送的AD采样数据，并对所述AD采样数据进行预处理，得到并输出第二距离多普勒数据；

所述第一自适应板卡连接在所述机箱上，用于接收所述第一距离多普勒数据和所述第二距离多普勒数据，并对所述第一距离多普勒数据和第二距离多普勒数据依次进行通道合并和空时自适应处理，得到并输出检测目标的第一速度距离功率信息；

所述第二自适应板卡连接在所述机箱上，用于接收所述第一距离多普勒数据和所述第二距离多普勒数据，并对所述第一距离多普勒数据和第二距离多普勒数据依次进行通道合并和空时自适应处理，得到并输出检测目标的第二速度距离功率信息；

所述交换板卡连接在所述机箱上，用于接收所述第一速度距离功率信息和所述第二速度距离功率信息；

所述上位机连接所述交换板卡，用于通过所述交换板卡接收并实时显示所述第一速度距离功率信息和所述第二速度距离功率信息。

2.如权利要求1所述的机载雷达空时自适应处理器，其特征在于，所述第一预处理板卡、所述第二预处理板卡、所述第一自适应板卡、所述第二自适应板卡均包括：FPGA芯片、第一DSP处理器、第二DSP处理器、以太网交换芯片、srio交换芯片，其中，

所述FPGA芯片与所述以太网交换芯片连接，并且通过一路x4的光纤接口与外部连接，通过x4的SRIO连接至所述srio交换芯片，通过以太网接口连接至所述机箱的背板；所述FPGA芯片挂载有三组DDR3芯片；

所述第一DSP处理器和所述第二DSP处理器均与所述太网交换芯片连接，并且均通过x4的SRIO连接至所述srio交换芯片；所述第一DSP处理器和所述第二DSP处理器分别挂载一组DDR3芯片；

所述太网交换芯片与RJ45网口连接，且通过SGMII接口连接至所述机箱的背板；

所述srio交换芯片通过4路x4的SRIO连接至所述机箱的背板。

3.如权利要求2所述的机载雷达空时自适应处理器，其特征在于，

所述第一预处理板卡中的所述FPGA芯片用于对所述AD采样数据中20路通道的信号依次进行脉冲压缩和动目标检测，并将经过动目标检测的信号合并成10路通道信号，得到所述第一距离多普勒数据，然后将所述距离多普勒数据直接发送至所述第一自适应板卡；

所述第一预处理板卡中的所述srio交换芯片用于在所述FPGA芯片将所述距离多普勒数据直接发送至所述第一自适应板卡的同时，接收所述距离多普勒数据并将所述距离多普勒数据发送至所述第二自适应板卡。

4.如权利要求2所述的机载雷达空时自适应处理器，其特征在于，

所述第二预处理板卡中的所述FPGA芯片用于对所述AD采样数据中20路通道的信号依次进行脉冲压缩和动目标检测，并将经过动目标检测的信号合并成10路通道信号，得到所述距离多普勒数据，然后将所述距离多普勒数据直接发送至所述第二自适应板卡；

所述第二预处理板卡中的所述srio交换芯片用于在所述FPGA芯片将所述距离多普勒数据直接发送至所述第二自适应板卡的同时，接收所述距离多普勒数据并将所述距离多普勒数据发送至所述第一自适应板卡。

5.如权利要求2所述的机载雷达空时自适应处理器，其特征在于，

所述第一自适应板卡和所述第二自适应板卡中的所述FPGA芯片均用于对通道合并后的数据依次进行目标导向约束样本挑选和GIP向量内积样本挑选；

所述第一自适应板卡和所述第二自适应板卡中的所述第一DSP处理器均用于对经过GIP向量内积样本挑选的数据依次进行求逆和归一化处理；

所述第一自适应板卡和所述第二自适应板卡中的所述第二DSP处理器均用于对经过GIP向量内积样本挑选的数据进行mDT杂波抑制处理，分别得到所述第一速度距离功率信息和第二速度距离功率信息。

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