CN114167361B - 一种捷变频雷达数据流控制设计方法 - Google Patents

Abstract

本发明公开了一种捷变频雷达数据流控制设计方法，该方法包括将和通道脉压结果的每列脉压结果进行速度补偿处理，以得到速度补偿结果，根据索引值找到对应的速度信息；采用OMP算法对所述最佳补偿结果向量做稀疏重构处理，得到第一稀疏重构结果；根据第一稀疏重构结果对目标进行检测，得到粗分辨距离单元索引值和目标的高精度距离信息；对根据索引值分别找到的N列的俯仰差通道和方位差通道脉压结果并做速度补偿处理和稀疏重构处理，得到第二稀疏重构结果和第三稀疏重构结果；根据第二稀疏重构结果和第三稀疏重构结果计算得到目标角度信息。本发明使捷变频雷达信号处理的时间大大的缩短，节约了硬件资源，提高了雷达信号处理系统的可靠性。

Description

一种捷变频雷达数据流控制设计方法

技术领域

本发明属于信号处理技术领域，具体涉及一种捷变频雷达数据流控制设计方法。

背景技术

目前，脉冲多普勒雷达在探测跟踪得到了广泛的应用，但是随着电磁环境的日益复杂和干扰技术的不断革新，脉冲多普勒雷达载频、信号带宽等雷达参数固定的特点很容易受到干扰设备特别是转发式干扰的针对。而捷变频雷达因其载频随机跳变使得现有干扰技术无法快速截取雷达回波信号中的目标信息，因此能够更有效的对抗转发式干扰，可以进一步提升现代雷达的影响力。

与此同时，捷变频雷达载频随机跳变的特性也导致雷达回波的相位不连续，无法采用传统相参积累的实现方法进行目标检测，因此需要更加复杂的信号处理方法如OMP(Orthogonal Matching Pursuit，正交匹配追踪)算法进行目标特征的提取，这对保证系统实时性工作是很大的挑战。通过增加硬件实现平台中信号处理芯片的数量，扩充硬件平台规格尺寸，采用更多信号处理芯片并行工作的方式可以达到提高信号处理的实时性的目的，但是在大多数情况下的工程实现中，并不具备随时更换硬件实现平台的条件，因此可以从算法实现的软件设计角度出发，通过调整信号处理实现流程和数据流向，最大化的使用硬件资源、降低成本。

因此，如何提高信号处理算法的实时性、加速算法实现成为了亟待解决的问题。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种捷变频雷达数据流控制设计方法。本发明要解决的技术问题通过以下技术方案实现：

一种捷变频雷达数据流控制设计方法，所述捷变频雷达数据流控制设计方法包括：

步骤1、采集一个相参处理周期的和、俯仰差及方位差三通道雷达的回波信号；

步骤2、分别对和通道、俯仰差通道及方位差通道采集的回波信号依次做数字下变频、滤波、脉冲压缩处理，分别得到和通道脉压结果、俯仰差通道脉压结果及方位差通道脉压结果；

步骤3、依次从所述和通道脉压结果中取出N列脉压结果，将所述和通道脉压结果中每次取出的N列脉压结果分别在N个速度补偿模块进行速度补偿处理，以得到每个所述速度补偿模块的速度补偿结果，其中，每列所述脉压结果对应输出一列最佳补偿结果向量；

步骤4、判断一个相参处理周期的所有脉压结果是否均已进行了速度补偿处理，若否，则返回步骤3继续进行速度补偿处理，若是，则执行步骤5；

步骤5、采用OMP算法对所述最佳补偿结果向量做稀疏重构处理，得到所述第一稀疏重构结果，在对一个相参处理周期的所述最佳补偿结果向量均进行稀疏重构处理之后，进入步骤6；

步骤6、根据所述第一稀疏重构结果对目标进行检测，得到粗分辨距离单元索引值；

步骤7、根据所述粗分辨距离单元索引值选取相邻的N列俯仰差通道脉压结果及N列方位差通道脉压结果；

步骤8、分别对所述N列俯仰差通道脉压结果及所述N列方位差通道脉压结果在所述N个速度补偿模块依次进行速度补偿处理和稀疏重构处理，经过处理的所述N列俯仰差通道脉压结果和所述N列方位差通道脉压结果对应得到第二稀疏重构结果和第三稀疏重构结果；

步骤9、根据所述第二稀疏重构结果和所述第三稀疏重构结果计算得到目标角度信息。

在本发明的一个实施例中，在所述步骤1之前，还包括：

FPGA芯片下发的指令帧传输到DSP芯片，DSP芯片将指令帧中的启动字节回传至FPGA芯片，其中，FPGA芯片用于采集和处理雷达的回波信号。

在本发明的一个实施例中，每个所述速度补偿模块的速度补偿处理方法包括：

S1、将每列脉压结果与维度是K*P的速度补偿矩阵的每行向量做互相关运算，以得到K个互相关处理结果向量，其中，K为所述速度补偿矩阵的行数，P为一个相参处理周期的雷达回波脉冲的数量；

S2、将每个所述互相关处理结果向量中的每个元素做FFT处理以得到FFT处理结果模值的最大值，共K个最大值；

S3、找出K个最大值中的预设值，以根据所述预设值得到最佳补偿结果向量，所述预设值为K个最大值中的最大值。

在本发明的一个实施例中，所述S2，包括：

S2.1、将所述互相关处理结果向量中每个元素按照脉冲载频序列从小到大的顺序依次进行排列，得到排列结果；

S2.2、将所述排列结果中的每个元素依次做FFT处理，得到FFT处理结果；

S2.3、确定所述FFT处理结果模值的最大值，共K个最大值。

在本发明的一个实施例中，所述S3，包括：

S3.1、按照冒泡法找出K个最大值中的预设值；

S3.2、通过所述预设值搜索出对应的所述速度补偿矩阵的行向量的行号；

S3.3、根据所述行号找到该列脉压结果对应的最佳补偿结果向量。

在本发明的一个实施例中，所述步骤5，包括：

在FPGA芯片端，采用OMP算法对所述最佳补偿结果向量做稀疏重构处理，得到所述第一稀疏重构结果，当缓存一个相参处理周期的第一稀疏重构结果后，将第一稀疏重构结果构成的矩阵传输至DSP芯片。

在本发明的一个实施例中，所述步骤6，包括：

步骤6.1、对所述第一稀疏重构结果的数据进行最小熵算法处理，得到第一频域信号序列；

步骤6.2、采用一维恒虚警处理方法对第一频域信号序列做单元均值恒虚警处理，得到第二频域信号序列；

步骤6.3、采用目标凝聚处理方法处理第二频域信号序列，得到目标距离信息以及对应的粗分辨距离单元索引值。

在本发明的一个实施例中，所述步骤7，包括：

DSP芯片将所述粗分辨距离单元索引值回传至FPGA芯片，在FPGA芯片端，根据所述粗分辨距离单元索引值选取相邻的N列俯仰差通道脉压结果及N列方位差通道脉压结果。

在本发明的一个实施例中，所述步骤9，包括：

采用单脉冲测角算法，基于所述第二稀疏重构结果和所述第三稀疏重构结果计算得到目标角度信息。

在本发明的一个实施例中，采用单脉冲测角算法，基于所述第二稀疏重构结果和所述第三稀疏重构结果计算得到目标角度信息，包括：

FPGA芯片将所述第二稀疏重构结果和所述第三稀疏重构结果传输至DSP芯片，在DSP芯片端，采用单脉冲测角算法，基于所述第二稀疏重构结果和所述第三稀疏重构结果计算得到目标角度信息。

本发明的有益效果：

1、本发明在处理矩阵数据时采用流水线并行处理方法，将硬件资源有效转化为时间利用率，使捷变频雷达信号处理的时间大大的缩短；另外与传统的单脉冲测角方法不同，本发明采用定位目标粗分辨距离单元位置的方法，通过利用目标所在粗分辨距离单元这一先验信息，使得方位差、俯仰差的脉压结果矩阵无需全部进行速度补偿及稀疏重构处理，不仅节约了硬件资源，而且进一步缩短了信号处理的时间；使得雷达信号处理系统在一个工作周期内可以完成多次捷变频雷达实时信号处理，提高了雷达信号处理系统的可靠性。

2、本发明在进行动目标显示处理、进行动目标检测处理、进行一维恒虚警处理、进行目标凝聚处理及回传目标一维数组时均采用1个DSP芯片多核并行处理、同时工作，克服了现有技术中仅使用单核DSP与FPGA作为信号处理模块时，当面临大数据量的信号处理时，处理能力不足的问题，使得本发明能够使用多个处理模块协同处理，提高了雷达回波信号处理的速度。

3、由于本发明的电路中所有器件均可以为国产自主研发的器件，克服了现有技术中依赖国外高端信号处理器件可能存在的后门设计，导致被他方利用带来雷达信号数据处理错误的问题，使得本发明保证雷达信号数据在传输过程不被他人窃取，提高了雷达信号数据的传输安全性能。

以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

图1是本发明实施例提供的一种捷变频雷达数据流控制设计方法的流程示意图；

图2是本发明实施例提供的一种捷变频雷达数据流控制设计方法总体框图；

图3是本发明的一种捷变频雷达数据流控制设计方法速度补偿并行处理示意图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

实施例一

请参见图1和图2，图1是本发明实施例提供的一种捷变频雷达数据流控制设计方法的流程示意图，图2是本发明实施例提供的一种捷变频雷达数据流控制设计方法总体框图。本发明实施例提供一种捷变频雷达数据流控制设计方法，该捷变频雷达数据流控制设计方法通过雷达信号处理系统实施，该雷达信号处理系统中的上位机为计算机，包含控制面板，主要用于系统工作控制，雷达信号处理系统中的硬件实现板卡的信号处理芯片主要包括1片DSP(Digital Signal Process，数字信号处理)芯片与1片FPGA(FieldProgrammable Gate Array，现场可编程逻辑门阵列)芯片，该DSP芯片例如为多核浮点FT-M6678芯片。本发明实施例所提供的捷变频雷达数据流控制设计方法包括：

步骤1、FPGA芯片下发的指令帧传输到DSP芯片，DSP芯片将指令帧中的启动字节回传至FPGA芯片，其中，FPGA芯片用于采集和处理雷达的回波信号。

具体地，硬件实现板卡的FPGA芯片直接将上位机下发的指令帧通过SRIO接口传输到硬件实现板卡的DSP芯片，在DSP芯片上完成快速的指令解析分类并通过SRIO协议将指令帧中的启动字节回传至FPGA芯片，FPGA芯片接收到启动字节后，将通知硬件实现板卡开始一个工作周期的工作，例如工作周期为20ms，则上位机每20ms下发一次指令，系统在一个工作周期中完成如三次完整的捷变频信号处理及目标检测，其中，指令帧包括启动指令、目标引导距离、引导速度、引导角度。

步骤2、采集一个相参处理周期的和、俯仰差及方位差三通道雷达的回波信号。

具体地，硬件实现板卡的AD芯片开始连续采集一个相参处理周期的和、俯仰差、方位差三通道雷达回波信号。

步骤3、分别对和通道、俯仰差通道及方位差采集的回波信号通道依次做数字下变频、滤波、脉冲压缩处理，分别得到和通道脉压结果、俯仰差通道脉压结果及方位差通道脉压结果，其中，脉压结果为脉冲压缩结果的简称。

具体地，在FPGA端分别对和通道、俯仰差通道及方位差通道依次做数字下变频、滤波、脉冲压缩处理，和通道经数字下变频、滤波、脉冲压缩处理后得到的为和通道脉压结果，俯仰差通道经数字下变频、滤波、脉冲压缩处理后得到的为俯仰差通道脉压结果，方位差通道经数字下变频、滤波、脉冲压缩处理后得到的为方位差通道脉压结果，一个相参周期有P个雷达回波脉冲，每个雷达回波脉冲对应的采样点假设为ns，这样每个雷达回波脉冲做完脉压的结果是ns点的数据，因此雷达回波脉冲是P×ns的矩阵。

步骤4、依次从和通道脉压结果中取出N列脉压结果，将和通道脉压结果中每次取出的N列脉压结果分别在N个速度补偿模块进行速度补偿处理，以得到每个速度补偿模块的速度补偿结果，其中，每列脉压结果对应输出一列最佳补偿结果向量。

具体地，在FPGA端对一个相参处理周期的和通道脉压结果做速度补充处理，为提高算法实时性，依次连续取出一个相参处理周期中的N列脉压结果，该N列脉压结果分别在N个速度补偿模块进行速度补偿处理，N例如为1到5；请参见图3，图3是本发明的一种捷变频雷达数据流控制设计方法速度补偿并行处理示意图，每个速度补偿模块的处理流程如下步骤：

S1、将每列脉压结果与维度是K*P的速度补偿矩阵的每行向量做互相关运算，以得到K个互相关处理结果向量，其中，K为速度补偿矩阵的行数，P为一个相参处理周期的雷达回波脉冲的数量，速度补偿矩阵的每行向量元素对应不同的速度信息，其中，速度补偿矩阵为事先缓存到ROM里的矩阵，速度补偿矩阵是根据所测目标的速度范围、载频序列，由一个相参处理周期的P个雷达回波脉冲的载频构成的速度相位补偿矩阵，速度补偿矩阵每行向量的元素都会添加有与所测目标的速度范围、载频序列相同的速度相位信息。

S2、将每个互相关处理结果向量中的每个元素做FFT处理以得到FFT处理结果模值的最大值，共K个最大值。

在一个具体实施例中，步骤S2具体可以包括：

S2.1、将互相关处理结果向量中每个元素按照脉冲载频序列从小到大的顺序依次进行排列，得到排列结果。

S2.2、将排列结果中的每个元素依次做FFT(Fast Fourier Transform，快速傅立叶变换)处理，得到FFT处理结果。

S2.3、确定FFT处理结果模值的最大值，共K个最大值。

具体地，找出FFT处理结果模值中的最大值，并缓存至寄存器，一列脉压结果进行速度补偿处理后共会有K个最大值的寄存器。

S3、找出K个最大值中的预设值，以根据预设值得到最佳补偿结果向量，预设值为K个最大值中的最大值。

S3.1、按照冒泡法找出K个最大值中的预设值。

也就是说，按照冒泡法找出K个最大值中的最大值。

S3.2、通过预设值搜索出对应的速度补偿矩阵的行向量的行号。

具体地，在预设值确定的情况下，其所对应的速度补偿矩阵的行向量也便可以确定，因此该行向量对应的行号便可以确定。

S3.3、根据行号找到该列脉压结果对应的最佳补偿结果向量。

具体地，按照行号在对应的那列脉压结果中找到对应行号的互相关处理结果向量，将该行互相关处理结果向量作为最佳补偿结果向量。

步骤5、判断一个相参处理周期的所有脉压结果是否均已进行了速度补偿处理，若否，则返回步骤4继续进行速度补偿处理，若是，则执行步骤6。

具体地，当前一组中N列脉压结果的速度补偿处理进程依次完成后，将依次输出使能信号以继续连续读取N列RAM中缓存的和通道脉压结果，并将第二组和通道脉压结果按照顺序依次输入到速度补偿模块，进行速度补偿处理；若一个相参周期的雷达回波脉冲的脉压结果已完成与速度补偿矩阵的互相关运算，则跳出步骤5，进入步骤6，否则继续执行步骤4。

步骤6、采用OMP算法对最佳补偿结果向量做稀疏重构处理，得到第一稀疏重构结果，在对一个相参处理周期的所述最佳补偿结果向量均进行稀疏重构处理之后，进入步骤7。

具体地，在FPGA芯片端，采用OMP算法对每组所输出的N列最佳补偿结果向量做稀疏重构处理，以得到第一稀疏重构结果，并将第一稀疏重构结果缓存至FIFO( First InputFirst Output，先进先出)，当缓存一个相参处理周期的第一稀疏重构结果后，将第一稀疏重构结果构成的矩阵通过SRIO(Serial Rapid I/O)接口传输至DSP芯片。

步骤7、根据第一稀疏重构结果对目标进行检测，得到粗分辨距离单元索引值。

在一个具体实施例中，步骤7具体可以包括步骤7.1-步骤7.3，其中：

步骤7.1、对第一稀疏重构结果的数据进行最小熵算法处理，得到第一频域信号序列。

具体地，在DSP中进行最小熵算法，对稀疏重构处理后的数据进行最小熵算法处理，得到动目标检测处理后的频域信号序列，该频域信号序列即为第一频域信号序列。

步骤7.2、采用一维恒虚警处理方法对第一频域信号序列做单元均值恒虚警处理，得到第二频域信号序列。

具体地，采用一维恒虚警处理方法，对动目标检测处理后的频域信号序列做单元均值恒虚警处理，得到一维恒虚警处理后的频域信号序列，该频域信号序列即为第二频域信号序列。

步骤7.3、采用目标凝聚处理方法处理第二频域信号序列，得到目标距离信息以及对应的粗分辨距离单元索引值。

具体地，采用目标凝聚处理方法处理一维恒虚警处理后的频域信号序列，得到目标距离信息(即目标距离)以及对应的粗分辨距离单元索引值。

在本实施例中，和通道脉压结果为一个P×ns的矩阵，因此共有ns行，每一行对应着一粗分辨距离单元，每列粗分辨距离单元对应一索引值，该索引值即为该粗分辨距离单元的列数，因此，根据该索引值，便可以确定对应的粗分辨距离单元。

步骤8、根据粗分辨距离单元索引值选取相邻的N列俯仰差通道脉压结果及N列方位差通道脉压结果

具体地，DSP芯片将粗分辨距离单元索引值通过EMIF(External MemoryInterface，外部存储器接口)接口回传至FPGA芯片，在FPGA芯片端，根据所述粗分辨距离单元索引值仅选取粗分辨距离单元相邻的N列俯仰差通道脉压结果及N列方位差通道脉压结果，例如选取该粗分辨距离单元左右各N/2的俯仰差通道脉压结果和方位差通道脉压结果。

步骤9、分别对N列俯仰差通道脉压结果及N列方位差通道脉压结果在处理和通道脉压结果的N个速度补偿模块中依次进行速度补偿处理和稀疏重构处理，经过处理的所述N列俯仰差通道脉压结果和所述N列方位差通道脉压结果对应得到第二稀疏重构结果和第三稀疏重构结果。

在本实施例中，N列俯仰差通道脉压结果及N列方位差通道脉压结果依次做速度补偿处理的以步骤4中和通道脉压结果的速度补偿处理方法一致，在此不再赘述。

进一步地，N列俯仰差通道脉压结果及N列方位差通道脉压结果做完速度补偿处理之后，再分别做稀疏重构处理，分别得到俯仰差通道脉压结果对应的第二稀疏重构结果和方位差通道脉压结果对应的第三稀疏重构结果。

步骤10、根据第二稀疏重构结果和第三稀疏重构结果计算得到目标角度信息。

具体地，采用单脉冲测角算法，基于第二稀疏重构结果和第三稀疏重构结果计算得到目标角度信息。

进一步地，FPGA芯片将第二稀疏重构结果和第三稀疏重构结果传输至DSP芯片，在DSP芯片端，采用单脉冲测角算法，基于第二稀疏重构结果和第三稀疏重构结果计算得到目标角度信息。

也就是说，将第二稀疏重构结果和第三稀疏重构结果通过SRIO接口再次传输至DSP，利用俯仰差、方位差、和通道的稀疏重构结果，采用单脉冲测角算法，计算目标角度信息。DSP中的整体信号处理完成次数寄存器加1。若该寄存器未达到指定次数，将在回传数据帧中的启动字节使能，使硬件实现板卡的FPGA继续开启下一次捷变频信号处理，回传的指令帧中包含目标距离、速度、角度信息，打包完成后通过SRIO接口回传至FPGA，FPGA芯片将目标角度信息回传到上位机，通过上位机显示器查看目标跟踪识别的具体结果。

本发明的捷变频雷达数据流控制设计方法可以应用于脉间频率捷变雷达，可以实时处理雷达回波信号，实现目标定位探测与跟踪。

1、本发明在处理矩阵数据时采用流水线并行处理方法，将硬件资源有效转化为时间利用率，使捷变频雷达信号处理的时间大大的缩短；另外与传统的单脉冲测角方法不同，本发明采用定位目标粗分辨距离单元位置的方法，通过利用目标所在粗分辨距离单元这一先验信息，使得方位差、俯仰差的脉压结果矩阵无需全部进行速度补偿及稀疏重构处理，不仅节约了硬件资源，而且进一步缩短了信号处理的时间；使得雷达信号处理系统在一个工作周期内可以完成多次捷变频雷达实时信号处理，提高了雷达信号处理系统的可靠性。

2、本发明在进行动目标显示处理、进行动目标检测处理、进行一维恒虚警处理、进行目标凝聚处理及回传目标一维数组时均采用1个DSP芯片多核并行处理、同时工作，克服了现有技术中仅使用单核DSP与FPGA作为信号处理模块时，当面临大数据量的信号处理时，处理能力不足的问题，使得本发明能够使用多个处理模块协同处理，提高了雷达回波信号处理的速度。

3、由于本发明的电路中所有器件均可以为国产自主研发的器件，克服了现有技术中依赖国外高端信号处理器件可能存在的后门设计，导致被他方利用带来雷达信号数据处理错误的问题，使得本发明保证雷达信号数据在传输过程不被他人窃取，提高了雷达信号数据的传输安全性能。

在本发明的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特数据点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特数据点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种捷变频雷达数据流控制设计方法，其特征在于，所述捷变频雷达数据流控制设计方法包括：

步骤1、采集一个相参处理周期的和、俯仰差及方位差三通道雷达的回波信号；

步骤2、分别对和通道、俯仰差通道及方位差通道采集的回波信号依次做数字下变频、滤波、脉冲压缩处理，分别得到和通道脉压结果、俯仰差通道脉压结果及方位差通道脉压结果；

步骤3、依次从所述和通道脉压结果中取出N列脉压结果，将所述和通道脉压结果中每次取出的N列脉压结果分别在N个速度补偿模块进行速度补偿处理，以得到每个所述速度补偿模块的速度补偿结果，其中，每列所述脉压结果对应输出一列最佳补偿结果向量；

步骤4、判断一个相参处理周期的所有脉压结果是否均已进行了速度补偿处理，若否，则返回步骤3继续进行速度补偿处理，若是，则执行步骤5；

步骤5、采用OMP算法对所述最佳补偿结果向量做稀疏重构处理，得到第一稀疏重构结果，在对一个相参处理周期的所述最佳补偿结果向量均进行稀疏重构处理之后，进入步骤6；

步骤6、根据所述第一稀疏重构结果对目标进行检测，得到粗分辨距离单元索引值；

步骤7、根据所述粗分辨距离单元索引值选取相邻的N列俯仰差通道脉压结果及N列方位差通道脉压结果；

步骤8、分别对所述N列俯仰差通道脉压结果及所述N列方位差通道脉压结果在所述N个速度补偿模块依次进行速度补偿处理和稀疏重构处理，经过处理的所述N列俯仰差通道脉压结果和所述N列方位差通道脉压结果对应得到第二稀疏重构结果和第三稀疏重构结果；

步骤9、根据所述第二稀疏重构结果和所述第三稀疏重构结果计算得到目标角度信息。

2.根据权利要求1所述的捷变频雷达数据流控制设计方法，其特征在于，在所述步骤1之前，还包括：

FPGA芯片下发的指令帧传输到DSP芯片，DSP芯片将指令帧中的启动字节回传至FPGA芯片，其中，FPGA芯片用于采集和处理雷达的回波信号。

3.根据权利要求1所述的捷变频雷达数据流控制设计方法，其特征在于，每个所述速度补偿模块的速度补偿处理方法包括：

S1、将每列脉压结果与维度是K*P的速度补偿矩阵的每行向量做互相关运算，以得到K个互相关处理结果向量，其中，K为所述速度补偿矩阵的行数，P为一个相参处理周期的雷达回波脉冲的数量；

S2、将每个所述互相关处理结果向量中的每个元素做FFT处理以得到FFT处理结果模值的最大值，共K个最大值；

S3、找出K个最大值中的预设值，以根据所述预设值得到最佳补偿结果向量，所述预设值为K个最大值中的最大值。

4.根据权利要求3所述的捷变频雷达数据流控制设计方法，其特征在于，所述S2，包括：

S2.1、将所述互相关处理结果向量中每个元素按照脉冲载频序列从小到大的顺序依次进行排列，得到排列结果；

S2.2、将所述排列结果中的每个元素依次做FFT处理，得到FFT处理结果；

S2.3、确定所述FFT处理结果模值的最大值，共K个最大值。

5.根据权利要求3所述的捷变频雷达数据流控制设计方法，其特征在于，所述S3，包括：

S3.1、按照冒泡法找出K个最大值中的预设值；

S3.2、通过所述预设值搜索出对应的所述速度补偿矩阵的行向量的行号；

S3.3、根据所述行号找到该列脉压结果对应的最佳补偿结果向量。

6.根据权利要求1所述的捷变频雷达数据流控制设计方法，其特征在于，所述步骤5，包括：

在FPGA芯片端，采用OMP算法对所述最佳补偿结果向量做稀疏重构处理，得到所述第一稀疏重构结果，当缓存一个相参处理周期的第一稀疏重构结果后，将第一稀疏重构结果构成的矩阵传输至DSP芯片。

7.根据权利要求1所述的捷变频雷达数据流控制设计方法，其特征在于，所述步骤6，包括：

步骤6.1、对所述第一稀疏重构结果的数据进行最小熵算法处理，得到第一频域信号序列；

步骤6.2、采用一维恒虚警处理方法对第一频域信号序列做单元均值恒虚警处理，得到第二频域信号序列；

步骤6.3、采用目标凝聚处理方法处理第二频域信号序列，得到目标距离信息以及对应的粗分辨距离单元索引值。

8.根据权利要求1所述的捷变频雷达数据流控制设计方法，其特征在于，所述步骤7，包括：

DSP芯片将所述粗分辨距离单元索引值回传至FPGA芯片，在FPGA芯片端，根据所述粗分辨距离单元索引值选取相邻的N列俯仰差通道脉压结果及N列方位差通道脉压结果。

9.根据权利要求1所述的捷变频雷达数据流控制设计方法，其特征在于，所述步骤9，包括：

采用单脉冲测角算法，基于所述第二稀疏重构结果和所述第三稀疏重构结果计算得到目标角度信息。

10.根据权利要求9所述的捷变频雷达数据流控制设计方法，其特征在于，采用单脉冲测角算法，基于所述第二稀疏重构结果和所述第三稀疏重构结果计算得到目标角度信息，包括：

FPGA芯片将所述第二稀疏重构结果和所述第三稀疏重构结果传输至DSP芯片，在DSP芯片端，采用单脉冲测角算法，基于所述第二稀疏重构结果和所述第三稀疏重构结果计算得到目标角度信息。

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