CN111492579A - 时钟信号极性控制电路 - Google Patents

Abstract

一种时钟信号极性控制电路(100)，包括第一锁存器(110)，第一锁存器(110)包括时钟输入(clk)、数据输入(D)和输出(Q)。数据输入(D)耦合到时钟信号发生器(120)的输出(121)，时钟输入(clk)耦合到参考时钟信号(Ref‑clk)。时钟信号极性控制电路(100)还包括第二锁存器(130)，第二锁存器(130)包括时钟输入(clk)、数据输入(D)和输出(Q)。数据输入(D)耦合到第一锁存器(110)的输出，时钟输入(clk)耦合到参考时钟信号(Ref‑clk)。时钟信号极性控制电路(100)还包括异或电路(140)，异或电路(140)包括第一输入和第二输入(141，142)以及输出(Out)。第一输入和第二输入(141，142)分别耦合到第二锁存器(130)的输出和时钟信号发生器(120)的输出(121)，并且在异或电路(140)的输出处生成具有由参考时钟信号(Ref‑clk)控制的极性的时钟信号。

Description

时钟信号极性控制电路

技术领域

本文的实施例涉及控制时钟信号的极性。特别地，本文的实施例涉及时钟信号极性控制电路，以及正交时钟信号生成电路和包括该时钟信号极性控制电路和正交时钟信号生成电路的电子电路。

背景技术

无线通信系统通常包括发射机和接收机电路的复杂链，其包括若干频率转换步骤。发射机电路通常将基带信号上变频为射频(RF)信号以进行传输，以及接收机电路将所接收的RF信号下变频为基带信号以进行处理。这种频率转换需要混频器来混合两个频率信号。执行频率转换的混频器需要时钟信号。这些混频器中的一些还利用图像抑制，并被称为IQ混频器。这些IQ混频器需要两个时钟信号(IQ时钟信号)，即一个同相时钟信号和一个正交相时钟信号，在相同的频率处两者之间具有精确的90度相移。

生成IQ时钟信号的常用方法是使用无源多相网络。然而，如果两倍于所需频率的时钟信号系统中已经可获得，那么一种方便的解决方案是使用分频器，该分频器通过其设计自动生成90度相移的输出信号。

基于锁存的分频器非常适合于IQ时钟信号生成。然而，基于锁存器的分频器的输出信号极性在启动时设置，并且可以为0度或180度。因此，来自基于锁存器的分频器的输出信号极性是完全未知的。对基于锁存器的分频器的唯一参考是输入时钟信号的频率，该频率是输出信号频率的两倍。因此，分频器不包含分频信号可能涉及的任何极性信息。对于一些电子系统，这可能不是问题，但当使用若干分频器并将它们的输出信号组合时，可能会在一些电子系统中引起严重的问题。即使来自分频器的输出时钟信号经常不是直接组合，而是经过多个频率转换电路后组合，时钟信号之间的相位相关性对于正确系统操作仍然至关重要。

随着更先进的天线系统的出现，了解和校正时钟信号极性的的需求日益增加，这对于波束成形和多输入多输出(MIMO)系统至关重要，在这些系统中，经常使用若干集成电路来对天线阵列进行馈电。

发明内容

因此，本文实施例的目的是提供用于控制从时钟信号发生器生成的时钟信号的极性的技术。

根据本文实施例的一个方面，通过时钟信号极性控制电路来实现该目的。时钟信号极性控制电路包括第一锁存器，该第一锁存器包括时钟输入、数据输入和输出，该数据输入耦合到时钟信号发生器的输出，该时钟输入耦合到参考时钟信号。

时钟信号极性控制电路还包括第二锁存器，该第二锁存器包括时钟输入、数据输入和输出，该数据输入耦合到第一锁存器的输出，该时钟输入耦合到反相参考时钟信号。

时钟信号极性控制电路还包括异或电路，该异或电路包括第一输入和第二输入以及输出，该第一输入和第二输入分别耦合到第二锁存器的输出和时钟信号发生器的输出，并且在异或电路的输出处生成具有由参考时钟信号控制的极性的时钟信号。

根据本文实施例的另一方面，通过时钟信号极性控制电路来实现该目的。

时钟信号极性控制电路包括第一锁存器，该第一锁存器包括时钟输入、数据输入和输出，该数据输入耦合到时钟信号发生器的输出，该时钟输入耦合到参考时钟信号。

时钟信号极性控制电路还包括第二锁存器，该第二锁存器包括时钟输入、数据输入和输出，该数据输入耦合到时钟信号发生器的反相输出，该时钟输入耦合到反相参考时钟信号。

时钟信号极性控制电路还包括异或电路，该异或电路包括第一输入和第二输入以及输出，其中第一输入和第二输入分别耦合到第一锁存器和第二锁存器的输出，并且在异或电路的输出处生成具有由参考时钟信号控制的极性的时钟信号。

根据上述实施例，时钟信号发生器(例如分频器)的输出信号极性与参考时钟信号进行比较。参考时钟信号的频率可以是时钟信号发生器输出信号频率的一半或更低，例如1/2、1/4、1/8等，或者通常可以是1/(2^n)，其中n≥1。这样，如果将具有已知或所需极性的参考时钟信号施加到时钟信号极性控制电路，则它将生成具有由参考时钟信号控制的极性的时钟信号。也就是说，生成具有与采样时刻的参考时钟信号相同或相反的逻辑电平的时钟信号。换句话说，从时钟信号发生器生成的时钟信号的极性处于良好的控制之下。

此外，对于第一实施例，它可以生成可以由系统软件分析的DC信号，然后可以采取适当的措施来改变时钟信号的极性。如有必要，DC信号也可以用于直接反转时钟信号的极性。

对于第二实施例，如果需要，在不生成DC信号的情况下可以直接反转时钟信号的极性。

取决于由分频生成的两个或更多个时钟信号之间的相位关系的电子设备或系统可能需要本文实施例的功能和技术。

因此，本文实施例提供了用于控制从时钟信号发生器生成的时钟信号的极性的技术。

附图说明

参考附图来更详细地描述本文实施例的示例，在附图中：

图1是根据本文一个实施例的时钟信号极性控制电路的总体框图；

图2a和2b是示出了图1中时钟信号极性控制电路对不同参考时钟频率的响应的图；

图3是正交时钟信号发生器的框图；

图4是由双极晶体管实现的D锁存器的示例实施例的示意图；

图5是根据本文实施例的由两个差分锁存器实现的触发器；

图6是根据本文实施例的具有时钟信号极性控制电路的正交时钟信号生成电路的框图；

图7是具有异或功能的LO驱动器的示意图；

图8是根据本文一个实施例的时钟信号极性控制电路的总体框图；

图9a和9b是示出了图8中时钟信号极性控制电路对不同参考时钟频率的响应的图；

图10是示出了根据本文实施例的差分IQ时钟信号生成电路的框图；

图11是示出了其中可以实现本文实施例的电子电路或设备的框图。

具体实施方式

根据本文实施例的用于控制从时钟信号发生器生成的时钟信号的极性的技术是将时钟信号(例如，来自分频器的分频信号)的相位或者准确地说是极性与已知极性的参考时钟信号进行比较。这可以利用两个时钟锁存器(例如，D型锁存器)和异或框来执行。

两个锁存器和该异或可以以不同的方式连接以形成时钟信号极性控制电路。图1示出了时钟信号极性控制电路100的一个示例实施例。

时钟信号极性控制电路100包括第一锁存器110，该第一锁存器110包括时钟输入clk、数据输入D和输出Q，其中数据输入D耦合到时钟信号发生器120的输出121，如二分频电路所示，时钟输入clk耦合到参考时钟信号Ref-clk。

时钟信号极性控制电路100还包括第二锁存器130，该第一锁存器130包括时钟输入clk、数据输入D和输出Q，其中数据输入D耦合到第一锁存器110的输出Q。在第二锁存器130的时钟输入clk处示出的小圆圈表示其应接收反相参考时钟信号Ref-clk。因此，时钟输入clk耦合到反相参考时钟信号Ref-clk，或者经由反相器耦合到参考时钟信号Ref-clk。

时钟信号极性控制电路100还包括异或电路140，该异或电路140包括第一输入141和第二输入142以及输出Out。第一输入141和第二输入142分别耦合到第二锁存器130的输出Q和时钟信号发生器120的输出121。

在异或电路140的输出Out生成具有由参考时钟信号控制的极性的时钟信号。

可以在第二锁存器130的输出处生成输出逻辑信号PD，其指示来自时钟信号发生器120的时钟信号相对于参考时钟信号Ref-clk的极性。然后，如果需要，可以直接或经由软件使用PD信号在异或电路的输出处反转时钟信号的极性。

参考时钟信号Ref-clk的频率可以是时钟信号121(即2分频电路输出信号)的频率的一半或更低，例如1/2、1/4、1/8等，或者通常可以为1/(2ⁿ)，其中n≥1。图2a和图2b示出了图1中的时钟信号极性控制电路100对具有不同场景的不同参考时钟信号频率的响应。在图2a中，参考时钟信号Ref-clk的频率是2分频电路输出信号频率的一半，而在图2b中，参考时钟信号Ref-clk的频率是2分频电路输出信号频率的四分之一。

在讨论图2a和2b中的不同场景之前，让我们定义相对于参考时钟信号的任何给定信号的极性，如下：

假设信号在采样时刻被采样，例如在参考时钟信号的上升沿，即在从低逻辑电平到高逻辑电平转变处：

如果信号的采样输出为逻辑高，则将两个信号定义为同相或具有相同极性；

如果信号的采样输出为逻辑低，则将两个信号定义为异相或具有反极性。

当然，可以使用参考时钟信号的下降沿来做出类似的定义。

在图2a和图2b两者中，对于情况A，由“分频器输出，情况A”指示的时钟信号121与参考时钟信号“Ref-clk”异相或相对于参考时钟信号“Ref-clk”反极性，第一锁存器的输出由“锁存器110”指示，第二锁存器130的输出由“PD”指示。可以看出，输出“PD”为逻辑低，对信号发生器的输出“分频器输出，情况A”和信号“PD”进行的异或运算将给出与参考时钟信号异相或相对于参考时钟信号Ref-clk反极性的输出时钟信号，如“Out＝XOR(Div,PD)”所示，并且在这种情况下，时钟信号的极性与其之前相同。

对于情况B，用“分频器输出，情况B”指示的时钟信号121与参考时钟信号“Ref-clk”同相，或与参考时钟信号“Ref-clk”具有相同的极性，第一锁存器110的输出由“锁存器110”所示，第二锁存器130的输出由“PD”所示。可以看出，输出“PD”为逻辑高，对信号发生器的输出“分频器输出，情况B”和信号“PD”进行的异或运算将给出与参考时钟信号“Ref-clk”异相或相对于参考时钟信号具有反极性的输出时钟信号，即时钟信号121的极性反转，如“Out＝XOR(Div,PD)”所示。

因此，根据本文一些实施例，可以在异或电路的输出处生成在采样时刻相对于参考时钟信号具有反极性或具有与参考时钟信号相反逻辑电平的时钟信号。时钟信号极性控制电路100可以在IQ时钟信号发生器中使用。图3示出了用于IQ时钟信号生成的典型的基于锁存器的2分频电路。图3所示的正交时钟信号发生器300具有同相输出、I-输出(指的是Out_0)、正交输出、Q-输出(指的是Out_90)。此外，同相和正交输出两者都为差分输出，即两个同相输出Out_0和Out_180具有180度的相位差，以及两个正交输出Out_90、Out_270具有180度的相位差。

图4示出了由双极晶体管实现的示例差分D锁存器。该D锁存器可以用作正交时钟信号发生器300中的锁存器。

根据本文一些实施例，时钟信号极性控制电路100中的第一锁存器110和第二锁存器130可以是差分锁存器，并且可以由图4中所示的D锁存器来实现。

图5示出了时钟信号极性控制电路100中的第一和第二差分锁存器如何连接。两个差分锁存器501、502连接形成触发器500。也就是说，第一锁存器501的正时钟输入clk_p连接到第二锁存器502的负时钟输入clk_n，并且第一锁存器501的负时钟输入clk_n连接到第二锁存器502的正时钟输入。第一锁存器501的差分输出Q_p/Q_n连接到第二锁存器502的差分数据输入D_p/D_n。

为了控制从正交时钟信号发生器300输出的差分IQ时钟信号的极性，可以将差分时钟信号极性控制电路耦合到I-输出或Q-输出中的一个，即I-输出或Q-输出。

图6示出了正交时钟信号生成电路600。正交时钟信号生成电路600包括正交时钟信号发生器300和仅由触发器500示出的时钟信号极性控制电路。在图6中，时钟信号极性控制电路与图1中所示的不同之处在于未描绘异或。触发器500可以连接到例如I-输出或Q-输出中的一个，例如连接到正交时钟信号发生器300的I-输出。将虚拟负载620添加到时钟信号发生器300的Q-输出(即90度输出)，以最小化相位误差。

正交时钟信号生成电路600还可以包括比较器640，以将触发器500中的第二锁存器502的差分输出转换为单端低通滤波信号。单端低通滤波信号可以用于指示和/或控制IQ时钟信号的极性。

正交时钟信号生成电路600还可以包括缓冲器630，触发器500中的第一锁存器和第二锁存器的时钟输入clk_p/clk_n通过缓冲器630耦合到参考时钟信号以确保触发器500的正确计时。

时钟信号极性控制电路100中的异或电路可以被实现为具有极性开关的LO驱动器。图7示出了由双极晶体管实现的示例LO驱动器700。LO驱动器700可以通过用“pol”输入反转输出极性来执行异或功能。对于正交时钟信号生成电路600，需要两个LO驱动器700。两个LO驱动器的输入可以连接到正交时钟信号生成电路600的IQ-输出，即out_0/out_180和out_90/out_270。两个驱动器的“pol”输入二者都连接到比较器640的输出，即单端低通滤波信号lo_phase。

图8示出了根据本文一些实施例的时钟信号极性控制电路800。时钟信号极性控制电路800包括第一锁存器801，该第一锁存器801包括时钟输入clk、数据输入D和输出Q。数据输入D耦合到时钟信号发生器810(例如，2分频电路)的输出，时钟输入clk耦合到参考时钟信号Ref-clk。

时钟信号极性控制电路800还包括第二锁存器802，该第二锁存器802包括时钟输入clk、数据输入D和输出Q。在第二锁存器802的时钟输入clk和数据输入D处示出的小圆圈表示，与第一锁存器801的时钟输入clk和数据输入D相比，第二锁存器802的时钟输入clk和数据输入D应当分别接收反相参考时钟信号Ref-clk和反相数据信号。因此，数据输入D耦合到时钟信号发生器810的反相输出，或经由反相器耦合到时钟信号发生器810的输出，时钟输入clk耦合到反相参考时钟信号Ref-clk，或经由反相器耦合到参考时钟信号Ref-clk。

因此，第一锁存器801和第二锁存器802并行连接,其中一个锁存器上的时钟和数据输入反相。

时钟信号极性控制电路800还包括异或电路820，该异或电路820包括第一输入821和第二输入822以及输出Out，其中第一输入821和第二输入822分别耦合到第一锁存器801和第二锁存器802的输出。在异或电路820的输出处生成具有由参考时钟信号Ref-clk控制的极性的时钟信号。

根据本文一些实施例，时钟信号极性控制电路800中的第一锁存器801和第二锁存器802可以是差分锁存器，并且异或820可以是具有差分输入和差分输出的对称异或。

根据本文实施例，参考时钟信号Ref-clk的频率可以是来自时钟信号发生器810的时钟信号的频率的一半或更低，例如1/2、1/4、1/8等，或者通常可以是1/(2^n)，其中n≥1。图9a和图9b示出了图8中的时钟信号极性控制电路800对具有不同场景的不同参考时钟信号频率的响应，其中在图9a中，参考时钟信号Ref-clk的频率为二分频电路输出信号频率的一半，而在图9b中，参考时钟信号Ref-clk的频率为二分频电路输出信号频率的四分之一。

在图9a和图9b两者中，对于情况A，其中由“分频器输出，情况A”指示的时钟信号与参考时钟信号“Ref-clk”异相，来自第一锁存器801的输出由“锁存器801A0”指示，来自第二锁存器802的输出由“锁存器802A1”指示。对第一锁存器801和第二锁存器802的输出进行的异或运算将给出具有由参考时钟信号Ref-clk控制的极性的输出时钟信号，其由“Out＝XOR(A0,A1)”指示，即输出时钟信号与参考时钟信号“Ref-clk”同相或相对于参考时钟信号具有相同的极性。在这种情况下，时钟信号的极性反转。

对于情况B，由“分频器输出，情况B”指示的时钟信号与参考时钟信号“Ref-clk”同相，来自第一锁存器801的输出由“锁存器801B0”所示，来自第二锁存器802的输出由“锁存器802B1”所示。对第一锁存器801和第二锁存器802的输出进行的异或运算将给出具有由参考时钟信号Ref-clk控制的极性的输出时钟信号，如“Out＝XOR(B0,B1)”所示，即输出时钟信号与参考时钟信号“Ref-clk”同相或相对于参考时钟信号具有相同的极性。在这种情况下，时钟信号的极性与其之前相同。

因此，根据本文一些实施例，可以在异或电路的输出处生成在采样时刻相对于参考时钟信号具有相同极性或具有与参考时钟信号相同逻辑电平的时钟信号。

图10示出了正交差分时钟信号生成电路1000。正交差分时钟信号生成电路1000包括正交时钟信号发生器300。正交时钟信号发生器300具有I-输出和Q-输出，两者都是差分的。正交差分时钟信号生成电路1000还包括两个时钟信号极性控制电路1010、1020。两个时钟信号极性控制电路1010、1020分别耦合到I-输出和Q-输出。两个时钟信号极性控制电路1010、1020具有与图8中所示的时钟信号极性控制电路800相同的结构，即第一时钟信号极性控制电路和第二时钟信号极性控制电路1010/1020中的两个锁存器1011/1012、1021/1022与并行连接，其中一个锁存器上的时钟和数据输入反相。然而，时钟信号极性控制电路1010/1020中的第一锁存器和第二锁存器是差分锁存器，而异或是对称异或(SXOR 1030)，具有差分输入和差分输出。

根据本文实施例的用于控制时钟信号极性的技术适合于需要和生成时钟信号的任何电子电路或设备。图11示出了电子电路或设备1100，其中可以实现根据本文实施例的时钟信号极性控制电路100、800和正交时钟信号生成电路600、1000。电子电路或设备1100可以是电子电路中的任何一种，例如收发机、发射机、接收机、频率合成器、混频器等。电子电路或设备1100也可以是通信设备(例如基站或波束成形基站)、移动终端或用于蜂窝通信系统或无线通信系统中的用户设备中的任何一种，然后电子电路或设备1100可以包括其他单元，例如用于信息存储和信号处理的存储器1120和处理单元1130等。

当使用词语“包括”或“包含”时，其应当被解释为非限制性的，即意味着“至少由……组成”。

本文实施例不限于上述优选实施例。可以使用各种备选、修改和等同物。因此，上述实施例不应被视为限制本发明的范围，本发明的范围由所附权利要求限定。

Claims (19)

1.一种时钟信号极性控制电路(100)，包括：

第一锁存器(110)，包括时钟输入(clk)、数据输入(D)和输出(Q)，其中，所述数据输入(D)耦合到时钟信号发生器(120)的输出(121)，所述时钟输入(clk)耦合到参考时钟信号(Ref-clk)；

第二锁存器(130)，包括时钟输入(clk)、数据输入(D)和输出(Q)，其中，所述数据输入(D)耦合到所述第一锁存器(110)的输出，所述时钟输入(clk)耦合到所述参考时钟信号(Ref-clk)的反相；以及

异或电路(140)，包括第一输入(141)和第二输入(142)以及输出(Out)，其中，所述第一输入(141)和第二输入(142)分别耦合到所述第二锁存器(130)的输出和所述时钟信号发生器(120)的输出(121)，并且其中在所述异或电路(140)的输出处生成具有由所述参考时钟信号(Ref-clk)控制的极性的时钟信号。

2.根据权利要求1所述的时钟信号极性控制电路(100)，其中，在所述异或电路(140)的输出处生成具有与采样时刻的所述参考时钟信号相反的逻辑电平的时钟信号。

3.根据权利要求1至2中任一项所述的时钟信号极性控制电路(100)，其中，所述参考时钟信号(Ref-clk)的频率为所述时钟信号的频率的一半或更低。

4.根据权利要求1至3中任一项所述的时钟信号极性控制电路(100)，其中，所述时钟信号极性控制电路(100)是差分的，并且所述第一锁存器(110)和第二锁存器(130)是在触发器(500)中连接的差分锁存器(400、501、502)。

5.根据权利要求1至4中任一项所述的时钟信号极性控制电路(100)，其中，所述异或电路是具有用于反转其输出信号极性的输入口的本地振荡器驱动器(700)。

6.一种正交时钟信号生成电路(600)，包括：正交时钟信号发生器(300)和根据权利要求4至5中任一项所述的时钟信号极性控制电路(100)，其中，所述正交时钟信号发生器(300)具有I-输出和Q-输出，并且触发器(500)耦合到所述I-输出或所述Q-输出中的一个。

7.根据权利要求6所述的正交时钟信号生成电路(600)，还包括比较器(640)，以将所述时钟信号极性控制电路(100)中的所述第二锁存器(130、502)的差分输出转换为单端低通滤波信号。

8.根据权利要求6至7中任一项所述的正交时钟信号生成电路(600)，还包括耦合到所述I-输出或所述Q-输出中的另一个的虚拟负载。

9.根据权利要求6至8中任一项所述的正交时钟信号生成电路(600)，还包括缓冲器(630)，并且所述第一锁存器的时钟输入和第二锁存器的时钟输入通过所述缓冲器(630)耦合到所述参考时钟信号。

10.根据权利要求7至9中任一项所述的正交时钟信号生成电路(600)，其中，所述单端低通滤波信号用于指示和/或控制所述时钟信号的极性。

11.根据权利要求6至10中任一项所述的正交时钟信号生成电路(600)，其中，所述时钟信号极性控制电路(100)中的所述第二锁存器(130、502)的输出用于反转在所述异或电路(140、700)的输出处的时钟信号的极性。

12.一种时钟信号极性控制电路(800、1010、1020)，包括：

第一锁存器(801、1011、1021)，包括时钟输入、数据输入和输出，其中，所述数据输入耦合到时钟信号发生器的输出，所述时钟输入耦合到参考时钟信号；

第二锁存器(802、1012、1022)，包括时钟输入、数据输入和输出，其中，所述数据输入耦合到所述时钟信号发生器的反相输出，所述时钟输入耦合到反相参考时钟信号；

异或电路(820、1030)，包括第一输入和第二输入以及输出，其中，所述第一输入和第二输入分别耦合到所述第一锁存器的输出和所述第二锁存器的输出，并且其中在所述异或电路的输出处生成具有由所述参考时钟信号控制的极性的时钟信号。

13.根据权利要求12所述的时钟信号极性控制电路(800、1010、1020)，其中，在所述异或电路的输出处生成具有与采样时刻的所述参考时钟信号相同逻辑电平的时钟信号。

14.根据权利要求12所述的时钟信号极性控制电路(800、1010、1020)，其中，所述参考时钟信号的频率为所述时钟信号发生器输出信号的频率的一半或更低。

15.根据权利要求12至14中任一项所述的时钟信号极性控制电路(800、1010、1020)，其中，所述时钟信号极性控制电路(800、1011、1012)中的所述第一锁存器和第二锁存器(801、1011、1012；802、1021、1022)是差分锁存器，并且所述异或(820、1030)是具有差分输入和差分输出的对称异或。

16.一种正交时钟信号生成电路(1000)，包括正交时钟信号发生器(300)和两个根据权利要求15所述的时钟信号极性控制电路(1010、1020)，其中，所述正交时钟信号发生器(300)具有I-输出和Q-输出，并且所述两个时钟信号极性控制电路(1010、1020)分别耦合到所述I-输出和所述Q-输出。

17.一种电子电路，包括根据权利要求1至5或权利要求12至15中任一项所述的时钟信号极性控制电路。

18.一种电子电路，包括根据权利要求6至11或权利要求16中任一项所述的正交时钟信号发生器电路。

19.根据权利要求17至18中任一项所述的电子电路，包括频率合成器、收发机、发射机、接收机、混频器中的任何一个。

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