CN102089977A

CN102089977A - 信号处理装置

Info

Publication number: CN102089977A
Application number: CN2009801266758A
Authority: CN
Inventors: 约翰内斯·胡伯图斯·安东尼奥斯·布雷克尔曼斯
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2008-07-08
Filing date: 2009-07-07
Publication date: 2011-06-08
Also published as: US8378720B2; EP2301154B1; US20110115539A1; WO2010004508A1; EP2301154A1

Abstract

一种信号处理装置包括设置为时钟控制延迟线(CDL)的锁存器(XDL，L1，L2)串，该延迟线具有彼此耦合的数据输入和数据输出，以形成反相环。对于锁存器串中一锁存器(L2)，使能电路(ACDL)根据所关注的锁存器在一个时钟周期之前从锁存器串中前一锁存器(L1)接收到给定的二进制值还是该给定二进制值的反转，相应地允许或禁止所关注的锁存器(L2)改变状态。这种电路配置实现了具有相对小占空比误差的低成本按奇数分频。

Description

信号处理装置

技术领域

本发明的一方面涉及一种信号处理装置，其中进行分频。该信号处理装置例如可以具有能够执行频率转换的集成电路的形式。这种集成电路典型地应用于接收机的前端模块中。本发明的其他方面涉及一种接收机系统以及一种信号处理方法，其中涉及分频。

背景技术

有多种类型的信号处理可能涉及按照奇数的分频。频率合成是一个例子。按3、5或7等进行分频可能对于生成特定频率的信号或者对于生成具有特定特性的信号或者对于这两者而言是希望的。能够提供紧密间隔的奇偶分频比如2、3、4、5、6和7的可控分频器可以有利地用于频率合成系统。这种可控分频器能够根据仅仅可在相对小频率范围上调谐的输入信号，提供可在相对宽频率范围上调谐的输出信号。因此，可以实现相对宽的调谐范围，而不需要具有相对宽调谐范围的振荡器。

按奇数的分频也可有利地用在包括所谓谐波抑制混合器的射频系统中。谐波抑制混合器有效地将输入信号与复合(composite)混合器驱动信号相乘，复合混合器驱动信号由独立的方波状信号分量构成。独立的方波状信号分量具有相对于彼此的特定幅度、频率以及相位关系。该特定幅度、频率和相位关系允许抑制复合混合器驱动信号中谐波频率分量中的一个或多个，这些谐波频率分量不然的话将会导致严重的杂散响应(spurious response)。实现这种特定频率和相位关系可以涉及至少一次按奇数分频。

在各种应用中，例如前面所述的频率合成和谐波抑制混合，希望按奇数的分频产生具有50％占空比的输出信号。这种输出信号也可以是一对信号的形式，这一对信号具有180°相位关系。关键的是输出信号包括时间上等距间隔的转变。这种50％占空比信号允许生成精确的同相和正交信号，意味着这些信号相对于彼此具有精确的90°相位关系。实际上，输出信号将遭受占空比误差：偏离理想的等距间隔转变。占空比误差例如将导致同相和正交信号之间的相位误差，这将不利地影响信号处理质量。在谐波抑制混合器中，占空比误差可以不利地影响对一个或多个谐波频率分量的抑制。

公开号为WO 2006/018754的国际专利申请描述了一种能够提供按奇数的分频并产生具有小占空比误差的输出信号的分频电路。该分频电路包括一对多态电路，每一多态电路可切换通过状态的循环。一个多态电路响应于输入信号的上升沿切换至下一状态。另一多态电路响应于输入信号的下降沿切换至下一状态。每一多态电路具有至少一个这样的状态，在该状态中，该多态电路禁用另一多态电路以禁止另一多态电路切换至下一状态。尽管该分频电路实现满意的信号处理质量，但是实现相对昂贵，因为需要两个多态电路。

发明内容

需要低成本电路来实现具有相对小占空比误差的按奇数分频。

为了更好地解决该需要，根据本发明的信号处理电路具有如下特性。该信号处理装置包括设置为时钟控制延迟线的锁存器串，该延迟线具有彼此耦合的数据输入和数据输出，以形成反相环。对于锁存器串中一锁存器，使能电路根据所关注的锁存器在一个时钟周期之前从锁存器串中前一锁存器接收到给定的二进制值还是该给定二进制值的反转，相应地允许或禁止所关注的锁存器改变状态。

对于时钟控制延迟线内除了所关注的锁存器之外的所有锁存器，如下描述成立。在锁存器的数据输入处出现转变(可以是上升沿或下降沿)的情况下，该转变将在延迟大概半个时钟周期之后出现在该锁存器的输出处。然而，前述内容仅适用于所关注锁存器的前述两种类型转变之一。在所关注锁存器的数据输入处出现另一类型的转变时，存在额外的延迟，因为所关注锁存器被禁止改变状态。所关注锁存器必须从所述转变出现开始等待一个时钟周期从而被允许改变状态。即，对于两种可能的转变之一(上升沿或下降沿)，所关注锁存器有效地引入一个时钟周期的额外延迟。

因此，在使能电路激活的情况下，根据是上升沿还是下降沿原样传播通过时钟控制延迟线，时钟控制延迟线提供不同延迟。在时钟控制延迟线针对上升沿提供N/2个时钟周期的延迟的情况下，时钟控制延迟线针对下降沿提供N/2+1个时钟周期的延迟，反之亦然，其中N是代表时钟控制延迟线中激活锁存器数目的整数。结果，时钟控制延迟线将有效地提供按照奇数的分频。更具体地，时钟控制延迟线生成的信号所具有的频率是用来对该时钟控制延迟线提供时钟的时钟信号的频率的(N+1)分之一。另外，可以根据允许或禁止所关注锁存器改变状态的速率，获得具有相同频率的补充信号。该补充信号相对于从时钟控制延迟线获取的前述信号具有相对精确的180°相位关系。因此，可以获得相对小的占空比误差，如上所述这有助于实现满意的信号处理质量。

根据本发明的分频电路典型地比前述国际专利申请中描述的分频电路需要更少的元件。但是，可以实现同等的性能。例如，根据本发明的分频电路可以通过向设置为时钟控制延迟线的常规锁存器串(能够提供按偶数的分频)中增加两个锁存器来获得。

本发明的实施有利地包括如下附加特征中的一个或多个，这些附加特征在与各从属权利要求相对应的单独段落中描述。

使能电路优选地包括另外的锁存器串，该另外的锁存器串设置为另外的时钟控制延迟线，该另外的时钟控制延迟线具有数据输入和数据输出。数据输入耦合至首先提及的锁存器串中一锁存器的数据输出。该另外的时钟控制延迟线的数据输出耦合至首先提及的锁存器串中所述所关注的锁存器的使能输入，如果在使能输入处存在给定的二进制值或者该给定二进制值的反转，则相应地允许或禁止所述所关注的锁存器改变状态。

另外的时钟控制延迟线优选地包括在其数据输入和其数据输出之间的两个锁存器，其中数据输入耦合至首先提及的锁存器串中所述前一锁存器的数据输出。

首先提及的锁存器串中所述前一锁存器优选地具有相对于彼此反相的一对输出。一个输出耦合至首先提及的锁存器串中所述所关注的锁存器的数据输入。所述前一锁存器的另一输出耦合至另外的时钟控制延迟线的数据输入。

使能电路优选地可切换为空闲状态，在空闲状态中使能电路不能禁止首先提及的锁存器串中所述所关注的锁存器改变状态。这实现了奇数和偶数分频比。

优选地，另外的锁存器串中至少一个锁存器具有复位输入。设置另外的锁存器串，使得当复位信号施加于复位输入时，在首先提及的锁存器串中所述所关注的锁存器的使能输入处出现给定的二进制值，从而允许所述所关注的锁存器改变状态。

首先提及的锁存器串中所述所关注的锁存器优选地包括复位输入。提供另外的时钟线的数据输出的锁存器包括复位输入。前述复位输入彼此耦合使得前述锁存器能够同时复位。这使得能够施加良好定义的初始状态。

优选地设置一对时钟线用于接收差分时钟信号，差分时钟信号具有非反相分量和反相分量。一条时钟线被设置为将非反相分量施加到一组锁存器的相应时钟输入。另一条时钟线被设置为将差分时钟信号的反相分量施加到另一组锁存器的相应时钟输入。这消除了对用于将时钟信号反相的反相器的需要。

锁存器优选地为D型。

可以设置具有一对数据输入的JK型触发器电路。一个数据输入耦合至首先提及的锁存器串中所述所关注的锁存器的数据输出。触发器电路的另一数据输入耦合至首先提及的锁存器串中所述所关注的锁存器的使能输入。

可以设置振荡器，用于生成驱动锁存器串的时钟信号。

另外，可以设置：混合器电路，用于将输入信号乘以至少一个混合器驱动信号；以及混合器驱动电路，用于至少部分地根据从锁存器串获取的信号，生成所述至少一个混合器驱动信号。

参考附图的详细描述说明了以上总结的本发明以及附加特征。

附图说明

图1是示出了接收机系统的方框图。

图2是示出了形成接收机系统一部分的分频器的方框图。

图3是示出了分频器中各锁存器的状态改变的时序图。

图4是示出了分频器中可以包括的触发器电路的方框图。

图5是示出了形成分频器一部分的可控延迟线部分的方框图。

图6是示出了形成分频器一部分的能够被禁止改变状态的锁存器的电路图。

具体实施方式

图1示出了接收机系统，该接收机系统包括接收机REC和呈现设备RND。接收机REC例如通过天线或电缆连接接收射频信号RF。接收机REC从射频信号RF中提取信息信号IS。响应于信息信号IS，呈现设备RND提供听觉或视觉或两方面可感知的信息。

接收机REC包括前端电路FEC、混合器MIX和后端电路BEC，它们构成可调谐至信道的处理路径。接收机REC还包括振荡器OSC、分频电路DIV和控制器CTRL，它们可以视为调谐系统。控制器CTRL可以从用户接口UIF接收用户命令，用户接口UIF可以包括遥控设备。用户接口UIF例如还可以包括显示器，该显示器指示接收机REC调谐到的信道。显示器可以形成呈现设备RND的一部分。

接收机REC基本上如下工作。假设接收机REC调谐至一具体信道，该信道此后称作所需信道。前端电路FEC滤波并放大射频信号RF，以获得处理后射频信号RP，该处理后射频信号RP包括所需信道的放大版本。其他信道优选地相对于所需信道衰减。相对简单的滤波器电路可以衰减在频率上距离所需信道相对远的信道。

混合器MIX接收混合器驱动信号MD，该混合器驱动信号MD使混合器MIX将处理后射频信号RP转换为中频信号IF。更具体地，混合器驱动信号MD使混合器MIX将所需信道在频率上移动，以获得所需信道的频移版本，该频移版本落在预定的中频通带内。后端电路BEC抑制预定中频通带外的信号。只留下所需信道的频移版本。后端电路BEC对所需信道的频移版本应用各种类型的处理，以从中提取信息信号IS。这些各种类型的处理例如可以包括放大、解调、解复用、解码和纠错。

用户可以按如下方式将接收机REC调谐到所需信道。用户通过用户接口UIF指定所需信道。作为响应，控制器CTRL向振荡器OSC和分频电路DIV分别施加调谐控制信号TC1和TC2。调谐控制信号TC1使振荡器OSC提供具有特定频率的振荡器信号OS，该特定频率在以下称作振荡器频率。调谐控制信号TC2使分频电路DIV将该特定频率除以特定数目，该特定数目在以下称作分频比。

因此，分频电路DIV提供的混合器驱动信号MD具有的频率等于振荡器频率除以分频比。混合器驱动信号MD的频率在以下称作混合频率。如前所述，混合器MIX执行频移。混合频率定义该频移。控制器CTRL设置振荡器频率和分频比，使得所需信道的频移版本落在预定中频通带内。

实践中，混合器MIX可能将所需信道之外的其他信号频移到预定中频通带内。这种频移构成了杂散响应，杂散响应可能使所需信道的接收劣化。这些杂散响应可以通过混合器MIX的仔细设计，以及另外通过确保混合器驱动信号MD具有适当特性，来减小或衰减。

在这一方面，分频电路DIV扮演着重要的角色。例如，混合器驱动信号MD优选地包括具有90°相位关系的同相分量和正交分量。混合器MIX优选地包括两个混合器电路，其中之一接收同相分量，另一个接收正交分量。这种混合器MIX结构允许减小或者衰减杂散响应。混合器驱动信号MD越接近90°相位关系，杂散响应减小或者衰减的程度就越大。

图2示出了分频电路DIV。分频电路DIV包括时钟控制(clocked)延迟线CDL、另外的时钟控制延迟线ACDL、混合器驱动电路MDC和控制电路CC。更具体地，时钟控制延迟线CDL包括可控延迟部分XDL，后面跟随有两个D型锁存器L1、L2。可控延迟部分XDL具有数据输入I和数据输出O。另外的时钟控制延迟线ACDL包括两个D型锁存器L3、L4。每一锁存器具有数据输入D、时钟输入CLK、非反相数据输出Q+和反相数据输出Q-。锁存器L2具有使能输入E。锁存器L2和L4均具有复位输入R。

应当指出，时钟控制延迟线CDL具有与可控延迟部分XDL的数据输入I相对应的数据输入。时钟控制延迟线CDL具有与锁存器L2的反相数据输出相对应的输出。时钟控制延迟线CDL的数据输出耦合至其数据输入，从而形成反相环(inverting loop)。另外的时钟控制延迟线ACDL具有与锁存器L3的数据输入和锁存器L4的非反相数据输出分别相对应的数据输入和数据输出。另外的时钟控制延迟线ACDL耦合在锁存器L1的反相数据输出与锁存器L2的使能输入之间，这形成时钟控制延迟线CDL的一部分。

分频电路DIV分别从振荡器OSC和控制器CTRL接收振荡器信号OS和调谐控制信号TC2，如图1所示。振荡器信号OS具有差分信号的形式，其具有非反相分量OS+和反相分量OS-。分频电路DIV包括一对时钟线，一条时钟线CL+用于振荡器信号OS的非反相分量OS+，另一时钟线CL-用于反相分量OS-。这对时钟线CL+、CL-将振荡器信号OS施加到可控延迟部分XDL和前述锁存器L1-L4的相应时钟输入。更具体地，锁存器L1接收振荡器信号OS的反相分量OS-，而锁存器L2接收非反相分量OS+。锁存器L3接收振荡器信号OS的非反相分量OS+，而锁存器L4接收反相分量OS-。

分频电路DIV如下工作。控制电路CC根据调谐控制信号TC提供各种内部控制信号：延迟控制信号DC、奇/偶控制信号OE和复位信号RS。延迟控制信号DC定义可控延迟部分XDL的数据输入I与数据输出O之间的延迟。该延迟对应于振荡器信号OS的整数个周期，前述整数取决于延迟控制信号DC。振荡器信号OS的这些周期在下文称作时钟周期。延迟控制信号DC也定义时钟控制延迟线CDL的数据输入与数据输出之间的延迟。该延迟比可控延迟部分XDL的延迟多出一个时钟周期。这是因为锁存器L1、L2合起来引入与一个时钟周期相对应的延迟，该延迟加到可控延迟部分XDL的延迟上。

锁存器L3在其复位输入处接收到的奇/偶控制信号OE确定锁存器L3构成其一部分的另外时钟控制延迟线ACDL是使能(激活)还是禁用(空闲)。更具体地，奇/偶控制信号OE通过允许锁存器L3改变状态，来使能另外的时钟控制延迟线ACDL。奇/偶控制信号OE通过强制锁存器L3在其非反相数据输出处提供二进制值1，来禁用另外的延迟线ACDL。因此，锁存器L4也被强制为在其非反相数据输出处提供二进制值1，这构成另外的时钟控制延迟线ACDL的数据输出。

复位信号RS用来确保分频电路DIV处于良好定义的状态，例如跟随调谐控制信号TC2的改变。为此，锁存器L2和L4共同在其相应复位输入处接收复位信号RS。也就是说，前述复位输入如图2所示彼此耦合，从而锁存器L2和L4能够通过复位信号RS同时复位。

假设控制电路CC通过施加到锁存器L3复位输入的奇/偶控制信号OE禁用另外的时钟控制延迟线ACDL。在这种情况下，锁存器L2在其使能输入处接收二进制值1，使得允许该锁存器改变状态，无论另外的时钟控制延迟线ACDL的数据输入处的值如何。结果，分频电路DIV提供偶数分频比。该偶数分频比等于时钟控制延迟线CDL以时钟周期数计的延迟的两倍。在可控延迟部分XDL没有引入任何延迟，换言之零延迟的情况下，偶数分频比等于二(2)。在可控延迟部分XDL的延迟等于一个时钟周期的情况下，偶数分频比等于四(4)。在前述延迟等于两个时钟周期的情况下，偶数分频比等于六(6)，以此类推。如前所述，延迟控制信号DC有效地定义分频比。

现在假设控制电路CC通过奇/偶控制信号OE使能另外的时钟控制延迟线ACDL。在这种情况下，锁存器L2数据输入处的二进制值的反转(inverse)将在一个时钟周期之后出现在锁存器L2的使能输入处。这是因为另外的时钟控制延迟线ACDL耦合在锁存器L1的反相数据输出与锁存器L2的使能输入之间，如图2所示。实际上，另外的时钟控制延迟线ACDL构成使能电路，该使能电路根据一个时钟周期之前锁存器L2在其数据输入处接收到二进制值0还是二进制值1，相应地允许或禁止锁存器L2改变状态。结果，分频电路DIV提供奇数分频比。当将L4替换为用于L2的锁存器(该锁存器具有额外的使能输入，该使能输入由锁存器L2的非反相输出来驱动)时，将是同样的情况。在这种情况下，可能需要采取适当的措施来防止闭锁(latch up)。

假设另外的时钟控制延迟线ACDL被使能，且在给定时刻在锁存器L2的数据输入处出现0到1的转变，这对应于上升沿。这意味着一个时钟周期之前在锁存器L2的数据输入处存在二进制值0。另外的时钟控制延迟线ACDL使得之前在锁存器L2的数据输入处存在的二进制值的反转出现在该锁存器的使能输入处。因此，当出现0到1的转变时，二进制值1将出现在锁存器L2的使能输入处。这意味着锁存器L2被使能。在锁存器L2的数据输入处出现的0到1的转变将在与半个时钟周期相对应的标准延迟之后出现在其数据输出处。不存在额外的延迟。

现在假设另外的时钟控制延迟线ACDL被使能，且在给定时刻在锁存器L2的数据输入处出现1到0的转变，这对应于上升沿。这意味着一个时钟周期之前在该锁存器的数据输入处存在二进制值1。另外的时钟控制延迟线ACDL使得之前在锁存器L2的数据输入处存在的二进制值的反转出现在该锁存器的使能输入处。因此，当出现1到0的转变时，二进制值0将出现在锁存器L2的使能输入处。这意味着锁存器L2被禁用。锁存器L2不会在半个时钟周期的标准延迟之后将1到0的转变传送到其数据输出。1到0的转变将在与一个时钟周期相对应的额外延迟之后出现在数据输出处。这是因为在锁存器L2的数据输入处出现1到0的转变之后经过一个时钟周期，二进制值1将出现在锁存器L2的使能输入处。事实上，另外的时钟控制延迟线ACDL在一个时钟周期的延迟之后将1到0的转变的反转，即0到1的转变，从锁存器L2的数据输入传送到该锁存器的使能输入。同时，另外的时钟控制延迟线ACDL禁止锁存器L2改变状态。

总之，在图2所示的分频电路DIV中，0到1的转变在时钟控制延迟线CDL中经受标准延迟。该标准延迟等于在另外的延迟线被禁用且分频电路DIV提供偶数分频比的情况下任意转变0到1或1到0所经受的延迟。在另外的时钟控制延迟线ACDL被使能的情况下，1到0的转变经受一个时钟周期的额外延迟，这使分频电路DIV提供奇数分频比。也就是说，针对1到0的转变选择性地引入了一个时钟周期的额外延迟。应当指出，在另外的时钟控制延迟线ACDL耦合在锁存器L1的非反相数据输出与锁存器L2的使能输入之间的情况下，将会对0到1的转变选择性地引入一个时钟周期的额外延迟。

图3示出了在如下两个条件适用的情况下分频电路DIV内的各个信号。可控延迟部分XDL的延迟等于一个时钟周期。另外的时钟控制延迟线ACDL被使能以获得奇数分频比，该奇数分频比等于五(5)。

图3是水平轴表示时间的时序图。水平轴上示出了一系列时刻t1-t19，每一时刻对应于振荡器信号OS的转变。时刻t1-t19以半个时钟周期的网格等距间隔。时钟周期Tp_OS对应于相同类型的两个连续转变(可以是下降沿或上升沿)之间的时间间隔。

图3的时序图包括各水平部分，每一水平部分示出了具体的信号。水平部分OS+和OS-分别示出了振荡器信号OS的非反相分离OS+和反相分量OS-。水平部分L1_D示出了锁存器L1的数据输入处出现的信号。水平部分L1_Q+、L2_D示出了锁存器L1的非反相数据输出处出现的信号，该信号对应于锁存器L2的数据输入处出现的信号。水平部分L2_Q+示出了锁存器L2的非反相数据输出处的信号。水平部分L2_Q-示出了锁存器L2的反相数据输出处出现的信号。水平部分L1_Q-、L3_D示出了锁存器L1的反相数据输出处出现的信号，该信号对应于锁存器L3的数据输入处出现的信号。最后，水平部分L4_Q+、L2_E示出了锁存器L4的非反相数据输出处出现的信号，该信号对应于锁存器L2的使能输入处出现的信号。

在时刻t1，在锁存器L1的数据输入处出现0到1的转变，这构成上升沿。该上升沿在半个时钟周期之后在时刻t2出现在锁存器L1的非反相数据输出处以及锁存器L2的数据输入处，且在一个时钟周期之后在时刻t3出现在锁存器L2的非反相数据输出处。在相同时刻t3，在锁存器L2的反相数据输出处出现下降沿。该下降沿原样传播通过图2所示的可控延迟部分XDL，从而在一个时钟周期的延迟之后在时刻t5出现在锁存器L1的数据输入处。该下降沿在半个时钟周期之后在时刻t6出现在锁存器L1的非反相输出处以及锁存器L2的数据输入处。

在时刻t6出现在锁存器L2的数据输入处的下降沿在1¹/₂个时钟周期之后在时刻t9出现在锁存器L2的非反相输出处。这与在时刻t2出现在锁存器L2的数据输入处的上升沿不同，上升沿在半个时钟周期之后在时刻t3出现在该锁存器的数据输出处。在此存在一个时钟周期的额外延迟，这是因为锁存器L2在时刻t7被禁用，这由叉来标记。更准确地说，在从时刻t4到时刻t8的时间间隔期间，锁存器L2被禁用。这是因为在该时间间隔期间，二进制值0出现在锁存器L2的使能输入处，如图3中下面的水平部分所示。如前所述，锁存器L2的使能输入耦合至另外的时钟控制延迟线ACDL的数据输出(对应于锁存器L4的非反相数据输出)处。

另外的时钟控制延迟线ACDL由于如下原因在时间间隔t4-t8期间禁用锁存器L2。在时刻t2出现在锁存器L2的数据输入处的上升沿与锁存器L1的反相数据输出处的下降沿相一致。在时刻t2出现的该下降沿也存在于锁存器L3的数据输入处，锁存器L3的数据输入构成了另外的时钟控制延迟线ACDL的数据输入。下降沿传播通过另外的时钟控制延迟线ACDL，并在一个时钟周期之后即在时刻t4出现在其数据输出(由锁存器L4的非反相数据输出形成)处。由于下降沿构成1到0的转变，锁存器L2的使能输入在时刻t4之前接收二进制值1，而在时刻t4之后接收二进制值0直至时刻t8在锁存器L2的使能输入处出现0到1的转变，如图3所示。

图3示出了水平部分L4_Q+、L2_E所示的信号(存在于锁存器L2的使能输入处)是水平部分L1_Q+、L2_D所示的信号(存在于锁存器L2的数据输入处)的反转和延迟版本。延迟是一个时钟周期。这是因为另外的时钟控制延迟线ACDL将锁存器L2的数据输入处出现的信号的反转在等于一个时钟周期的延迟后传送至该锁存器的使能输入。因此，在任意给定时刻，锁存器L2的使能输入接收到的二进制值是一个时钟周期之前该锁存器的数据输入处出现的二进制值的反转。在锁存器L2的数据输入处出现0到1的转变的情况下，这意味着该锁存器L2的数据输入在一个时钟周期之前接收到二进制值0。由于锁存器L2的使能输入接收一个时钟周期之前该锁存器的数据输入处出现的二进制值的反转，这进一步意味着在0到1的转变出现时锁存器L2在其使能输入处接收二进制值1。在0到1的转变出现时，锁存器L2被使能。相反，当在锁存器L2的数据输入处出现1到0的转变时，锁存器L2在其使能输入处接收二进制值0。锁存器L2被禁用。

更具体地，在图3中，在时刻t6在锁存器L2的数据输入处出现1到0的转变。一个时钟周期之前在时刻t4，锁存器L2的数据输入接收二进制值1。因此，当在时刻t6出现1到0的转变时，锁存器L2的使能输入接收二进制值0(二进制值1的反转)。因此在出现1到0的转变时锁存器L2被禁用。该禁用在一个时钟周期之后在时刻t8将被有效地去除。这是因为另外的时钟控制延迟线ACDL使得在一个时钟周期之后在时刻t8从0到1的逆转变出现在锁存器L2的使能输入处。即，在时刻t8，锁存器L2的数据输入在一个时钟周期之前(对应于时刻t6)接收到的二进制值等于0。由于该二进制值的反转出现在锁存器L2的使能输入处，因此锁存器L2被使能。

相反，在时刻t12在锁存器L2的数据输入处出现0到1的转变。一个时钟周期之前在时刻t10，锁存器L2的数据输入接收到二进制值0。因此，当在时刻t12出现0到1的转变时，锁存器L2的使能输入接收二进制值1即二进制值0的反转。因此，当在时刻t12出现0到1的转变时，锁存器L2被使能。该0到1的转变是在时刻t9在锁存器L2的反相数据输出处出现的上升沿的延迟版本。该上升沿原样传播通过可控延迟部分XDL和锁存器L1。因此，上升沿经受等于11/2个时钟周期的延迟，从而在时刻t12产生0到1的转变。时刻t12可以视为工作循环的开始，等价于该工作循环始于时刻t2终于时刻t12。

图3中水平部分L2_Q+所示的锁存器L2非反相数据输出处的信号以及水平部分L4_Q+、L2_E所示的锁存器L4非反相数据输出处的信号构成一对分频信号，这对分频信号施加到混合器驱动电路MDC。这些信号中的每一个具有的频率为振荡器信号OS的频率的1/5。分频比等于5。这是因为可控延迟部分XDL提供一个时钟周期的延迟且使能了另外的时钟延迟线ACDL。

重要的是，前述分频信号相对于彼此相移180°。这使得混合器驱动电路MDC能够生成具有精确的90°相位关系的混合器驱动信号分量。即，分频信号允许实现精确的相位正交关系。这有助于减小图1所示的混合器MIX的杂散响应，如前所述。混合器驱动电路MDC例如可以类似于前述国际专利申请公布WO 2006/018754中的图13所示的正交生成电路。

图4示出了JK型触发器电路FF，其可以形成混合器驱动电路MDC的一部分。触发器电路FF具有一对数据输入J和K，非反相数据输出Q+以及反相数据输出Q-。K输入被耦合来接收图3的水平部分中所示出的信号L2_Q+，这是来自锁存器L2的非反相数据输出(构成时钟控制延迟线CDL的数据输出)的信号。J输入被耦合来接收图3的水平部分L4_Q+、L2_E中所示出的信号，这是来自锁存器L4的非反相数据输出(构成另外的时钟控制延迟线ACDL的数据输出)的信号。触发器电路FF有效地将前述分频信号对组合为单独的输出信号，在振荡器信号OS具有精确地为50％的占空比的情况下，该单独的输出信号也具有精确地为50％的占空比。

图5示出了可控延迟部分XDL或更确切地说该可控延迟部分XDL的一种实施方式。可控的时钟控制延迟线CDL包括四个D型锁存器L11、L12、L13、L14以及两个开关SW1、SW2，这两个开关也可以等同地视为复用器。每一锁存器具有数据输入D、时钟输入CLK、非反相数据输出Q+和反相数据输出Q-。每一开关具有两个输入和输出。锁存器L11的数据输入构成可控延迟部分XDL的数据输入I。开关SW2的输出构成可控延迟部分XDL的输出O。锁存器L12和L14在其相应的时钟输入处经由时钟线CL+接收振荡器信号OS的非反相分量OS+。锁存器L11、L13在其相应的时钟输入处经由时钟线CL+接收振荡器信号OS的反相分量OS-。图2所示的控制电路CC提供的延迟控制信号DC包括两个开关控制信号SC1、SC2，一个开关控制信号SC1用于开关SW1，另一开关控制信号SC2用于开关SW2。

可控延迟部分XDL如下工作。锁存器L11和L12合起来构成D型触发器电路FF，该触发器电路提供一个时钟的延迟。锁存器L13和L14同样如此。开关SW1根据开关控制信号SC1，可以处于延迟使能状态或旁路状态。类似地，开关SW2根据开关控制信号SC2，可以处于延迟使能状态或旁路状态。在延迟使能状态下，开关SW1将锁存器L13的数据输入耦合至锁存器L12的非反相数据输出。在旁路状态下，开关SW1将锁存器L13的数据输入耦合至可控延迟部分XDL的数据输入I。在延迟使能状态下，开关SW2将可控延迟部分XDL的输出O耦合至锁存器L4的非反相输出。在旁路状态下，开关SW2将可控延迟部分XDL的输出O直接耦合至可控延迟部分XDL的数据输入I。

因此，取决于两个开关SW1、SW2各自的状态(通过延迟控制信号DC来定义)，可控延迟部分XDL的延迟等于0、一个时钟周期或两个时钟周期。在开关SW2处于旁路状态的情况下，无论开关SW1的状态如何，可控延迟部分XDL的数据输入I直接耦合至可控延迟部分XDL的数据输出O，从而延迟为0。假设开关SW2处于延迟使能状态。在该情况下，取决于开关SW1处于旁路状态还是处于延迟使能状态，延迟相应地等于一个时钟周期或两个时钟周期。

图6示出了锁存器L2或者更确切地说该锁存器L2的一种实施方式。锁存器L2包括若干晶体管M1-M12以及若干电阻R1-R5。晶体管例如可以是场效应类型的晶体管，包括栅极、源极和漏极。晶体管M1和M2形成输入差分对。这些晶体管各自的栅极构成锁存器L2差分形式的数据输入D，包括非反相端口+和反相端口-。晶体管M1和M2各自的源极彼此耦合，且经由晶体管M3和M4耦合至信号地。晶体管M3的栅极构成锁存器L2的使能输入E的非反相端口+，该使能输入是差分形式的。晶体管M4的栅极构成锁存器L2的时钟输入CLK。电阻R1和R2以及晶体管M5和M6构成前述由晶体管M1和M2形成的差分对的负载电路。晶体管M6的栅极构成锁存器L2的复位输入R。

晶体管M7和M8构成辅助差分对。这些晶体管的各自源极耦合至信号地。晶体管M7的栅极也耦合至信号地，而晶体管M8的栅极构成锁存器L2的使能输入E的反相端口-。晶体管M7的漏极耦合至晶体管M1的漏极，晶体管M1的漏极进一步耦合至负载电路的电阻R1和晶体管M5。晶体管M8的漏极耦合至晶体管M2的漏极，晶体管M2的漏极进一步耦合至负载电路的电阻R2和晶体管M6。由晶体管M7和M8形成的辅助差分对因此有效地与由晶体管M1和M2形成的输入差分对并联设置。

晶体管M9和M10构成数据保持差分对。晶体管M9的栅极耦合至晶体管M10的漏极。按照对称方式，晶体管M10的栅极耦合至晶体管M9的漏极。晶体管M9的漏极耦合至晶体管M1的漏极。晶体管M10的漏极耦合至晶体管M2的漏极。晶体管M9和M10各自的源极共同经由电阻R3耦合至信号地。

晶体管M11和M12构成输出差分对。晶体管M11的栅极耦合至晶体管M1、M7和M9各自的漏极。晶体管M12的栅极耦合至晶体管M2、M8和M10各自的漏极。晶体管M11和M12各自的源极共同耦合至信号地。分别耦合至晶体管M11和M12漏极的电阻R4和R5构成输出差分对的负载电路。晶体管M12的漏极构成锁存器L2的非反相输出Q+。晶体管M11的漏极构成锁存器L的反相输出Q-。

锁存器L2如下工作。输入差分对M1、M2只有在晶体管M3和M4处于导通状态时激活。这发生在时钟输入CLK接收到二进制值1且使能输入E的非反相端口接收到二进制值1时。在差分输入对激活的情况下，锁存器L2的数据输入D的非反相端口+处出现的二进制值将被传输至非反相输出Q+。该二进制值的反转将出现在反相输出Q-处。锁存器L2处于透明状态，也可以称作打开状态。数据保持差分对M9、M10原样复制锁存器L2的数据输入D处出现的二进制值。

当晶体管M3或晶体管M4处于非导通状态时，差分输入对M1、M2空闲。这发生在时钟输入CLK接收到二进制值0或使能输入E的非反相端口+接收到二进制值0时。在差分输入对空闲的情况下，数据保持差分对M9、M10确定锁存器L2的非反相输出Q+和反相输出Q-处分别出现的二进制值。这些二进制值等于在最近的时刻输入差分对从激活状态切换到空闲状态时这些输出所分别具有的二进制值。锁存器L2并不响应其状态输入处存在的二进制值。锁存器L2处于保持状态，也可以称作闭合状态。因此，通过向使能输入E的非反相端口+施加二进制值0，可以强制锁存器L2进入保持状态，无论时钟输入CLK处的二进制值如何。实际上，向时钟信号和使能信号施加了“与”函数，以获得用于锁存器L2的有效时钟信号。晶体管M3和M4实现该“与”函数。

辅助差分对M7和M8有利于改善锁存器L2的高频性能。即，锁存器L2相对快速地对其使能输入E处的改变做出反应。

结束语

此前参照附图的详细描述仅仅是权利要求中限定的本发明及附加特征的说明。本发明可以按照多种不同方式来实施。为了说明这一点，简要指出一些备选方案。

本发明可以有利地应用于涉及分频的多种类型产品或方法。接收机系统仅仅是一个例子。本发明同样可以应用于例如发射机系统、收发机系统、或测量系统如光谱分析仪。

详细说明提供了使能电路采用时钟控制延迟线形式的示例。可选地，使能电路可以包括允许确定感兴趣的锁存器在一个时钟周期之前接收到给定的二进制值还是该给定二进制值的反转的不同类型延迟电路。例如，参考图2，锁存器L3和L4可以替换为如下电路，该电路提供由电路中具体元件的物理特征(例如，电阻值和电容值，它们定义时间常数)所确定的延迟。延迟不必精确地为一个时钟周期。

另外，使能电路可以施加若干时钟周期的延迟以便进行前述确定。例如，参考图2和5，分频电路DIV可以如下修改。去除图5中所示的开关SW2。锁存器L3的数据输入不再如图2所示耦合至锁存器L1的反相输出，而是经由两个额外的锁存器耦合至图5所示的锁存器L12的反相输出。即，另外的时钟控制延迟线ACDL扩展为产生两个时钟周期的延迟。但是，如此扩展的另外时钟控制延迟线ACDL的输出指示一个时钟周期之前锁存器L2的数据输入接收到二进制值0还是1。虽然如此，图2和5所示的分频电路DIV是优选的，因为该实施方式比上述修改版本需要更少的锁存器。

还应指出，存在多种方式来禁用使能电路以获得偶数分频比。图2示出了通过施加到锁存器L3的复位输入R的奇/偶控制信号OE来禁用使能电路的示例。作为另一示例，奇/偶控制信号OE也可以施加到锁存器L4，为此目的锁存器L4可以包括补充的复位输入。

前述确定所基于的给定二进制值可以是0或1。例如，参考图2，在另外的时钟控制延迟线ACDL的数据输入耦合至锁存器L1的非反相数据输出的情况下，分频电路DIV将同样提供奇数分频比。在该情况下，上升沿将经受一个时钟周期的额外延迟，而非如图3所示的下降沿。可能需要采取一些预防措施来防止闭锁。参考图2，锁存器L2可以替换为不具有任何使能输入的锁存器。在该情况下，可以通过在该不具有任何使能输入的锁存器的时钟输入之前的“与”门来实现使能/禁用功能，其中该“与”门的一个输入端口接收非反相振荡器信号分量OS+，而另一输入端口耦合至锁存器L4的非反相输出。

术语“锁存器(latch)”应该广义地理解。该术语包括能够在打开状态(输出值可以根据输入值改变)和闭合状态(电路维持最近在打开状态下所施加的输出值)之间切换的任何类型电路。

在广义上，存在多种方式来通过硬件或软件或其组合来实现功能实体。在这方面，附图是非常概略的。尽管附图将不同功能实体示出为不同块，这绝不是要排除单个实体执行若干功能或者若干实体执行单个功能的实施方式。例如，参考图5，开关SW1和锁存器L13可以组合以形成适配的锁存器L电路，其具有复用输入。

此前的备注说明了参考附图的详细描述说明而非限制了本发明。存在多种备选方式，它们落在所附权利要求的范围内。权利要求中的附图标记不应解释为限制权利要求。词语“包括”不排除存在权利要求中所列元件或步骤之外的其他元件或步骤。元件或步骤之前的词语“一”不排除存在多个这样的元件或步骤。各从属权利要求限定相应附加特征的事实并不排除与从属权利要求的组合相对应的附加特征组合。

Claims

1.一种信号处理装置，包括：

设置为时钟控制延迟线(CDL)的锁存器(XDL，L1，L2)串，该延迟线具有彼此耦合的数据输入和数据输出，以形成反相环；以及

使能电路(ACDL)，设置为对于所述锁存器串中一锁存器(L2)，根据所关注的锁存器在一个时钟周期之前从所述锁存器串中前一锁存器(L1)接收到给定的二进制值还是该给定二进制值的反转，相应地允许或禁止所关注的锁存器(L2)改变状态。

2.根据权利要求1所述的信号处理装置，使能电路(ACDL)包括另外的锁存器(L3，L4)串，该另外的锁存器串设置为另外的时钟控制延迟线，该另外的时钟控制延迟线具有数据输入和数据输出，数据输入耦合至首先提及的锁存器串中一锁存器(L1)的数据输出，该另外的时钟控制延迟线的数据输出耦合至首先提及的锁存器串中所述所关注的锁存器(L2)的使能输入(E)，如果在使能输入处存在给定的二进制值或者该给定二进制值的反转，则相应地允许或禁止所述所关注的锁存器(L2)改变状态。

3.根据权利要求2所述的信号处理装置，所述另外的时钟控制延迟线包括在其数据输入和其数据输出之间的两个锁存器(L3，L4)，其中数据输入耦合至首先提及的锁存器串中所述前一锁存器(L1)的数据输出。

4.根据权利要求3所述的信号处理装置，首先提及的锁存器串中所述前一锁存器(L1)具有相对于彼此反相的一对输出(Q+，Q-)，一个输出(Q+)耦合至首先提及的锁存器串中所述所关注的锁存器(L2)的数据输入(D)，所述前一锁存器(L1)的另一输出(Q-)耦合至所述另外的时钟控制延迟线的数据输入。

5.根据权利要求1所述的信号处理装置，使能电路(ACDL)可切换为空闲状态，在空闲状态中使能电路不能禁止首先提及的锁存器串中所述所关注的锁存器(L2)改变状态。

6.根据权利要求2所述的信号处理装置，所述另外的锁存器串中至少一个锁存器(L3)具有复位输入(R)，设置所述另外的锁存器串，使得当复位信号(RS)施加于复位输入时，在首先提及的锁存器串中所述所关注的锁存器(L2)的使能输入(E)处出现所述给定的二进制值，从而允许所述所关注的锁存器(L2)改变状态。

7.根据权利要求2所述的信号处理装置，其中，首先提及的锁存器串中所述所关注的锁存器(L2)包括复位输入(R)，提供另外的时钟线的数据输出的锁存器(L4)包括复位输入(R)，前述复位输入彼此耦合使得前述锁存器能够同时复位。

8.根据权利要求1所述的信号处理装置，包括一对时钟线(CL+，CL-)用于接收差分时钟信号(OS)，差分时钟信号(OS)具有非反相分量(OS+)和反相分量(OS-)，一条时钟线被设置为将非反相分量施加到一组锁存器的相应时钟输入(CLK)，另一条时钟线被设置为将差分时钟信号的反相分量施加到另一组锁存器的相应时钟输入。

9.根据权利要求1所述的信号处理装置，锁存器为D型。

10.根据权利要求4所述的信号处理装置，包括具有一对数据输入(J，K)的JK型触发器电路(FF)，一个数据输入(K)耦合至首先提及的锁存器串中所述所关注的锁存器(L2)的数据输出，触发器电路的另一数据输入(J)耦合至首先提及的锁存器串中所述所关注的锁存器(L2)的使能输入(E)。

11.根据权利要求1所述的信号处理装置，包括振荡器(OSC)，用于生成驱动锁存器串(XDL，L1，L2)的时钟信号(OS)。

12.根据权利要求1所述的信号处理装置，包括：

混合器电路(MIX)，用于将输入信号(RP)乘以至少一个混合器驱动信号(MD)；以及

混合器驱动电路(MDC)，用于至少部分地根据从锁存器串(XDL，L1，L2)获取的信号，生成所述至少一个混合器驱动信号。

13.一种接收机系统(REC)，包括根据权利要求12所述的信号处理电路以及用于处理混合器电路(MIX)的输出信号(IF)从而获得可施加至呈现设备(RND)的信息信号(IS)的后端电路(BEC)。

14.一种信号处理方法，该方法使用设置为时钟控制延迟线(CDL)的锁存器(XDL，L1，L2)串，该延迟线具有彼此耦合的数据输入和数据输出，以形成反相环，该方法包括：

使能步骤，对于锁存器串中一锁存器(L2)，根据所关注的锁存器在一个时钟周期之前从所述锁存器串中前一锁存器(L1)接收到给定的二进制值还是该给定二进制值的反转，相应地允许或禁止所关注的锁存器(L2)改变状态。