CN111492430A - 比较输入数据与存储数据 - Google Patents

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Abstract

一种方法可包含比较输入数据与存储于存储器单元中的存储数据，及基于所述存储器单元是否响应于跨所述存储器单元的施加电压差分而骤回来确定所述输入数据是否匹配所述存储数据，且本发明的若干实施例提供例如与先前装置相比较的降低功耗及更快操作的益处。

Description

比较输入数据与存储数据
技术领域
本发明大体上涉及操作例如存储器的设备，且更特定来说，本发明涉及比较输入数据与存储数据。
背景技术
通常可提供存储器装置作为计算机或其它电子装置中的内部半导体集成电路。存在包含易失性及非易失性存储器的各种类型的存储器。
可将各种存储器阵列组织成交叉点架构，其中存储器单元(例如两个末端单元)定位于用于存取单元的第一信号线及第二信号线的相交点处(例如，在字线及位线的相交点处)。一些存储器单元可为(例如)其状态(例如存储数据值)取决于存储器单元的编程电阻的电阻可变存储器单元。一些电阻可变存储器单元可包括与存储元件(例如相变材料、金属氧化物材料及/或可编程到不同电阻电平的一些其它材料)串联的选择元件(例如二极管、晶体管或其它切换装置)。可称为自选存储器单元的一些可变电阻存储器单元包括可充当存储器单元的选择元件及存储元件两者的单种材料。
附图说明
图1是根据本发明的若干实施例的存储器阵列的实例的三维图。
图2A说明根据本发明的若干实施例的与存储器单元的记忆状态相关联的阈值电压分布。
图2B是根据本发明的若干实施例的对应于图2A的记忆状态的电流-电压曲线的实例。
图2C是根据本发明的若干实施例的对应于图2A的另一记忆状态的电流-电压曲线的实例。
图3说明根据本发明的若干实施例的与比较输入数据与存储于存储器单元中的数据相关联的可施加到所述存储器单元的电压信号的实例。
图4说明根据本发明的若干实施例的比较输入数据与存储于存储器阵列中的数据的实例。
图5说明根据本发明的若干实施例的存储器阵列及相关联电路系统的一部分的实例。
图6说明根据本发明的若干实施例的存储器阵列及相关联电路系统的一部分的另一实例。
图7A呈现根据本发明的若干实施例的实例时序图。
图7B展示根据本发明的若干实施例的对存储器阵列的一部分执行的操作。
图8A呈现根据本发明的若干实施例的实例时序图。
图8B展示根据本发明的若干实施例的对存储器阵列的一部分执行的操作。
图9A说明根据本发明的若干实施例的数据存储操作的实例。
图9B说明根据本发明的若干实施例的写入电压的实例。
图9C说明根据本发明的若干实施例的电流脉冲的实例。
图10A说明根据本发明的若干实施例的数据存储操作的另一实例。
图10B呈现根据本发明的若干实施例的实例时序图。
图11说明根据本发明的若干实施例的存储器阵列及相关联电路系统的一部分。
图12是说明根据本发明的若干实施例的设备的实例的框图。
具体实施方式
在实例中，一种方法可包含：比较输入数据与存储于存储器单元中的存储数据；及基于所述存储器单元是否响应于跨所述存储器单元的施加电压差分而骤回来确定所述输入数据是否匹配所述存储数据。
本发明的若干实施例提供例如与先前装置相比较的降低功耗及更快操作的益处。举例来说，本发明可防止响应于输入数据值中的一者不匹配存储于存储器单元中的一者中的对应数据值而后续比较输入数据值群组与存储于存储器单元群组中的数据值。举例来说，此可用于减少功耗及减少比较次数。举例来说，可切断流向耦合到所述存储器单元群组的信号线的电流(例如，借此减少功耗)。
在一些实例中，存储器单元可经操作以实施XOR函数。此可(例如)通过利用存储器单元的阈值电压(其量值可基于用于编程单元的信号的极性来变化)的不对称性来实现。
在以下详细描述中，参考构成本发明的一部分的附图且附图中以说明方式展示特定实例。在图式中，相同元件符号描述全部若干视图中的大体上类似组件。可利用其它实例且可在不背离本发明的范围的情况下作出结构及电性改变。因此，以下详细描述不应被视为意在限制，且本发明的范围仅由所附权利要求书及其等效物界定。
图1是根据本发明的若干实施例的存储器阵列100(例如交叉点存储器阵列)的实例的三维图。存储器阵列100可包含彼此交叉(例如，在不同平面中相交)的多个第一信号线(例如第一存取线)(其可称为字线110-0到110-N)及多个第二信号线(例如第二存取线)(其可称为位线120-0到120-M)。举例来说，每一字线110-0到110-N可与位线120-0到120-M交叉。存储器单元125可介于位线与字线之间(例如，在每一位线/字线交叉处)。
举例来说，存储器单元125可为电阻可变存储器单元。存储器单元125可包含可编程为不同数据状态的材料。在一些实例中，每一存储器单元125可包含可充当选择器材料(例如切换材料)及存储材料的材料，使得每一存储器单元125可充当选择器装置及存储器元件两者。举例来说，每一存储器单元可包含硫属化物材料，其可由各种掺杂或未掺杂材料形成、可或可不为相变材料及/或可或可不在读取及/或写入存储器单元期间经历相变。在一些实例中，每一存储器单元125可包含三元组合物(其可包含硒(Se)、砷(As)及锗(Ge))、四元组合物(其可包含硅(Si)、Se、As及Ge)等等。
在各种实施例中，存储器单元125的阈值电压可响应于跨存储器单元125施加的电压差分的量值超过其阈值电压而骤回。此类存储器单元可称为骤回存储器单元。举例来说，存储器单元125可响应于施加电压差分超过阈值电压而从非导电(例如高阻抗)状态骤回到导电(例如低阻抗)状态。举例来说，存储器单元骤回可指代存储器单元响应于跨存储器单元施加的电压差分大于存储器单元的阈值电压而从高阻抗状态转变成低阻抗状态。举例来说，存储器单元的阈值电压骤回可称为骤回事件。
图2A说明根据本发明的若干实施例的与例如存储器单元125的存储器单元的各种状态(例如状态0、状态1及状态D)相关联的阈值分布。在图2A中，电压VCELL可对应于施加到存储器单元(例如，跨存储器单元施加)的电压差分，例如位线电压(VBL)与字线电压(VWL)之间的差(例如VCELL＝VBL-VWL)。阈值电压分布(例如范围)200-1、200-2、201-1、201-2、202-D1及202-D2可表示编程为特定状态的存储器单元的阈值电压的统计变化。图2A中所说明的分布对应于结合图2B及2C进一步描述的电流-电压曲线，图2B及2C说明与指派数据状态相关联的骤回不对称性。
在一些实例中，特定状态中的存储器单元125的阈值电压的量值可因不同极性而不对称，如图2A、2B及2C中所展示。举例来说，存储器单元125的阈值电压可在一个极性中具有不同于相反极性的量值。举例来说，足以引起存储器125骤回的施加电压量值可因施加电压极性而不同于另一施加电压极性的施加电压量值。
在各种实施例中，存储器单元的阈值电压可随时间漂移(例如，到更高绝对值)，如由阈值分布202-D1及202-D2所指示，此可称为漂移状态。举例来说，编程为分布201-2的存储器单元可随时间漂移朝向分布202-D2。类似地，编程为分布200-2的存储器单元还可随时间漂移到更高阈值电压。
编程为分布200-1的存储器单元可随时间漂移朝向分布202-D1。编程为分布201-1的存储器单元也可随时间朝向负向更高阈值电压。
图2A说明可用于确定存储器单元的状态(例如，用于区分状态“1”与状态“0”，作为读取操作的部分)的定界电压VDM1及VDM2。在此实例中，VDM1是用于区分处于状态1(201-2)中的单元与状态0(200-2)或漂移状态202-D2中的单元的正电压。类似地，VDM2是用于区分状态0(200-1)中的单元与状态1(201-1)或漂移状态202-D1中的单元的负电压。在图2A到2C的实例中，正状态0中的存储器单元125不响应于施加VDM1而骤回，正状态1中的存储器单元125响应于施加VDM1而骤回，负状态0中的存储器单元125响应于施加VDM2而骤回，且负状态1中的存储器单元125不响应于施加VDM2而骤回。
实施例不受限于图2A中所展示的实例。举例来说，可互换状态0及状态1的指定(例如，可将分布201-1及201-2指定为状态0且可将分布200-1及200-2指定为状态1)。
在一些实例中，可电及/或热加速单元阈值电压漂移。举例来说，可将电场及/或热量施加到存储器单元以加速漂移。在一些实例中，可将存储器单元125从漂移状态编程为状态0或状态1。
图2B及2C是根据本发明的若干实施例的对应于图2A的记忆状态的电流-电压曲线的实例。因而，在此实例中，图2B及2C中的曲线对应于其中将状态0指定为特定极性(在此实例中为正极性方向)中的较高阈值电压状态且将状态1指定为相反极性(在此实例中为负极性方向)中的较高阈值电压状态的单元。如上文所提及，状态指定可经互换使得状态1可对应于正极性方向上的较高阈值电压状态且状态0对应于负方向上的较高阈值电压状态。
图2B及2C说明本文中所描述的骤回。VCELL可表示跨存储器单元施加的电压。举例来说，VCELL可为施加到对应于单元的顶部电极的电压减去施加到对应于单元的底部电极的电压(例如，经由字线及位线)。如图2B中所展示，响应于所施加的正极性电压(VCELL)，编程为状态0(例如200-2)的存储器单元处于非导电状态中，直到VCELL达到电压Vtst02，此时单元转变为导电(例如低电阻)状态。此转变可称为骤回事件，其发生于跨单元施加的电压(在特定极性中)超过单元的阈值电压时。因此，电压Vtst02可称为骤回电压。在图2B中，电压Vtst01对应于编程为状态0(例如200-1)的单元的骤回电压。即，如图2B中所展示，当VCELL在负极性方向上超过Vtst01时，存储器单元转变(例如，切换)成导电状态。
类似地，如图2C中所展示，响应于所施加的负极性电压(VCELL)，编程为状态1(例如201-1)的存储器单元处于非导电状态中，直到VCELL达到电压Vtst11，此时单元骤回到导电(例如低电阻)状态。在图2C中，电压Vtst12对应于编程为状态1(例如201-2)的单元的骤回电压。即，如图2C中所展示，当VCELL在正极性方向上超过Vtst12时，存储器单元从高阻抗非导电状态骤回到低阻抗导电状态。
在各种例子中，骤回事件可导致存储器单元切换状态。例如，如果将超过Vtst02的VCELL施加到状态0单元，那么所得骤回事件可将单元的阈值电压减小到低于VDM1的电平，此将导致单元被读取为状态1(例如201-2)。因而，在若干实施例中，骤回事件可用于对单元写入相反状态(例如，从状态1到状态0，且反之亦然)。
如下文将进一步描述，对应于编程状态的阈值电压分布可跨极性不对称(例如，因正向/正偏压及反向/负偏压而不同)。可利用将不同状态指定为相反极性中的较高阈值电压(例如，将正向方向上的较高阈值电压指定为状态0且将反向方向上的较高阈值电压指定为状态1)来执行根据本文中所描述的实施例的存储器运算函数。例如，在若干实施例中，存储器单元可经操作以实施XOR(亦或)函数。执行XOR函数可用于(例如)执行比较运算以确定输入数据(例如输入向量)是否匹配存储于阵列中的数据。在若干实施例中，XOR函数可用于执行例如加法、减法、乘法、除法等等的较高阶运算。
图3说明根据本发明的若干实施例的与比较输入数据与存储于存储器单元中的数据相关联的可施加到存储器单元的电压信号的实例。图3包含存储器单元325，其可为例如上文所描述的存储器单元125的存储器单元。存储器单元325耦合到字线(WL)310及位线(BL)320。将电压信号SBL施加到位线320且将电压信号SWL施加到字线310，其中电压信号SBL与电压信号SWL之间的差对应于跨存储器单元325施加的电压差分。类比于图2A到2C，图3中所展示的实例对应于其中将正向(例如正极性)方向上的较高阈值电压指定为状态0且将反向方向(例如负极性)上的较高阈值电压指定为状态1的单元。因此，正电压差分VDM1用于确定正向方向上的单元状态且负差分VDM2用于确定反向方向上的单元状态。在若干实施例中，可将输入状态(例如数据值)映射到指定电压定界电平(例如VDM1及VDM2)以比较输入数据值与存储数据值，此可实施(例如)XOR函数。
例如，电压信号SWL可具有电压VWL1且电压信号SBL可具有电压VBL1，使得施加电压差分VDM1(例如，VDM1＝VBL1-VWL1)可对应于输入状态0(例如逻辑0)，或电压信号SWL可具有电压VWL2且电压信号SBL可具有电压VBL2，使得施加电压差分VDM2(例如，VDM2＝VBL2-VWL2)可对应于输入状态1(例如逻辑1)。举例来说，当状态0是输入状态(例如用于与单元的存储状态比较的状态)时，施加到存储器单元325(例如，跨存储器单元325施加)的输入电压差分可为VDM1(例如，其中驱动位线320到高位电压VBL1且驱动字线310到低位电压VWL1)。当状态1是输入状态时，施加到存储器单元325的输入电压差分可为VDM2(例如，其中驱动位线320到低位电压VBL2且驱动字线310到高位电压VWL2)。因此，所施加的VDM1信号的极性与VDM2信号的极性相反。
参考图2A中针对具有骤回特性(例如图2B及2C中所展示的骤回特性)的存储器单元所展示的阈值分布，可通过将对应输入电压信号(例如VDM1)施加到单元且确定(例如，感测)是否发生骤回事件来比较输入状态0与存储器单元(例如325)的存储状态。类似地，可通过将对应电压信号(例如VDM2)施加到单元且感测是否发生骤回事件来比较输入状态1与存储器单元的存储状态。下表1是说明实例的真值表，在所述实例中，输入状态与存储状态的比较结果对应于XOR函数。
例如，为确定输入状态0是否匹配存储于存储器单元中的数据状态，可将VDM1施加到单元。如果单元存储状态0(例如200-2)或漂移到状态202-D2，那么骤回事件不会发生(例如，由于VDM1低于单元的阈值电压电平)。如果单元存储状态1(例如201-2)，那么骤回事件会发生(例如，由于VDM1高于单元阈值电压电平)。因此，响应于施加电压VDM1而检测到骤回事件指示不匹配(例如，输入数据状态0不匹配存储状态1)，且响应于施加电压VDM1而未检测到骤回事件指示匹配(例如，输入状态0与存储数据状态相同或处于漂移状态D中)。类似地，为确定输入状态1是否匹配存储于存储器单元中的数据状态，可将VDM2施加到单元。如果单元存储状态0(例如200-1)，那么骤回事件会发生(例如，由于VDM2高于单元的阈值电压)。如果单元存储状态1(例如201-1)或已漂移到状态202-D1，那么骤回事件不会发生(例如，由于VDM2低于单元阈值电压电平)。因此，响应于施加电压VDM2而检测到骤回事件指示不匹配(例如，输入数据状态1不匹配存储状态0)，且响应于施加电压VDM2而未检测到骤回事件指示匹配(例如，输入状态1与存储数据状态相同或处于漂移状态D中)。
因此，如下表1中所展示，比较运算的结果对应于XOR函数。即，仅在输入状态与存储状态相同时确定匹配，且在输入状态不同于存储状态时确定不匹配。
在若干实施例中，可结合可称为输入状态Z(例如“不关注”状态)的额外输入状态(例如除状态0或状态1之外的输入状态)来使用漂移状态202-D1及202-D2。由于任极性中的偏移状态中的单元具有高于骤回电压的阈值电压，所以不论施加电压如何，骤回事件均不会发生。因此，不论存储器单元的存储状态如何(例如状态0、状态1或漂移状态)，不会响应于电压信号SBL具有电压VBLZ及电压信号SWL具有电压VWLZ且因此不会响应于施加电压差分VDMZ(例如，VDMZ＝VBLZ-VWLZ)而检测到骤回事件。电压VDMZ可对应于具有存储器单元的相应骤回电压(在任极性中)之间的量值的抑制电压。在此实例中，未检测到骤回事件对应于“匹配”结果。
包含输入状态Z及漂移记忆状态D的比较运算的结果包含于表1中。如表中所说明，第三输入状态Z(例如“不关注”)提供执行(例如)三元运算的能力。
表1是对应于比较输入数据与存储数据的真值表的实例，如结合图2A到2C及图3所描述。
输入状态 存储状态 结果
0 0 匹配(无骤回)
0 1 不匹配(骤回)
1 0 不匹配(骤回)
1 1 匹配(无骤回)
Z 0，1，D 匹配(无骤回)
0，1，Z D 匹配(无骤回)
表1：输入状态与由存储器单元存储的状态的比较结果
尽管先前结合图2A到2C及图3所描述的实例及表1中的实例使用确定骤回事件来指示不匹配结果且使用无骤回事件来指示匹配，但实施例不受限于此。例如，在其它实例中，确定骤回事件可指示匹配，而确定无骤回事件可指示不匹配。
图4说明根据本发明的若干实施例的比较输入数据(例如输入位值的群组)与存储于存储器阵列400中的数据(例如位值的群组)的实例。阵列400可包含例如上述存储器单元的存储器单元。如图4中所展示，输入数据可为用于与存储于存储器阵列400中的数据(例如位向量404-0到404-7，其可统称为位向量404)比较的输入向量402(例如对应于所展示的位Bit0到Bit7的“00110011”)。
在此实例中，存储器阵列400包含多个第一信号线(例如字线)410-0到410-7及多个第二信号线(例如位线420-0到420-7)。阵列400可为其中存储器单元425定位于每一位线/字线交叉处的交叉点阵列。尽管图4的实例中展示8个位线及8个字线，但实施例不受限于特定数目个字线及/或位线。
在图4中，将位向量404存储于共同耦合到相应字线410的单元中(例如，其中将位0存储于耦合到位线420-0的单元中，将位1耦合到位线420-1，...，将位7耦合到位线420-7)。例如，在此实例中，将位向量404-0(“01111111”)存储于耦合到字线404-0的单元中，将位向量404-1(“11110111”)存储于耦合到字线410-1的单元中，将位向量404-2(“11111111”)存储于耦合到字线404-2的单元中，将位向量404-3(“11111101”)存储于耦合到字线404-3的单元中，将位向量404-4(“00110011”)存储于耦合到字线404-4的单元中，将位向量404-5(“00000000”)存储于耦合到字线404-5的单元中，将位向量404-6(“11111110”)存储于耦合到字线404-6的单元中，且将位向量404-7(“00000000”)存储于耦合到字线404-7的单元中。
如图4中所展示，可包括感测放大器430的检测器耦合到相应字线410。举例来说，感测放大器430-0到430-7可分别耦合到字线410-0到410-7。在一些实例中，感测放大器430可为字线驱动器(图4中未展示)的部分。锁存器440可耦合到相应感测放大器430且因此耦合到相应字线410。举例来说，锁存器440-0到440-7可分别耦合到感测放大器430-0到430-7且因此分别耦合到字线410-0到410-7。锁存器440-0到440-7可分别存储指示向量404-0到404-7是否匹配输入向量402的数据。在一些实例中，感测放大器430与相应锁存器440的组合可称为感测电路系统。
如上文所描述，比较输入状态0(例如位值0)与存储于存储器单元(例如425)中的位值可包含将先前所描述的电压差分VDM1施加到所述存储器单元。举例来说，比较输入向量402的位0(例如输入状态0)与存储于耦合到位线420-0及字线410-0的存储器单元中的位值(例如存储状态0)可包含将正极性电压差分VDM1施加到存储器单元(例如，通过将位线电压VBL1施加到位线420-0且将字线电压VWL1施加到字线410-0)。可通过将电压差分VDM1施加到耦合到位线420-0的每一存储器单元来比较输入向量402的位0与每一存储向量404的位0数据值。在一些实例中，可在将位线电压VBL1施加到位线420-0时将字线电压VWL1同时施加到字线410-0到410-7。
如本文中所使用，同时执行多个动作意在表示：在相应时段内执行这些动作中的每一者，且这些相应时段中的每一者与剩余相应时段中的每一者部分或完全重叠。换句话说，可在至少某时段内同时执行所述动作。
以类似方式，可通过将电压差分VDM1施加到耦合到位线420-1的每一存储器单元来比较输入向量402的位1(例如输入状态0)与存储数据向量404的位1，可通过将电压差分VDM1施加到耦合到位线420-4的每一存储器单元来比较输入向量402的位4(例如输入状态0)与存储数据向量404的位4，且可通过将电压差分VDM1施加到耦合到位线420-5的每一存储器单元来比较输入向量402的位5(例如输入状态0)与输入数据向量404的位5。在一些实例中，可在第一阶段(例如时段)期间将电压差分VDM1同时(例如，并行)施加到耦合到位线420-0、420-1、420-4及420-5的一或多个存储器单元，如图4中所展示。举例来说，可在第一阶段期间同时(例如，并行)分别比较输入向量402的位0、位1、位4及位5与存储向量404的位0、位1、位4及位5。在实例中，在第一阶段之后，可在第二阶段期间将电压差分VDMZ(如先前结合图2A到2C及图3所描述)同时(例如，并行)施加到耦合到位线420-0、420-1、420-4及420-5的一或多个存储器单元，如图4中所展示。
比较输入状态1(例如位值1)与存储于存储器单元(例如425)中的位值可包含将先前所描述的电压差分VDM2施加到存储器单元。举例来说，比较输入向量402的位2(例如输入状态1)与存储于耦合到位线420-2及字线410-0的存储器单元中的位值(例如存储状态1)可包含将负极性电压差分VDM2施加到存储器单元(例如，通过将位线电压VBL2施加到位线420-0且将字线电压VWL2施加到字线410-0)。可通过将电压差分VDM2施加到耦合到位线420-0的每一存储器单元来比较输入向量402的位2与每一存储向量404的位2数据值。在一些实例中，可在将位线电压VBL2施加到位线420-0时将字线电压VWL2同时施加到字线410-0到410-7。
以类似方式，可通过将电压差分VDM2施加到耦合到位线420-3的每一存储器单元来比较输入向量402的位3(例如输入状态1)与存储数据向量404的位3，可通过将电压差分VDM2施加到耦合到位线420-6的每一存储器单元来比较输入向量402的位6(例如输入状态1)与存储数据向量404的位4，且可通过将电压差分VDM2施加到耦合到位线420-7的每一存储器单元来比较输入向量402的位7(例如输入状态1)与输入数据向量404的位7。在一些实例中，可在第二阶段(例如时段)期间将电压差分VDM2同时(例如，并行)施加到耦合到位线420-2、420-3、420-6及420-7的一或多个存储器单元，如图4中所展示。举例来说，可在第二阶段期间同时(例如，并行)分别比较输入向量402的位2、位3、位6及位7与存储向量404的位0、位1、位4及位5。
在一些实例中，可在第一阶段期间将电压差分VDMZ同时施加到耦合到位线420-2、420-3、420-6及420-7的一或多个存储器单元，且将VDM1同时(例如，并行)施加到耦合到位线420-0、420-1、420-4及420-5的一或多个存储器单元，如图4中所展示。在第二阶段期间，可将电压差分VDMZ同时施加到耦合到位线420-0、420-1、420-4及420-5的一或多个存储器单元，且将电压差分VDM2同时施加到耦合到位线420-2、420-3、420-6及420-7的一或多个存储器单元。在其它实例中，图4中所描述的比较可发生在单个阶段中，其中将VDM1施加到位线420-0、420-1、420-4及420-5(例如耦合到其存储数据值将与输入状态0比较的单元的位线)，同时将VDM2施加到位线420-2、420-3、420-6及420-7(例如耦合到其存储数据值将与输入状态1比较的单元的位线)。
为使存储向量410匹配输入向量402，存储于所述向量中的相应位值必须匹配输入向量402中的位值的对应者(例如，输入向量402的位0到位7的全部位值必须匹配存储向量410的相应位0到位7的位值)。如上文所描述，在若干实施例中，可因响应于施加电压差分(例如取决于所比较的输入状态是状态0或状态1的VDM1或VDM2)而未感测到骤回而确定输入向量402的位值与由存储器单元存储的位值之间匹配。可因响应于施加电压差分而感测到骤回而确定输入位值与由存储器单元存储的位值之间不匹配。
在若干实施例中，耦合到阵列的字线及/或位线的检测电路(例如感测放大器)可经配置以响应于在对应信号线(例如字线或位线)上感测到骤回事件而锁存特定数据值(例如“0”)及响应于未在对应信号线上感测到骤回事件而锁存另一数据值(例如“1”)。例如，在图4的实例中，耦合到字线410的检测电路包含相应感测放大器430及对应锁存器440。在此实例中，锁存值“1”指示未在字线上检测到骤回事件，且锁存值“0”指示在字线上检测到骤回事件。因此，图4中所描述的比较运算导致仅锁存器440-4存储“1”，因为存储向量404-4(例如00110011)是匹配输入向量402(例如00110011)的唯一存储向量404。应注意，其它每一存储向量404包含其值不匹配输入向量402的对应位的至少一位。因此，耦合到其它每一字线410(例如除字线410-4之外的全部字线)的检测电路将在比较运算期间检测到至少一骤回事件且将因此锁存“0”(例如，用于指示至少一不匹配)，如图4中所展示。
如下文将进一步描述，在若干实施例中，检测电路可响应于存储器的骤回(例如，响应于感测到骤回事件)而(例如，向驱动器)提供反馈信号以防止更多电流流动通过字线，此可防止耦合到字线的其它存储器单元骤回。响应于感测到骤回事件而防止更多电流流动通过字线可节省电力，且减少感测时间等等。举例来说，在图4所描述的比较运算中，耦合到特定字线410的任单元的骤回导致对应存储向量404的确定不匹配。一旦确定不匹配(例如，经由感测到单个骤回事件)，那么无需更多电流流动通过对应字线。
在一些实例中，图4中的配置可操作为内容可寻址存储器(CAM)，例如三元内容可寻址存储器(TCAM)(例如，归因于存储器单元实施三元函数的能力)。在其它实例中，图4中的配置可操作为霍普菲尔德(Hopfield)网络、脉冲网络及/或稀疏分布存储器。
图5说明根据本发明的若干实施例的用于执行比较运算的存储器阵列500及相关联检测电路系统的一部分的实例。存储器阵列500可为存储器阵列100及/或存储器阵列400的一部分。存储器单元525耦合到字线510及位线520且可如本文中所描述那样操作。
图5中所展示的实例包含耦合到字线510的驱动器550(例如字线驱动器550)。字线驱动器550可将双极性(例如正及负)电流及/或电压信号供应给字线510。可包括交叉耦合锁存器的感测放大器530耦合到字线驱动器550且可检测字线510上的正及负电流及/或正及负电压。在一些实例中，感测放大器530可为字线驱动器550的部分(例如，包含于字线驱动器550中)。举例来说，字线驱动器550可包含感测放大器530的感测功能。位线驱动器552耦合到位线520以将正及/或负电流及/或电压信号供应给位线520。
感测放大器530及字线驱动器550耦合到锁存器540，锁存器540可用于存储指示单元525是否已响应于施加电压差分而发生骤回事件的数据值。例如，感测放大器530的输出信号554耦合到锁存器540，使得响应于经由感测放大器530检测到存储器单元525骤回，输出信号554引起适当数据值锁存于锁存器540中(例如取决于哪个数据值用于指示检测骤回事件的数据值“1”或“0”)。作为实例，如果锁存数据值“1”用于指示检测骤回事件，那么信号554将引起锁存器540响应于单元525的检测骤回而锁存逻辑1的数据值，且反之亦然。
当将正电压差分VDM1(例如，对应于输入状态0)施加到存储器单元525(例如，字线电压VWL1呈低态且位线电压VBL1呈高态)且存储器单元525存储状态1时，电压差分VDM1可大于阈值电压Vtst12(图2C)，且存储器单元525可骤回到导电状态以引起正电流(如图2C中所展示)从位线520流动通过存储器单元525而到字线510。举例来说，感测放大器530可检测此电流及/或与电流相关联的电压且可响应于检测到此电流及/或电压而将信号554输出到锁存器540。举例来说，信号554可向锁存器540指示：电流是正的(例如，因具有逻辑低值)，且字线电压因此呈低态。响应于信号554指示字线电压呈低态，锁存器540可将信号556(例如电压)输出到字线驱动器550的电路系统558或耦合到字线驱动器550的电路系统558以切断(例如，抑制)电流流动通过字线510且因此切断流动通过存储器单元525的电流。
在实例中，当将负电压差分VDM2(例如，对应于输入状态1)施加到存储器单元525(例如，字线电压VWL2呈高态且位线电压VBL2呈低态)且存储器单元525存储状态0时，电压差分VDM2大于(负向上)阈值电压Vtst01(图2B)，且存储器单元528可骤回到导电状态以引起负电流(如图2B中所展示)从字线510流动通过存储器单元525而到位线520。举例来说，感测放大器530可检测此电流及/或与电流相关联的电压且可响应于检测到此电流及/或电压而将信号554输出到锁存器540。举例来说，信号554可向锁存器540指示：电流是负的(例如，因具有逻辑高值)，且字线电压因此呈高态。响应于信号554指示字线电压呈高态，锁存器540可将信号560(例如电压)输出到字线驱动器550的电路系统562或耦合到字线驱动器550的电路系统562以切断流动通过字线510的电流。在一些实例中，感测放大器530与电路系统558及562的组合可称为检测电路系统。
图6说明根据本发明的若干实施例的用于执行比较运算(例如，用于检测及记录骤回)的存储器阵列600及相关联检测电路系统的一部分的实例。存储器阵列600可为存储器阵列100及/或存储器阵列400的一部分。存储器单元625耦合到字线610及位线620且可如本文中所描述那样操作。
字线驱动器650耦合到字线610，且位线驱动器652耦合到位线620。字线驱动器650将信号(例如电压)SIN1输出到感测放大器630-1(例如检测器)且将信号(例如电压)SIN2输出到感测放大器630-2。锁存器640耦合到反馈电路系统(例如感测放大器)630-1及630-2。感测放大器630-1产生及输出信号(例如电压)IPULS1到锁存器640，且感测放大器630-2产生及输出信号(例如电压)IPULS2到锁存器640。在一些实例中，锁存器640具有静态随机存取存储器(SRAM)配置。
在一些实例中，感测放大器630-1及630-2是操作为反相器的反馈锁存器，例如交叉耦合锁存器。举例来说，当到感测放大器630-1的输入SIN1呈高态时，感测放大器630-1的输出IPULS1可呈低态，且反之亦然。当到感测放大器630-2的输入SIN2呈低态时，感测放大器630-2的输出IPULS2呈高态，且反之亦然。
感测放大器630-1的电路系统(例如晶体管)660与锁存器640的电路系统(例如晶体管)662-1的组合充当(例如)比较器，其中晶体管660充当下拉晶体管且电路系统(例如晶体管)662-1可充当负载。感测放大器630-2的电路系统(例如晶体管)665与锁存器640的电路系统(例如晶体管)662-2的组合充当(例如)比较器，其中晶体管665充当上拉晶体管且晶体管662-2可充当负载。
信号IPULS1及IPULS2还充当用于切断到字线610的电流的反馈信号。举例来说，当信号SIN1呈高态时，信号IPULS1呈低态且引起感测放大器630-1的晶体管668切断，且因此切断流动到字线610及因此流动到存储器单元625的电流。举例来说，晶体管668及因此感测放大器630-1经配置以响应于信号IPULS1变成低态而选择性地使节点674与字线610解耦合(例如，电隔离)。当信号SIN2呈低态时，信号IPULS2呈高态且可引起感测放大器630-2的晶体管670切断，且因此切断流动到字线610的电流。举例来说，晶体管670及因此感测放大器630-2经配置以响应于信号IPULS2变成高态而选择性地使节点678与字线610解耦合。
在实例中，当信号IPULS1呈低态时，其引起锁存器640中的数据改变其值(例如，从逻辑1变成逻辑0)，且当信号IPULS2呈高态时，其引起锁存器640中的数据改变其值(例如，从逻辑1变成逻辑0)。
当将正电压差分VDM1(例如，对应于输入状态0)施加到存储器单元625(例如，字线电压VWL1呈低态且位线电压VBL1呈高态)且存储器单元625存储状态1时，电压差分VDM1大于阈值电压Vtst12(图2C)，且存储器单元628骤回到导电状态以引起正电流(如图2C中所展示)从位线620流动通过存储器单元625而到字线610。
图6中的箭头672展示响应于存储器单元625响应于电压差分VDM1而骤回的电流路径的实例。一般来说，电流从位线620流动通过存储器单元625而到字线610。电流流动通过字线610而到字线驱动器650且从字线驱动器650流动到可处于电压SLL(例如接地)的(例如，低)电压节点674。举例来说，字线电压VWL1可处于电压SLL。
存储器单元625响应于电压差分VDM1而骤回引起信号SIN1(例如，其最初可呈低态)呈(例如，变成)高态。感测放大器630-1引起信号IPULS1(例如，其最初可呈高态)呈(例如，变成)低态。IPULS1的低值可引起锁存器640存储(例如，锁存)逻辑0以指示存储器单元625骤回。IPULS1(例如，操作为反馈信号)的低值还引起晶体管668切断流动到字线610的电流。晶体管668最初可(例如)响应于IPULS1最初呈高态而接通。
举例来说，为将VDM1施加到存储器单元625，驱动器650及感测放大器630-1将节点674及电压SLL耦合到字线610，同时将大于电压SLL的电压施加到位线620。响应于存储器单元625骤回，电流最初从位线620流动到节点674，直到SIN1变成高态(例如，响应于字线电压响应于存储器单元625骤回而变成高态)且IPULS1变成低态且引起感测放大器630-1使节点674与字线610解耦合。
在实例中，当将负电压差分VDM2(例如，对应于输入状态1)施加到存储器单元625(例如，字线电压VWL2呈高态且位线电压VBL2呈低态)且存储器单元625存储状态0时，电压差分VDM2负向上大于阈值电压Vtst01(图2B)，且存储器单元625骤回到导电状态以引起负电流(如图2B中所展示)从字线610流动通过存储器单元625而到位线620。
箭头676展示响应于存储器单元625骤回(例如，响应于跨单元施加VDM2且字线电压呈高态)的电流路径的实例。一般来说，电流从处于电压SHH的(例如，高)电压节点678流动到字线驱动器650，从字线驱动器650流动到字线610，且从字线610流动到存储器单元625。电流可从字线610流动通过存储器单元625而到位线620。在一些实例中，字线电压VWL2可处于电压SHH。
存储器单元625响应于电压差分VDM2而骤回可引起信号SIN2(例如，最初呈高态)呈(例如，变成)低态。感测放大器630-2可引起信号IPULS2(例如，其最初可呈低态)呈(例如，变成)高态。IPULS2的高值可引起锁存器640存储(例如，锁存)逻辑0以指示存储器单元625骤回。IPULS2(例如，操作为反馈信号)的高值还可引起晶体管670切断流动到字线610的电流。晶体管670最初可(例如)响应于IPULS2最初呈低态而接通。
举例来说，为将VDM2施加到存储器单元625，驱动器650及感测放大器630-2可将节点678及电压SHH耦合到字线610，同时将小于电压SHH的电压施加到位线620。响应于存储器单元625骤回，电流最初可从节点678流动到位线620，直到SIN2变成低态(例如，响应于字线电压响应于存储器单元625骤回而负向上变成高态)且IPULS2变成高态且引起感测放大器630-2使节点678与字线610解耦合。
切换电路系统680可用于设置锁存器640的操作范围。举例来说，当字线电压呈低态时，切换电路系统680可响应于将电压差分VDM1施加到存储器单元625而将锁存器640的操作范围设置为介于电压SLL与电压MID之间，电压MID可位于电压SLL与SHH的中间。当字线电压呈高态时，切换电路系统680可(例如)响应于将电压差分VDM2施加到存储器单元625而将锁存器640的操作范围设置为介于电压MID与电压SHH之间。在一些实例中，切换电路系统680可耦合到锁存器，锁存器可耦合到其它字线。举例来说，图4中的锁存器440-0到440-7可共同耦合到切换电路系统680。在一些实例中，可包含感测放大器630-1及630-2与锁存器640的组合的感测电路系统可进一步包含切换电路系统680。
当字线电压呈低态时，感测放大器630-1的晶体管682(例如电流设置晶体管)可用于响应于来自线684的信号(例如电压)而控制(例如，限制)电流流入字线610中且因此控制电流通过存储器单元625。当字线电压呈高态时，感测放大器630-2的晶体管686(例如电流设置晶体管)可用于响应于来自线688的信号(例如电压)而控制(例如，限制)电流流入字线610中。线690可用于将存储于锁存器640中的数据传送到输入/输出电路系统，例如图12中的I/O电路系统1212。
在一些实例中，晶体管668及682的组合可称为感测放大器630-1的电路系统，且晶体管670及686的组合可称为感测放大器630-2的电路系统。在一些实例中，感测放大器630-1中的晶体管可为n沟道晶体管且感测放大器630-2中的晶体管可为p沟道晶体管。举例来说，驱动器650可经配置以将字线610选择性地耦合到感测放大器630-1及630-2。
图7A呈现根据本发明的若干实施例的与执行比较运算(例如，其可包含感测操作)相关联的实例时序图。图7B是根据本发明的若干实施例的存储器阵列700的一部分的实例，对存储器阵列700执行操作且存储器阵列700可为存储器阵列100或存储器阵列400的一部分。图7A中的时序图可对应于对图7B的阵列执行的操作(例如其中将电压V1施加到字线WL且将电压V2施加到每一位线BL0及BL1的操作)。
图7A及7B用于说明响应于检测到耦合到字线的仅一个存储器单元中的数据之间不匹配而切断到存储器单元且因此到字线的电流的实例。举例来说，可响应于检测到共同耦合到字线的存储器单元群组的第一存储器单元骤回而切断到字线的电流以骤回。举例来说，此可利用可存储相同数据状态的存储器单元可具有可小于施加到所述存储器单元的输入电压差分的略微不同阈值电压(例如，其可在所述数据状态的阈值分布内)的可能性。举例来说，存储器单元可在不同时间响应于相同输入电压差分而骤回。在一些实例中，用于骤回的第一存储器单元可为具有最低阈值电压的存储器单元，且可响应于检测到所述存储器单元骤回而切断到字线的电流，借此避免需要检测其它存储器单元的骤回。此可用于减少与在检测到单个骤回之后不切断到字线的电流相关联的功耗。
在一些实例中，输入电压差分可为可变的。举例来说，输入电压差分可为斜坡电压差分，其可(例如)使量值从接地电压(例如零伏特)增大(例如，以恒定速率)到量值大于存储器单元的最高预期阈值电压的电压。在其它实例中，可变输入电压可为包括一系列递增(例如量值递增)差分电压脉冲的斜坡输入电压差分。
在图7A及7B的实例中，可将字线WL与位线BL0的交叉处的存储器单元MC0编程到阈值电压Vt0(例如约5.0伏特)，且可将字线WL与位线BL1的交叉处的存储器单元MC1编程到大于阈值电压Vt0的阈值电压Vt1(例如约5.1伏特)。存储器单元MC0及MC1可类似于存储器单元125(例如，与存储器单元125相同)。举例来说，可将存储器单元MC0及MC1编程为图2A及2C中所展示的状态1。举例来说，阈值电压Vt0及Vt1可在对应于正状态1的阈值电压分布201-2中，如图2A中所展示。
最初，字线WL及位线BL0及BL1可处于电压V0(例如约3.5伏特)，因此，介于位线BL0与字线WL之间且因此施加到存储器单元MC0的电压差分及介于位线BL1与字线WL之间且因此施加到存储器单元MC1的电压差分最初可为约零(0)伏特。接着，可将电压(例如电平)V1施加到字线WL。字线电压信号VWL可表示字线WL的瞬时字线电压。举例来说，电压信号VWL可响应于将V1施加到字线WL而从初始电压V0减小到电压V1。
可将电压V2(例如约5.5伏特)同时施加到位线BL0及BL1(例如，在将电压V1施加到字线WL之后)。然而，本发明不受限于在施加电压V1之后施加电压V2。举例来说，可同时施加电压V1及V2或可在电压V1之前施加电压V2。
介于位线BL0与字线WL之间且因此施加到存储器单元MC0的电压差分VDM1(例如感测电压差分)可为VDM1＝V2-V1(例如约5.5伏特)。电压差分VDM1还可介于位线BL1与字线WL之间，且因此可施加到存储器单元MC1。在一些实例中，电压V2可为量值递增的可变电压，例如量值递增的斜坡电压或量值递增的一系列电压脉冲。举例来说，电压V2可具有等于电压V1的初始值。因此，电压差分VDM1可为量值递增的斜坡电压差分或量值递增的一系列递增差分电压脉冲(例如，具有零伏特的起始电压)。图7A及7B可描绘感测操作，其中将例如电压差分VDM1的感测差分施加到共同耦合到字线WL且分别耦合到位线BL0及BL1的存储器单元MC0及MC1。
图7A及7B的实例可描绘比较运算，其中VDM1对应于与存储于存储器单元MC0及MC1中的正状态1比较的正输入状态0。举例来说，输入状态(例如数据)可对应于输入向量的分量且由存储器单元MC0及MC1存储的状态是与输入向量比较的存储向量的分量。类似于图7A中的时序图的时序图可描绘比较运算，其中可通过将VDM2(图2A)施加到存储器单元MC0及MC1来比较负输入状态1与存储于存储器单元MC0及MC1中的负状态0。
电压差分VDM1可大于(例如)存储器单元MC0的阈值电压Vt0及存储器单元MC1的阈值电压Vt1且因此可引起存储器单元MC0及MC1骤回。剩余位线与字线的交叉处的存储器单元的阈值电压可大于电压差分VDM1。在实例中，电压差分VDM1可从零伏特增大到阈值电压Vt0及阈值电压Vt1(例如，通过增大电压V2)。
位线电压信号VBL0可表示位线BL0的瞬时位线电压，且位线电压信号VBL1可表示位线BL1的瞬时位线电压。举例来说，电压信号VBL0及VBL1可响应于将电压V2施加到位线BL0及BL1而同时从电压V0增大到电压V3。举例来说，差VBL0-VWL可为跨存储器单元MC0的瞬时电压差分，且差VBL1-VWL可为跨存储器单元MC1的瞬时电压差分。
存储器单元MC0的阈值电压Vt0可为(例如)可小于电压差分VDM1的Vt0＝V3-V1(例如约5伏特)。表示流动通过存储器单元MC0的瞬时电流的电流信号IMC0及表示流动通过存储器单元MC1的瞬时电流的电流信号IMC1可保持于电流I0(例如约0安培)处，同时(在此期间)字线电压信号VWL减小到电压V1且(在此期间)位线电压信号VBL0及VBL1增大到电压V3。举例来说，此可因为：在这些时间期间，存储器单元MC0及MC1被切断(例如，处于其非导电状态中)。
图7A中的电压信号IPULS1可为耦合到图7B中的字线WL的感测电路系统730的输出电压信号。感测电路系统730可类似于(例如，相同于)先前结合图5及/或图6所描述的感测电路系统。举例来说，电压信号IPULS1可保持于初始预设电压V6(例如约3.5伏特)处以对应于逻辑1，同时字线电压信号VWL减小到电压V1且位线电压信号VBL0及VBL1增大到电压V3。
当字线电压信号VWL处于电压V1时，存储器单元MC0可响应于位线电压信号VBL0达到电压V3而骤回。响应于存储器单元MC0骤回，位线电压信号VBL0可从电压V3减小到电压V4(例如约4.5伏特)；当位线电压VBL0从电压V3减小到电压V4时，字线电压信号VWL可从电压V1增大到电压V5(例如约一(1)伏特)；且电流信号IMC0可从电流I0增大到电流I1。举例来说，应注意，如先前结合图2C所描述，由于存储器单元骤回，跨存储器单元的电压差分会减小且电流会增大。
电压信号IPULS1可响应于感测电路系统730检测到字线电压信号VWL的电压增大而从电压V6减小到电压V7(例如约0伏特)，例如逻辑0。感测电路系统730可用于响应于电压信号IPULS1减小到电压电平V7而切断到字线WL的电流。举例来说，感测电路系统730可用于使字线WL与电压节点解耦合(例如，引起字线WL浮动)。
举例来说，当跨存储器单元MC1的电压差分变为大于存储器单元MC1的阈值电压Vt1时，切断到字线WL的电流可用于防止存储器单元MC1骤回，且存储器单元MC1因此可保持切断且电流信号IMC1可保持于电流I0处。举例来说，可响应于存储器单元MC0骤回而终止输入数据与存储于存储器单元中的数据之间的比较以因此防止与存储于存储器单元MC1中的数据比较。
在一些实例中，在存储器单元MC0骤回且切断字线上的电流之后，介于位线BL0与字线WL之间且因此跨存储器单元MC0的电压差分VDIF可为VDIF＝V2-V8。电压差分VDIF还可介于位线BL1与字线WL之间且因此跨存储器单元MC1。举例来说，电压差分VDIF可小于存储器单元MC0及MC1的阈值电压。
在一些实例中，当将相同电压差分施加到存储器单元MC0及MC1时，存储器单元MC0可首先骤回，因为存储器单元MC0可具有低于存储器单元MC1的阈值电压。举例来说，可切断到字线WL的电流以避免存储器单元MC1骤回且可减少电力需求。在一些实例中，可在感测之后使施加到字线WL及每一位线BL0及BL1的电压恢复到电压V0。
图8A呈现根据本发明的若干实施例的实例时序图(例如，在比较及/或感测操作期间)。图8B是根据本发明的若干实施例的对存储器阵列800的一部分执行的操作(例如比较及/或感测操作)的实例，存储器阵列800可为存储器阵列100或存储器阵列400的一部分。图8A中的时序图是响应于将电压施加到位线BL0且将电压施加到与位线BL0交叉的每一字线WL0到WL5(图8B)。
存储器单元MC0到MC7分别位于字线WL0到WL7与位线BL0的交叉处。存储器单元MC0到MC7分别耦合到字线WL0到WL7且共同耦合到位线BL0。存储器单元MC0到MC7可类似于(例如，相同于)存储器单元125。存储器单元MC1到MC5可经编程为图2A及2C中所展示的正状态1且可分别具有阈值电压Vt1到Vt5。举例来说，阈值电压Vt1到Vt5可在图2A所展示的阈值电压分布201-2中。在一些实例中，存储器单元MC0、MC6及MC7可经编程为图2A及2B中所展示的正状态0且可分别具有阈值电压Vt0、Vt6及Vt7。举例来说，阈值电压Vt0、Vt6及Vt7可在图2A所展示的阈值电压分布200-2中。
感测电路系统830-0到830-7分别耦合到字线WL0到WL7。举例来说，每一感测电路系统830-0到830-7可类似于(例如，相同于)先前结合图5及/或图6所描述的感测电路系统。例如字线驱动器550或650的字线驱动器耦合到每一感测电路系统830及先前所描述的每一字线WL，且例如位线驱动器552或662的位线驱动器可耦合到先前所描述的每一位线BL。举例来说，结合图5或图6所描述的设置可与图8B中的每一位线/字线组合一起使用。
图8A中的字线电压信号VWL1到VWL5分别表示字线WL1到WL5的瞬时字线电压。位线电压信号VBL0表示位线BL0的瞬时位线电压。图8A中的电压信号IPULS11到IPULS15是感测电路系统830-1到830-5的输出电压信号。图8A中的电流信号IMC1到IMC5分别表示流动通过存储器单元MC1到MC5的瞬时电流。
最初，字线WL0到WL7及位线BL0处于电压V0，因此，介于位线BL0与字线WL0到WL7之间且因此施加到存储器单元MC0到MC7的电压差分最初为约0伏特。接着，将电压V1同时(例如，并行)施加到每一字线WL0到WL7。图8A的实例关注分别耦合到存储器单元MC1到MC7的字线WL1到WL5的行为及存储器单元MC1到MC5的骤回行为。
字线电压信号VWL1到VWL5响应于将V1施加到字线WL1到WL5而从初始电压V0减小到电压V1。尽管图8A中未展示，但字线WL0、WL6及WL7的电压还可响应于将电压V1施加到字线WL0、WL6及WL7而从初始电压V0减小到电压V1。
将电压V2施加到位线BL0(例如，在将电压V1施加到字线WL1到WL7之后)。然而，本发明不受限于在施加电压V1之后施加电压V2。举例来说，可同时施加电压V1及V2或可在电压V1之前施加电压V2。在一些实例中，电压V2可为量值递增的可变电压，例如量值递增的斜坡电压或量值递增的一系列递增电压脉冲。举例来说，电压V2可具有等于电压V1的初始值。
介于位线BL0与每一字线WL0到WL7之间且因此施加到存储器单元MC0到MC7的电压差分VDM1是VDM1＝V2-V1。举例来说，图8A及8B描绘(例如伪并行)感测方案，其中将感测电压差分同时施加到存储器单元MC0到MC7。类似时序图可描绘将负电压差分VDM2(图2A)施加到存储器单元MC0到MC7。举其中电压V2可为可变电压的实例来说，电压差分VDM1可为量值递增的可变电压差分，例如量值递增的斜坡电压差分或量值递增的一系列差分电压脉冲(例如，具有零伏特的起始电压)。举例来说，电压差分VDM1可从零伏特增大(例如，在斜坡电压差分的情况中连续增大)，直到其大于存储器单元MC4(存储器单元MC1到MC5中具有最高阈值电压的存储器单元)的阈值电压Vt4且小于存储器单元MC0、MC6及MC7的相应阈值电压Vt0、Vt6及Vt7。
举例来说，电压差分VDM1对应于输入状态0。存储器单元MC1到MC5的相应阈值电压Vt1到Vt5小于电压差分VDM1且响应于电压差分VDM1而骤回。存储器单元MC0、MC6及MC7的相应阈值电压Vt0、Vt6及Vt7大于电压差分VDM1且不响应于电压差分VDM1而骤回。
当字线WL1到WL5处于电压V1时，位线电压信号VBL0响应于将电压V2施加到位线BL0而从电压V0增大到电压V3。当字线WL1到WL5处于电压V1时，存储器单元MC2响应于位线电压信号VBL0达到电压V3而骤回。举例来说，存储器单元MC2的阈值电压Vt2是Vt2＝V3-V1。响应于存储器单元MC2骤回，位线电压信号VBL0从电压V3减小到电压V4；当电压信号VBL0从电压V3减小到电压V4时，字线电压信号VWL2从电压V1增大到电压V9；且电流信号IMC2从电流I0增大到电流I2。举例来说，电流信号IMC2的增大引起位线电压信号VBL0开始从电压V4增大到电压V11。
电压信号IPULS11到IPULS15可保持于初始预设电压V6处，同时字线电压信号VWL1到VWL5减小到电压V1且位线电压信号VBL0增大到电压V3。
电压信号IPULS12响应于感测电路系统830-2检测到电压信号VWL2的电压增大而从电压V6减小到电压V7。感测电路系统830-2用于响应于电压信号IPULS12减小到电压电平V7且因此响应于存储器单元MC2骤回而切断到字线WL2的电流。举例来说，感测电路系统830-2用于使字线WL2与电压节点解耦合(例如，引起字线WL2浮动)。举例来说，切断到字线WL2的电流用于防止存储器单元MC2的任何未来骤回且可用于减少功耗。
在一些实例中，存储器单元MC2的阈值电压小于存储器单元MC1及MC3到MC5的阈值电压。举例来说，在达到存储器单元MC1及MC3到MC5的阈值电压之前达到存储器单元MC2的阈值电压，且存储器单元MC2因此在存储器单元MC1及MC3到MC5之前骤回。
在一些实例中，字线电压信号VWL2从电压V9增大到电压V12且电流信号IMC2减小，同时位线电压信号VBL0从电压V4增大到电压V11。
当字线WL1及WL3到WL5处于电压V1且字线WL2处于电压V12时，存储器单元MC3响应于位线电压信号VBL0达到电压V11而骤回。举例来说，存储器单元MC3的阈值电压Vt3是Vt3＝V11-V1。
响应于存储器单元MC3骤回，位线电压信号VBL0从电压V11减小到电压V13；当位线电压信号VBL0从电压V11减小到电压V13时，字线电压信号VWL3从电压V1增大到电压V14；且电流信号IMC3从电流I0增大到电流I3。举例来说，增大到电流I3可引起位线电压信号VBL0开始从电压V13增大到电压V24。在一些实例中，电流信号IMC2被切断且响应于存储器单元MC3骤回而变成电流I0。
电压信号IPULS11、IPULS13、IPULS14及IPULS15保持于电压V6处且电压信号IPULS12保持于电压V7处(例如，到字线WL2的电流被切断)，同时位线电压信号VBL0增大到电压V11且随后减小到电压V13，存储器单元MC3骤回，且字线电压信号VWL2增大到电压V12。
电压信号IPULS13响应于感测电路系统830-3检测到字线电压信号VWL3的电压增大而从电压V6减小到电压V7。感测电路系统830-3用于响应于电压信号IPULS13减小到电压电平V7且因此响应于存储器单元MC3骤回而切断到字线WL3的电流。举例来说，感测电路系统830-3用于使字线WL3与电压节点解耦合(例如，引起字线WL3浮动)。举例来说，切断到字线WL3的电流用于防止存储器单元MC3的任何未来骤回且可用于减少功耗。
在一些实例中，存储器单元MC3的阈值电压小于存储器单元MC1、MC4及MC5的阈值电压。举例来说，在达到存储器单元MC1、MC4及MC5的阈值电压之前达到存储器单元MC3的阈值电压，且存储器单元MC3因此在存储器单元MC1、MC4及MC5之前骤回。
在一些实例中，字线电压信号VWL3从电压V14增大到电压V12且电流信号IMC3减小，同时位线电压信号VBL0从电压V13增大到电压V24。
当字线WL1、WL4及WL5处于电压V1，字线WL2处于电压V12，且字线WL3增大到电压V12或处于电压V12时，存储器单元MC1响应于位线电压信号VBL0达到电压V24而骤回到其导电状态。举例来说，存储器单元MC1的阈值电压Vt1可为Vt1＝V24-V1。
响应于存储器单元MC1骤回，位线电压信号VBL0从电压V24减小到电压V15；当位线电压信号VBL0从电压V24减小到电压V15时，字线电压信号VWL1从电压V1增大到电压V16；且电流信号IMC1从电流I0增大到电流I4。举例来说，增大到电流I4引起位线电压信号VBL0开始从电压V15增大到电压V17。在一些实例中，电流信号IMC3被切断且响应于存储器单元MC1骤回而变成电流I0。
电压信号IPULS11、IPULS14及IPULS15保持于电压V6处且电压信号IPULS12及IPULS13保持于电压V7处(例如，到字线WL2及WL3的电流被切断)，同时位线电压信号VBL0增大到电压V24且随后减小到电压V15，存储器单元MC1骤回，且字线电压信号VWL3增大到电压V12。
电压信号IPULS11响应于感测电路系统830-1检测到字线电压信号VWL1的电压增大而从电压V6减小到电压V7。感测电路系统830-1用于响应于电压信号IPULS11减小到电压电平V7且因此响应于存储器单元MC1骤回而切断到字线WL1的电流。举例来说，感测电路系统830-1用于使字线WL1与电压节点解耦合(例如，引起字线WL1浮动)。举例来说，切断到字线WL1的电流用于防止存储器单元MC1的任何未来骤回且可用于减少功耗。
在一些实例中，存储器单元MC1的阈值电压小于存储器单元MC4及MC5的阈值电压。举例来说，在达到存储器单元MC4及MC5的阈值电压之前达到存储器单元MC1的阈值电压，且存储器单元MC1因此在存储器单元MC4及MC5之前骤回。
在一些实例中，字线电压信号VWL1从电压V16增大到电压V12且电流信号IMC1减小，同时位线电压信号VBL0从电压V15增大到电压V17。
当字线WL4及WL5处于电压V1且字线WL1、WL2及WL3处于电压V12时，存储器单元MC5响应于位线电压信号VBL0达到电压V17而骤回。举例来说，存储器单元MC5的阈值电压Vt5是Vt5＝V17-V1。
响应于存储器单元MC5骤回，位线电压信号VBL0从电压V17减小到电压V18；当位线电压信号VBL0从电压V17减小到电压V18时，字线电压信号VWL5从电压V1增大到电压V19；且电流信号IMC5从电流I0增大到电流I5。举例来说，增大到电流I5引起位线电压信号VBL0开始从电压V18增大到电压V20。在一些实例中，电流信号IMC1被切断且响应于存储器单元MC5骤回而变成电流I0。
电压信号IPULS14及IPULS15保持于电压V6处且电压信号IPULS11、IPULS12及IPULS13保持于电压V7处(例如，到字线WL1、WL2及WL3的电流被切断)，同时位线电压信号VBL0增大到电压V17且随后减小到电压V18，存储器单元MC5骤回，且字线电压信号VWL1增大到电压V12。
电压信号IPULS15响应于感测电路系统830-5检测到字线电压信号VWL5的电压增大而从电压V6减小到电压V7。感测电路系统830-5用于响应于电压信号IPULS15减小到电压电平V7且因此响应于存储器单元MC5骤回而切断到字线WL5的电流。举例来说，感测电路系统830-5用于使字线WL5与电压节点解耦合(例如，引起字线WL5浮动)。举例来说，切断到字线WL5的电流用于防止存储器单元MC5的任何未来骤回且可用于减少功耗。
在一些实例中，存储器单元MC5的阈值电压小于存储器单元MC4的阈值电压。举例来说，在达到存储器单元MC4的阈值电压之前达到存储器单元MC5的阈值电压，且存储器单元MC5因此在存储器单元MC4之前骤回。
在一些实例中，字线电压信号VWL5从电压V19增大到电压V12且电流信号IMC5减小，同时位线电压信号VBL0从电压V18增大到电压V20。
当字线WL4处于电压V1且字线WL1、WL2、WL3及WL5处于电压V12时，存储器单元MC4响应于位线电压信号VBL0达到电压V20而骤回到其导电状态。举例来说，存储器单元MC4的阈值电压Vt4是Vt4＝V20-V1。
响应于存储器单元MC4骤回，位线电压信号VBL0从电压V20减小到电压V21；当位线电压信号VBL0从电压V20减小到电压V21时，字线电压信号VWL4从电压V1增大到电压V22；且电流信号IMC4从电流I0增大到电流I6。举例来说，增大到电流I6可引起位线电压信号VBL0开始从电压V21增大到电压V2。在一些实例中，电流信号IMC5被切断且响应于存储器单元MC4骤回而变成电流I0。
电压信号IPULS14保持于电压V6处且电压信号IPULS11、IPULS12、IPULS13及IPULS15保持于电压V7处(例如，到字线WL1、WL2、WL3及WL5的电流被切断)，同时位线电压信号VBL0增大到电压V20且随后减小到电压V21，存储器单元MC4骤回，且字线电压信号VWL5增大到电压V12。
电压信号IPULS14响应于感测电路系统830-4检测到字线电压信号VWL4的电压增大而从电压V6减小到电压V7。感测电路系统830-4用于响应于电压信号IPULS14减小到电压电平V7且因此响应于存储器单元MC4骤回而切断到字线WL4的电流。举例来说，感测电路系统830-4用于使字线WL4与电压节点解耦合(例如，引起字线WL4浮动)。举例来说，切断到字线WL4的电流用于防止存储器单元MC4的任何未来骤回且可用于减少功耗。
当位线电压信号VB0从电压V21增大到电压V2时，字线电压信号WL4从电压V22增大到电压V12且电流信号IMC4从电流I6减小到电流I0。
在一些实例中，字线WL1到WL5上的电压变成电压V12，同时位线VB0上的电压变成电压V2，使得字线WL1到WL5上的电压与位线BL0上的电压之间的差是V2-V12，其小于存储器单元MC1到MC5的阈值电压。尽管图8A的实例展示字线WL1到WL5上的电压变成共同电压V12，但本发明不受限于此，且字线WL1到WL5上的电压可变成彼此不同的电压，使得字线WL1到WL5上的所述电压与位线BL0上的电压之间的差小于存储器单元MC1到MC5的阈值电压。
尽管图8A中未展示，但字线WL0、WL6及WL7上的电压信号(例如，对应于瞬时电压)可响应于将电压V1施加到字线WL0、WL6及WL7而从电压V0减小到V1且可保持于V1处，同时位线电压信号VBL0可表现得像图8A的实例中所展示，因为分别位于字线WL0、WL6及WL7与位线BL0的交叉处的存储器单元MC0、MC6及MC7的阈值电压可大于电压差分VDM1且因此不骤回。举例来说，感测方案可指示存储器单元MC0、MC6及MC7处于正状态0中，因为这些存储器单元不骤回；且感测方案可指示存储器单元MC1到MC5处于状态1中，因为这些存储器单元骤回。另外，存储器单元MC0、MC6及MC7不骤回可指示输入状态与由存储器单元MC0、MC6及MC7存储的状态之间匹配，且存储器单元MC1到MC5骤回可指示输入状态与由存储器单元MC1到MC5存储的状态之间不匹配。在一些实例中，全部字线WL0到WL7上的电压信号可响应于将电压V1施加到字线WL0到WL7而从电压V0减小到V1且可保持于V1处，同时位线电压信号VBL0可表现得像图8A的实例中所展示，因为分别位于字线WL0到WL7与位线BL0的交叉处的存储器单元MC0到MC7的阈值电压可大于电压差分VDM1且因此不骤回以指示输入值与存储值之间匹配。应注意，图8A涉及图4中所展示的第一阶段。可在图4的第二阶段期间施加类似于图8A中所描绘的考量的考量，举例来说，其中使图8A中所描绘的电压反向。
在先前结合图8A所描述的并行感测的实例中，存储器单元MC2、MC3、MC1、MC5及MC4因其相应骤回事件而一次一个地被选择。举例来说，存储器单元MC2、MC3、MC1、MC5及MC4因其相应阈值电压而被一次一个地依序选择(例如，以具有最低阈值电压(例如，及/或最低阈值延迟)的存储器单元MC2开始且以具有最高阈值电压(例如，及/或最高阈值延迟)的存储器单元MC4结束)。此可防止一次一个以上单元骤回。检测电路系统(例如感测电路系统)检测相应单元的骤回，切断所述单元，且允许下一单元(例如，具有次最高阈值电压)骤回。举例来说，阈值延迟是存储器单元响应于施加电压而骤回所花费的时间。图8A的实例中的并行感测可用于将存储器单元MC1到MC5的个别阈值延迟摊销于存储器单元MC1到MC5中。
字线信号VWL1到VWL5的电压响应于相应存储器单元MC1到MC5骤回而增大是(例如)检测电路系统限制电流的结果。举例来说，相应字线WL1到WL5中的电流可因相应存储器单元MC1到MC5骤回而增大。举例来说，当对应于存储器单元的字线中的电流达到特定电平时，字线的电压因电流限制而增大。
图9A说明根据本发明的若干实施例的数据存储(例如向量存储)操作的实例。举例来说，可将输入向量存储到存储器阵列900的一部分，存储器阵列900可为存储器阵列100或存储器阵列400的一部分。可将输入向量写入到共同耦合到字线WL4且分别耦合到位线BL0到BL7的存储器单元MC0到MC7。举例来说，可将输入向量的位0到位7分别写入到存储器单元MC0到MC7以形成存储向量。
存储器单元MC0到MC7可类似于(例如，相同于)存储器单元125。感测电路系统930-0到930-7分别耦合到位线BL0到BL7。每一感测电路系统930-0到930-7可类似于先前结合图5及/或图6所描述的感测电路系统。举例来说，图5或6中所展示的设置可与存储器阵列900一起使用，但其中使字线及位线互换。
为将正状态1写入最初呈正状态0(例如，对应于阈值电压分布200-2)的存储器单元中(例如图2A中所展示)，可将正电压差分VWRITE0施加于位线与字线之间且因此施加到所述存储器单元(例如，跨所述存储器单元施加)。举例来说，电压差分VWRITE0可大于存储器单元的阈值电压(例如，大于对应于正状态0的阈值电压分布200-2中的阈值电压)，如图2A中所展示。
为将负状态0写入最初呈负状态1(例如，对应于阈值电压分布201-1)的存储器单元中(例如图2A中所展示)，可将负电压差分VWRITE1施加于位线与字线之间且因此施加到所述存储器单元。举例来说，电压差分VWRITE1可负向上大于存储器单元的阈值电压(例如，负向上大于对应于负状态0的阈值电压分布201-1中的阈值电压)，如图2A中所展示。
图9B说明根据本发明的若干实施例的例如写入电压的信号的实例。举例来说，电压差分VWRITE0是VWRITE0＝VBL0-VWL0，其中VBL0是施加到耦合到待从正状态0写成(例如，编程为)正状态1的存储器单元的位线的位线电压且VWL0是施加到耦合到所述存储器单元的字线的字线电压。举例来说，电压差分VWRITE1是VWRITE1＝VBL1-VWL1，其中VBL1是施加到耦合到待从负状态1写成(例如，编程为)负状态0的存储器单元的位线的位线电压且VWL1是施加到耦合到所述存储器单元的字线的字线电压。
在图9B的实例中，例如字线电压VWL0的信号从中间电压V0变成电压VLOW(例如约0伏特)且可(例如)保持于VLOW处，同时将信号(例如一系列电压脉冲VBLPULS)施加到耦合到待写入的存储器单元的位线。举例来说，每一电压脉冲VBLPULS具有VHIGH-V0的量值。举例来说，此意味着将量值为VHIGH-VLOW的一系列差分电压脉冲VWRITE0施加到待从正状态0写成正状态1的存储器单元。此可(例如)通过将差分电压脉冲系列VWRITE0施加于字线与位线之间来完成，所述存储器单元耦合于字线与位线之间。在一些实例中，在第一阶段期间将差分电压脉冲VWRITE0施加到待写成正状态1的存储器单元，且在第二阶段期间施加抑制电压差分(例如约零伏特)，其中VBL0及VWL0可处于电压V0。举例来说，可对将存储正状态0的存储器单元同时(例如，例如对分别耦合到不同位线且共同耦合到一个字线的存储器单元并行)执行第一阶段期间的写入。
在一些实例中，脉冲(例如每一脉冲)VWRITE0引起存储器单元骤回。在一些实例中，耦合到与存储器单元耦合的位线的感测电路系统可用于引起到位线的电流响应于存储器单元每次骤回而被切断。举例来说，感测电路系统可用于响应于存储器单元每次骤回而使位线与电压节点解耦合(例如，引起位线浮动)。
每当存储器单元骤回时，例如图9C中的ICURPULS的电流脉冲(例如电流瞬时)流动(例如，脉动)通过存储器单元。举例来说，在图9C中所展示的持续时间time0期间，每一电流脉冲ICURPULS可将能量传递给(例如，给与)存储器单元。在一些实例中，脉冲VWRITE0的数目可使得由对应电流脉冲ICURPULS传递给存储器单元的能量可足以引起存储器单元从正状态0变成正状态1。在一些实例中，可施加差分写入脉冲VWRITE0，直到将存储器单元编程为正状态1，其中每当存储器单元骤回时，其移动朝向正状态1。
在一些实例中，每当发生骤回事件时(例如每当存储器单元骤回时(例如，每当存储器单元从高阻抗状态变成低阻抗状态时))，存储器单元的状态可移动朝向正状态1。举例来说，存储器单元的状态会在存储器单元骤回时趋向于状态1。在一些实例中，可估计存储器单元需要为了从状态0变成状态1而骤回的次数(例如，基于为使存储器单元的取样从状态0变成状态1而进行的骤回次数)。举例来说，应注意，当存储器单元从状态0变成状态1时，其阈值电压会减小。在一些实例中，可在特定数目次骤回之后感测存储器单元(例如先前所描述)以确定是否编程存储器单元。
在另一实例中，位线电压VBL0及字线电压VWL0两者可为恒定的(例如，在电压VBL0及VWL0的常规变化内)，其意味着电压差分VWRITE0可为恒定的。恒定电压差分VWRITE0可在特定时间内施加到存储器单元且可引起存储器单元骤回以导致恒定电流ICUR(例如，在电流的常规变化内)通过存储器单元，如图9C中所展示。可将恒定电压差分VWRITE0施加到存储器单元，直到恒定电流ICUR将足够能量(例如，大致相同于由数个电流脉冲ICURPULS传递的能量)传递给存储器单元，使得存储器单元变成正状态1。举例来说，使存储器单元变成正状态1的恒定电流ICUR的持续时间可为time1，如图9C中所展示。
在图9B的实例中，位线电压VBL1变成电压VLOW且(例如)保持于VLOW处，同时将一系列电压脉冲VWLPULS施加到字线。举例来说，每一电压脉冲VWLPULS具有VHIGH-V0的量值。举例来说，此意味着可将量值为VHIGH-VLOW的一系列差分电压脉冲VWRITE1施加到存储器单元。在一些实例中，在第二阶段期间将差分电压脉冲VWRITE1(例如，具有与差分电压脉冲VWRITE0相反的极性)施加到待从负状态1编程为负状态0的存储器单元，且在第一阶段期间施加抑制电压差分(例如约零伏特)，其中VBL1及VWL1可为电压V0。举例来说，可对将存储负状态0的存储器单元同时(例如，例如对分别耦合到不同位线且共同耦合到一个字线的存储器单元并行)执行第二阶段期间的写入。举例来说，图9A及9B中所描绘的写入可称为对分别耦合到不同位线且共同耦合到一个字线的存储器单元的伪并行存储。然而，举例来说，本发明不受限于在不同阶段中施加差分电压脉冲VWRITE0及差分电压脉冲VWRITE1。
在一些实例中，脉冲(例如每一脉冲)VWRITE1引起存储器单元骤回。在一些实例中，耦合到与存储器单元耦合的位线的感测电路系统可用于引起到位线的电流响应于存储器单元每次骤回而被切断。
每当存储器单元骤回时，类似于图9C中的ICURPULS的电流脉冲(例如电流瞬时)可流动通过存储器单元。在一些实例中，脉冲VWRITE1的数目可使得由对应电流脉冲传递给存储器单元的能量可足以引起存储器单元从负状态1变成负状态0。举例来说，存储器单元的状态可响应于存储器单元骤回数次而趋向于状态0。举例来说，应注意，当存储器单元从负状态1变成负状态0时，其阈值电压会负向上减小。耦合到与骤回存储器单元耦合的位线的感测电路系统可输出反馈信号，其可用于响应于所述感测电路系统检测到骤回而切断到所述位线的电流(例如，以类似于先前针对结合图6、7A及7B来切断字线电流所描述的方式的方式)。在一些实例中，可施加差分写入脉冲VWRITE1，直到将存储器单元编程为负状态0，其中每当存储器单元骤回时，其移动朝向负状态0。
在一些实例中，可在写入(例如，使用先前所描述的感测方案)之前感测待写入的存储器单元以确定存储器单元是否需要被写入。举例来说，已呈正状态1或负状态0的存储器单元(如由感测方案所指示)可能无需被写入。
在一些实例中，将存储器单元从正状态0编程为正状态1或从负状态1编程为负状态0会引起存储器单元的阈值电压的量值减小。
图10A说明根据本发明的若干实施例的数据存储操作的另一实例。举例来说，可将数据写入到共同耦合到位线BL且分别耦合到字线WL0到WL3的存储器单元MC0到MC3。感测电路系统1030-0到1030-3可分别耦合到字线WL0到WL3。举例来说，感测电路系统1030-0到1030-3可类似于(例如，相同于)先前结合图5及/或图6所描述的感测电路系统。例如字线驱动器550或650的字线驱动器耦合到每一感测电路系统1030及先前所描述的每一字线WL，且例如位线驱动器552或652的位线驱动器耦合到先前所描述的位线BL。举例来说，结合图5或图6所描述的设置可与图10A中的每一位线/字线组合一起使用。
在图10A的实例中，可期望将存储器单元MC1到MC3从图2A中的正状态0编程为图2A中的正状态1。图10B呈现根据本发明的若干实施例的实例时序图(例如，在数据存储操作期间)。举例来说，时序图可对应于图10A中的写入(例如，编程)。类似于图10B中的时序图的时序图可对应于将存储器单元MC1到MC3从图2A中的负状态1编程为图2A中的负状态0。
图10B中的字线电压信号VWL0到VWL3可分别表示字线WL0到WL3的瞬时字线电压。位线电压信号VBL可表示位线BL的瞬时位线电压。图10B中的电压信号IPULS10到IPULS13可分别为感测电路系统1030-0到1030-3的输出电压信号。图10BA中的电流信号IMC0到IMC3可分别表示流动通过存储器单元MC0到MC3的瞬时电流。
最初，将例如电压V0的信号施加到字线WL0到WL3及位线BL。在一些实例中，将感测电压(例如脉冲)VDM1＝V2-V1施加到存储器单元MC0到MC3以确定其电流状态，其中图2A中展示VDM1。举例来说，将例如电压V1的信号施加到字线WL0到WL3。字线电压信号VWL0到VWL3响应于将V1施加到字线WL0到WL3而从初始电压V0减小到电压V1。
随后，可将可包含图10A中的感测位线电压脉冲VBLSENS及写入位线电压脉冲VBLWRIT1及VBLWRIT2的信号施加到位线BL。举例来说，施加电压脉冲VBLSENS包含：使位线BL上的电压从电压V0增大到电压V2，使得电压脉冲VBLSENS具有V2-V0的量值。举例来说，此导致将差分感测电压脉冲VDM1＝V2-V1施加于位线BL与每一字线WL0到WL3之间且因此施加到存储器单元MC0到MC3。
当字线WL1到WL3处于电压V1时，位线电压信号VBL响应于将电压脉冲VBLSENS施加到位线BL而增大到电压V3。当字线WL0到WL3处于电压V1时，存储器单元MC0响应于位线电压信号VBL达到电压V3而骤回。举例来说，存储器单元MC0的阈值电压Vt0是小于VDM1的Vt0＝V3-V1。存储器单元MC0骤回指示存储器单元MC0呈正状态0且无需被写入。
响应于存储器单元MC0骤回，位线电压信号VBL减小到电压V102，字线电压信号VWL0从电压V1增大到电压V104，且电流信号IMC0从电流电平I0(约0安培)增大到电流电平I101。电流信号IMC0增大引起位线电压信号VBL开始(例如)从电压V102增大到电压V2。
感测电路系统1030-0感测字线电压信号VWL0的电压增大以借此在存储器单元骤回且因此处于正状态1中时识别存储器单元MC0。电压信号IPULS10响应于感测电路系统1030-0感测到字线WL0的电压增大且因此响应于存储器单元MC0骤回而从电压V6减小到电压V7。感测电路系统1030-0用于响应于电压信号IPULS10减小到电压电平V7且因此响应于存储器单元MC0骤回而切断到字线WL0的电流。举例来说，感测电路系统1030-0用于使字线WL0与电压节点解耦合(例如，引起字线WL0浮动)。电流信号IMC0从电流电平I101减小到电流电平I0，同时位线电压信号VBL增大到电压V2。
位线电压信号VBL在无任何额外骤回的情况下从电压V112增大到电压V2。此指示存储器单元MC1到MC3处于正状态0中且需要被写成正状态1。接着，从位线BL移除电压脉冲VBLSENS，使得位线BL上的电压恢复到电压V0，同时字线WL1到WL3处于电压V1且字线WL0处于电压V104。接着，位线电压信号VBL响应于移除电压脉冲VBLSENS而减小到电压V0。字线电压信号保持于电压V104处，同时位线电压信号VBL减小到电压V0。
当字线电压信号VWL1到VWL3处于电压V1时，将例如图10A中的写入位线电压脉冲VBLWRIT1的信号脉冲施加到位线BL。举例来说，施加电压脉冲VBLWRIT1包含使位线BL上的电压从电压V0增大到电压V110(例如约7.0伏特)，因此电压脉冲VBLWRIT1具有V110-V0的量值。举例来说，此导致将例如差分写入电压脉冲VWRITE01＝V110-V1的信号脉冲施加于位线BL与每一字线WL0到WL3之间且因此施加到存储器单元MC0到MC3。
当字线WL1到WL3处于电压V1且字线WL0处于电压V104(其抑制存储器单元MC0响应于电压脉冲VBLWRIT1而改变状态)时，位线电压信号VBL响应于将电压脉冲VBLWRIT1施加到位线BL而从电压V0增大到电压V112。当字线WL1到WL3处于电压V1时，存储器单元MC1响应于位线电压信号VBL达到电压V112而骤回。举例来说，存储器单元MC1的阈值电压Vt1是小于VWRITE01的Vt1＝V112-V1。
响应于存储器单元MC1骤回，位线电压信号VBL减小到电压V114，字线电压信号VWL1从电压V1增大到电压V116，且电流信号IMC1从电流电平I0增大到电流电平I102(例如，用于产生通过存储器单元MC1的电流的脉冲，例如电流脉冲)。
感测电路系统1030-1感测字线电压信号VWL1的电压增大。电压信号IPULS11响应于感测电路系统1030-1感测到字线WL1的电压增大且因此响应于存储器单元MC1骤回而从电压V6减小到电压V7。感测电路系统1030-1用于响应于电压信号IPULS11减小到电压V7且因此响应于存储器单元MC1骤回而切断到字线WL1的电流。举例来说，感测电路系统1030-1用于使字线WL1与电压节点解耦合(例如，引起字线WL1浮动)。电流信号IMC1从电流电平I102减小到电流电平I0，同时位线电压信号VBL增大到电压V120。
当位线电压信号VBL增大到电压V120时，字线WL0上的电压保持于电压V104处，电压信号VWL1增大到电压V116，且字线WL2及WL3上的电压保持于电压V1处。存储器单元MC2响应于位线电压信号VBL达到电压V120而骤回。举例来说，存储器单元MC2的阈值电压Vt2可为小于VWRITE01的Vt2＝V120-V1。
响应于存储器单元MC2骤回，位线电压信号VBL减小到电压V122，字线电压信号VWL2从电压V1增大到电压V116，且电流信号IMC2从电流电平I0增大到电流电平I103(例如，用于产生通过存储器单元MC2的电流的脉冲，例如电流脉冲)。
感测电路系统1030-2感测字线电压信号VWL2的电压增大。电压信号IPULS12响应于感测电路系统1030-2感测到字线WL2的电压增大且因此响应于存储器单元MC2骤回而从电压V6减小到电压V7。感测电路系统1030-2用于响应于电压信号IPULS12减小到电压V7且因此响应于存储器单元MC2骤回而切断到字线WL2的电流。举例来说，感测电路系统1030-2用于使字线WL2与电压节点解耦合(例如，引起字线WL2浮动)。电流信号IMC2从电流电平I103减小到电流电平I0，同时位线电压信号VBL增大到电压V126。
当位线电压信号VBL增大到电压V126时，字线WL0上的电压保持于电压V104处，字线WL1上的电压保持于电压V116处，电压信号VWL2增大到电压V116，且字线WL3上的电压保持于电压V1处。存储器单元MC3响应于位线电压信号VBL达到电压V126而骤回。举例来说，存储器单元MC3的阈值电压Vt3是小于VWRITE01的Vt3＝V126-V1。
响应于存储器单元MC3骤回，位线电压信号VBL减小到电压V128，字线电压信号VWL3从电压V1增大到电压V116，且电流信号IMC3从电流电平I0增大到电流电平I104(例如，用于产生通过存储器单元MC3的电流的脉冲，例如电流脉冲)。
感测电路系统1030-3感测字线电压信号VWL3的电压增大。电压信号IPULS13响应于感测电路系统1030-3感测到字线WL2的电压增大且因此响应于存储器单元MC3骤回而从电压V6减小到电压V7。感测电路系统1030-3用于响应于电压信号IPULS13减小到电压V7且因此响应于存储器单元MC3骤回而切断到字线WL3的电流。举例来说，感测电路系统1030-3用于使字线WL3与电压节点解耦合(例如，引起字线WL0浮动)。电流信号IMC3从电流电平I104减小到电流电平I0，同时位线电压信号VBL增大到电压V110。
在位线电压信号VBL达到电压V110之后，完成与将写入电压脉冲VWRITE01施加到存储器单元MC1到MC3相关联的写入，且从位线BL移除电压脉冲VBLWRIT1，使得施加到位线BL的电压恢复到电压V0。举例来说，存储器单元MC1到MC3可响应于电压脉冲VBLWRIT1而移动朝向状态1，且可呈状态0与状态1之间的中间状态。在一些实例中，可在完成与将差分写入电压脉冲VWRITE01施加到存储器单元MC1到MC3相关联的写入之后执行结合存储器单元MC0所描述的感测操作。
在图10B的实例中，在位线电压信号VBL达到电压V110之后，使字线WL0上的电压从电压V104减小到电压V1，使字线WL1到WL3上的电压从电压V116减小到电压V1，且将感测电路系统1030-0到1030-3的电压复位为电压V6。尽管图10B的实例展示电压信号VWL1到VWL3响应于存储器单元MC1到MC3分别骤回而增大到相同电压V116，但本发明不受限于此。在其它实例中，电压信号VWL1到VWL3可响应于存储器单元MC1到MC3分别骤回而增大到不同电压。
随后，当字线WL1到WL3上的电压再次处于电压V1时，将例如图10A中的写入位线电压脉冲VBLWRIT2的信号脉冲施加到位线BL。举例来说，施加电压脉冲VBLWRIT2包含使位线BL上的电压从电压V0增大到电压V110，因此电压脉冲VBLWRIT2具有V110-V0的量值。举例来说，此导致将例如差分写入电压脉冲VWRITE02＝V110-V1的信号脉冲施加于位线BL与每一字线WL1到WL3之间且因此施加到存储器单元MC0到MC3。举例来说，应注意，存储器单元MC0已处于正状态1中且可(例如)通过将电压施加到字线WL0使得施加到存储器单元MC0的电压差分小于存储器单元MC0的阈值电压来抑制存储器单元MC0写入。
在一些实例中，位线电压信号VBL、字线电压信号VWL1到VWL3、感测电路系统1030-0到1030-3的相应输出电压信号及电流信号IMC1到IMC3可对将电压V1施加到字线WL1到WL3及将电压脉冲VBLWRIT2施加到位线BL作出响应，且因此对将差分写入电压脉冲VWRITE02施加到存储器单元MC1到MC3作出响应，如先前响应于将电压V1施加到字线WL1到WL3及将电压脉冲VBLWRIT1施加到位线BL且因此响应于将差分写入电压脉冲VWRITE01施加到存储器单元MC1到MC3所描述。
举例来说，存储器单元MC1到MC3响应于将差分写入电压脉冲VWRITE02施加到存储器单元MC1到MC3而骤回。举例来说，字线电压信号WL1到WL3分别响应于存储器单元MC1到MC3骤回而从电压V1增大到电压V116。举例来说，电流信号IMC1到IMC3分别从电流电平I0增大到电流电平I102、I103及I104以骤回而形成分别通过存储器单元MC1到MC3的电流脉冲。举例来说，感测电路系统1030-1到1030-3分别响应于存储器单元MC1到MC3分别骤回而切断到字线WL1到WL3的电流。举例来说，存储器单元MC1到MC3可响应于电压脉冲VBLWRIT2而进一步移动朝向状态1。在一些实例中，可在完成与将差分写入电压脉冲VWRITE02施加到存储器单元MC1到MC3相关联的写入之后执行结合存储器单元MC0所描述的感测操作。在一些实例中，可将写入电压脉冲施加到存储器单元MC1到MC3，直到感测操作验证存储器单元MC1到MC3处于状态1中。可以先前所描述的方式施加差分写入电压脉冲，直到存储器单元MC1到MC3达到状态1。
使用多个脉冲来编程存储器单元可允许在每一骤回事件期间调整传递给单元的能量，其可导致编程期间的总能量消耗减少。其还可允许通过调整骤回事件的数目来调整传递给单元的总能量。在每一骤回期间切断到单元的电流还可减少功耗。
在先前结合图10B所描述的并行编程的实例中，存储器单元MC1到MC3可因其相应骤回事件而一次一个地被选择。举例来说，存储器单元MC1到MC3可因其相应阈值电压而被一次一个地依序选择(例如，以具有最低阈值电压(例如，及/或最低阈值延迟)的存储器单元MC1开始且以具有最高阈值电压(例如，及/或最高阈值延迟)的存储器单元MC3结束)。此可防止一次一个以上单元骤回。检测电路系统(例如感测电路系统)检测相应单元的骤回，切断所述单元，且允许下一单元(例如，具有次最高阈值电压)骤回。图10B的实例中的并行编程可用于将存储器单元MC1到MC3的个别阈值延迟摊销于存储器单元MC1到MC3中。
字线信号VWL1到VWL3的电压响应于相应存储器单元MC1到MC3骤回而增大可为检测电路系统限制电流的结果。举例来说，相应字线WL1到WL3中的电流因相应存储器单元MC1到MC3骤回而增大。此防止其它单元骤回。
图11说明根据本发明的若干实施例的存储器阵列1100及相关联电路系统的一部分。举例来说，存储器阵列1100可为存储器阵列100的一部分。在图11的实例中，感测电路系统1130-0到1130-7由位线BL0/字线WL0到位线BL7/字线WL7共享。举例来说，字线WL0到WL7分别选择性地电耦合到感测电路系统1130-0到1130-7，同时位线BL0到BL7分别选择性地与感测电路系统1130-0到1130-7电隔离，且反之亦然。
当比较由共同耦合到字线且分别耦合到不同位线的存储器单元存储的数据与输入向量(例如图4)时，字线可选择性地电耦合到相应感测电路系统。当对共同耦合到位线且分别耦合到不同字线的存储器单元写入(例如图10A)时，字线可选择性地电耦合到相应感测电路系统。当比较共同耦合到位线且分别耦合到不同字线的存储器单元与输入向量时，位线可选择性地电耦合到相应感测电路系统。当对共同耦合到字线且分别耦合到不同位线的存储器单元写入(例如图9A)时，位线可选择性地电耦合到相应感测电路系统。
图12是根据本发明的若干实施例的例如电子存储器系统1200的设备的框图。存储器系统1200包含例如存储器装置1202的设备及例如存储器控制器(例如主机控制器)的控制器1204。控制器1204可包含(例如)处理器。控制器1204可耦合到(例如)主机且可从主机接收命令信号(或命令)、地址信号(或地址)及数据信号(或数据)及可将数据输出到主机。
存储器装置1202包含存储器单元的存储器阵列1206，例如交叉点存储器阵列。举例来说，存储器阵列1206可包含本文中所揭示的存储器阵列中的一或多者。
存储器装置1202包含用于锁存通过I/O电路系统1212提供于I/O连接1210上的地址信号的地址电路系统1208。由行解码器1214及列解码器1216接收及解码地址信号以存取存储器阵列1206。举例来说，行解码器1214及/或列解码器1216可包含驱动器，例如先前结合图5所描述的驱动器550及552或先前结合图6所描述的驱动器650及652。
存储器装置1202可通过使用感测/缓冲电路系统(其在一些实例中可为读取/锁存电路系统1220)感测存储器阵列列的电压及/或电流变化来感测(例如，读取)存储器阵列1206中的数据。读取/锁存电路系统1220可读取及锁存来自存储器阵列1206的数据。包含I/O电路系统1212用于通过I/O连接1210与控制器1204双向数据通信。包含写入电路系统1222来将数据写入到存储器阵列1206。
控制电路系统1224可解码由控制连接1226从控制器1204提供的信号。这些信号可包含用于控制对存储器阵列1206的操作(其包含数据读取及数据写入操作)的芯片信号、写入启用信号及地址锁存信号。
控制电路系统1224可包含于(例如)控制器1204中。控制器1204可单独或组合地包含其它电路系统、固件、软件等等。控制器1204可为外部控制器(例如，完全或部分位于与存储器阵列1206分离的裸片中)或内部控制器(例如，包含于相同于存储器阵列1206的裸片中)。举例来说，内部控制器可为状态机或存储器定序器。
在一些实例中，控制器1204可经配置以引起存储器装置1202至少执行本文中所描述的方法，例如比较、感测及写入。在一些实例中，存储器装置1202可包含感测放大器/反馈电路系统及锁存器，例如本文中所揭示的锁存器440、540、640。举例来说，存储器装置1202可包含先前结合图5及6所描述的电路系统。
如本文中所使用，术语“耦合”可包含无介入元件(例如，通过直接物理接触)的电耦合、直接耦合及/或直接连接或具有介入元件之间接耦合及/或连接。术语“耦合”可进一步包含彼此合作或相互作用(例如，成因果关系)的两个或两个以上元件。
所属领域的技术人员应了解，可提供额外电路系统及信号且已简化图12的存储器系统1200。应认识到，参考图12所描述的各种块组件的功能可未必分到集成电路装置的不同组件或组成部分。举例来说，集成电路装置的单个组件或组成部分可经调适以执行图12的一个以上块组件的功能。替代地，集成电路装置的一或多个组件或组成部分可经组合以执行图12的单个块组件的功能。
应了解，可对可用于固态存储器(例如，其可采用电阻可变存储器单元)中的一般存储器装置(例如存储器装置1202)独立实施先前结合XOR运算的实例所论述的运算功能及先前结合并行感测及并行写入的实例所论述的并行存取的实例。
尽管已在本文中说明及描述特定实例，但所属领域的一般技术人员应了解，经计算以实现相同结果的布置可取代所展示的特定实施例。本发明希望涵盖本发明的一或多个实施例的调适或变化。应了解，已以说明而非限制方式进行以上描述。应参考所附权利要求书以及此类权利要求书所授权的等效物的全范围来确定本发明的一或多个实例的范围。

Claims (21)

1.一种方法，其包括：
比较输入数据与存储于存储器单元中的存储数据；及
基于所述存储器单元是否响应于跨所述存储器单元的施加电压差分而骤回来确定所述输入数据是否匹配所述存储数据。
2.根据权利要求1所述的方法，其中所述存储器单元是将所述存储数据存储为存储数据向量的存储器单元群组的第一存储器单元，其中输入向量包括所述输入数据，且其中所述方法进一步包括：
比较所述输入向量与所述存储数据向量；
响应于确定所述群组中的所述单元中的任一者响应于跨所述群组中的所述存储器单元施加的电压差分而骤回，确定所述输入向量与所述存储数据向量之间不匹配；及
响应于确定所述群组中的所述单元中的任何者不响应于所述施加电压差分而骤回，确定所述输入向量与所述存储数据向量之间匹配。
3.根据权利要求1所述的方法，其进一步包括：响应于所述存储器单元骤回而确定所述输入数据不匹配所述存储数据。
4.根据权利要求3所述的方法，其进一步包括：响应于所述存储器单元骤回而将指示所述输入数据不匹配所述存储数据的数据存储于锁存器中。
5.根据权利要求3所述的方法，其进一步包括：防止额外存储器单元响应于所述存储器单元骤回而骤回。
6.根据权利要求3所述的方法，其进一步包括：防止响应于所述存储器单元骤回而比较额外输入数据与存储于额外存储器单元中的数据。
7.根据权利要求3所述的方法，其进一步包括：响应于所述存储器单元骤回而抑制耦合到所述存储器单元的信号线上的电流。
8.根据权利要求1所述的方法，其中：
响应于所述输入数据包括第一数据值，跨所述存储器单元施加的所述电压差分具有第一极性；及
响应于所述输入数据包括第二数据值，跨所述存储器单元施加的所述电压差分具有第二极性；及
所述方法进一步包括：
响应于所述所施加的电压差分具有所述第一极性或所述第二极性且所述存储器单元未响应于所述所施加的电压差分而骤回而确定所述输入数据与所述存储数据之间匹配；及
响应于所述电压差分具有所述第一极性或所述第二极性且所述存储器单元响应于所述所施加的电压差分而骤回而确定所述输入数据与所述存储数据之间不匹配。
9.根据权利要求1、3到5及7中任一权利要求所述的方法，其中所述所施加的电压差分是第一电压差分且比较所述输入数据与所述存储数据包括在第一时段期间跨所述存储器单元施加所述第一电压差分，且其中所述方法进一步包括通过在第二时段期间跨额外存储器单元施加第二电压差分来比较额外输入数据与存储于所述额外存储器单元中的额外存储数据，其中所述第一电压差分及所述第二电压差分具有相反极性。
10.一种设备，其包括：
多个第一信号线；
第二信号线；
多个存储器单元，其共同耦合到所述第二信号线及所述多个第一信号线的相应不同者；及
感测电路系统，其耦合到所述第二信号线且经配置以响应于在所述第二信号线上感测到骤回事件而指示输入数据不匹配存储于所述多个存储器单元中的存储数据，所述骤回事件指示所述多个存储器单元中的至少一者响应于将第一电压施加到所述多个第一信号线及将第二电压施加到所述第二信号线而骤回。
11.根据权利要求10所述的设备，其中：
所述感测电路系统经配置以响应于在所述第二信号线上感测到所述骤回事件而切断到所述第二信号线的电流；及
切断到所述第二信号线的所述电流用于防止所述多个存储器单元的任何其它存储器单元骤回。
12.根据权利要求10及11中任一权利要求所述的设备，其中
所述第一电压与所述第二电压之间的差具有第一极性或与所述第一极性相反的第二极性，且其中所述感测电路系统包括响应于所述第一极性及所述第二极性的感测放大器，所述感测放大器经配置以感测所述骤回事件；
所述感测电路系统进一步包括锁存器，其耦合到所述感测放大器且经配置以响应于所述感测放大器响应于所述第一极性而感测到所述骤回事件而从所述感测放大器接收第一信号及响应于所述感测放大器响应于所述第二极性而感测到所述骤回事件而从所述感测放大器接收第二信号；及
所述锁存器经配置以响应于接收所述第一信号或所述第二信号而存储指示所述输入数据与所述存储数据之间不匹配的数据值。
13.一种设备，其包括：
阵列，其包括骤回存储器单元；
控制器，其耦合到所述阵列且经配置以通过以下操作来实施输入数据值与由所述阵列的存储器单元存储的数据值之间的XOR函数：
响应于所述输入数据值是第一值：
跨所述存储器单元施加第一电压差分，所述第一电压差分具有第一极性；及
响应于所述所施加的第一电压差分而确定所述存储器单元是否骤回；及
响应于所述输入数据值是第二值：
跨所述存储器单元施加第二电压差分，所述第二电压差分具有与所述第一极性相反的第二极性；及
响应于所述所施加的第二电压差分而确定所述存储器单元是否骤回。
14.根据权利要求13所述的设备，其中所述控制器经配置以：
引起所述设备响应于确定所述存储器单元未响应于所述所施加的第一电压差分而骤回而指示所述第一值与所述存储数据值之间匹配且响应于确定所述存储器单元未响应于所述所施加的第二电压差分而骤回而指示所述第二值与所述存储数据值之间匹配；及
引起所述设备响应于确定所述存储器单元响应于所述所施加的第一电压差分而骤回而指示所述第一值与所述存储数据值之间不匹配且响应于确定所述存储器单元响应于所述所施加的第二电压差分而骤回而指示所述第二值与所述存储数据值之间不匹配。
15.根据权利要求13及14中任一权利要求所述的设备，其中所述控制器经配置以响应于所述存储器单元呈漂移状态而实施三元函数，所述漂移状态包括具有所述第一极性的第一阈值电压及具有所述第二极性的第二阈值电压，其中所述第一阈值电压的量值大于所述第一电压差分的量值且所述第二阈值电压的量值大于所述第二电压差分的量值。
16.根据权利要求13及14中任一权利要求所述的设备，其中每一骤回存储器单元展现取决于编程的极性的不对称阈值电压分布。
17.一种检测电路系统，其包括：
第一反馈电路，其经配置以从锁存器提供与使用第一极性信号来感测骤回存储器单元相关联的反馈给信号线驱动器；
第二反馈电路，其经配置以从所述锁存器提供与使用第二极性信号来感测所述骤回存储器单元相关联的反馈给所述信号线驱动器；及
其中所述锁存器经配置以响应于由所述第一反馈电路及所述第二反馈电路中的任一者检测的骤回事件而锁存第一数据值。
18.根据权利要求17所述的检测电路系统，其中
所述第一反馈电路包括第一电路系统，其耦合到所述信号线驱动器且经配置以响应于所述第一反馈电路检测到骤回事件而从所述锁存器接收第一信号，所述第一反馈电路响应于所述存储器单元响应于跨所述存储器单元施加所述第一极性信号而骤回而检测到所述骤回事件；
所述第二反馈电路包括第二电路系统，其耦合到所述信号线驱动器且经配置以响应于所述第二反馈电路检测到骤回事件而从所述锁存器接收第二信号，所述第二反馈电路响应于所述存储器单元响应于跨所述存储器单元施加所述第二极性信号而骤回而检测到所述骤回事件；及
所述第一电路系统经配置以引起所述信号线驱动器响应于从所述锁存器接收所述第一信号而切断到所述存储器单元的电流，且所述第二电路系统经配置以引起所述信号线驱动器响应于从所述锁存器接收所述第二信号而切断到所述存储器单元的电流。
19.根据权利要求17及18中任一权利要求所述的检测电路系统，其中
所述第一反馈电路包括下拉电路系统且所述锁存器包括耦合到所述下拉电路系统的第一负载电路系统，所述第一负载电路系统耦合到所述下拉电路系统以充当第一比较器；及
所述第二反馈电路包括上拉电路系统且所述锁存器包括耦合到所述上拉电路系统的第二负载电路系统，所述第二负载电路系统耦合到所述上拉电路系统以充当第二比较器。
20.根据权利要求17及18中任一权利要求所述的检测电路系统，其进一步包括耦合到所述锁存器且经配置以设置所述锁存器的操作电压范围的切换电路系统。
21.根据权利要求17及18中任一权利要求所述的检测电路系统，其中所述第一反馈电路及所述第二反馈电路各自包括反馈锁存器。
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