CN111446202B - 一种半导体器件隔离环的制造方法及半导体器件 - Google Patents
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Abstract
本申请实施例公开一种半导体器件隔离环的制造方法，所述方法包括：提供第一半导体衬底，所述第一半导体衬底具有正面和背面；在所述正面上形成第一电路元件；从所述背面形成贯穿所述第一半导体衬底的导电通孔，所述导电通孔用于与所述第一电路元件导电互连；在形成所述导电通孔的同时或在形成所述导电通孔之后，从所述背面形成位于所述第一半导体衬底内的隔离环，所述隔离环在所述第一半导体衬底的所述第一电路元件的形成区域与其他电路元件的形成区域之间形成绝缘隔离。
Description
技术领域
本申请实施例涉及半导体制造领域，特别涉及一种半导体器件隔离环的制造方法及半导体器件。
背景技术
典型的半导体集成电路(IC)设计要求一些电路元件与在该设计内的其他电路元件电隔离，以避免有害的电交互作用；例如，要求测试键结构(Test Key Structure)与主芯片区(Main Chip)的其他电路元件电隔离。在晶圆加工处理工艺中，一般会在芯片的切割道(Scribe Lane)上布置用于监测元件相关的电性参数的一些测试键结构，通过这些测试键结构来测试晶圆各项参数的合格率。在测试过程中，为了避免测试键结构与主芯片区的其他电路元件之间产生有害的电交互作用，通常需要在切割道和主芯片区之间设置隔离环来进行电隔离。然而，隔离环的形成相当于在衬底内形成了一道阻止电荷移动的屏障，这无疑会对后续的与衬底有关的制备过程造成影响；此外，隔离环的耐受情况如何，即隔离环能否确实有效地起到电隔离作用，也是本领域中需要探究的问题之一。
发明内容
有鉴于此，本申请实施例为解决现有技术中存在的至少一个问题而提供一种半导体器件隔离环的制造方法及半导体器件。
为达到上述目的，本申请实施例的技术方案是这样实现的：
第一方面，本申请实施例提供一种半导体器件隔离环的制造方法，所述方法包括：
提供第一半导体衬底，所述第一半导体衬底具有正面和背面；
在所述正面上形成第一电路元件；
从所述背面形成贯穿所述第一半导体衬底的导电通孔，所述导电通孔用于与所述第一电路元件导电互连；
在形成所述导电通孔的同时或在形成所述导电通孔之后，从所述背面形成位于所述第一半导体衬底内的隔离环，所述隔离环在所述第一半导体衬底的所述第一电路元件的形成区域与其他电路元件的形成区域之间形成绝缘隔离。
在一种可选的实施方式中，所述第一电路元件包括依次形成于所述第一半导体衬底上的栅介质层以及栅极层；
所述导电通孔与所述第一电路元件的所述栅极层导电互连。
在一种可选的实施方式中，形成所述隔离环，包括：
从所述背面刻蚀所述第一半导体衬底，形成贯穿所述第一半导体衬底的环形开口；
在所述环形开口内填充绝缘材料，以形成所述隔离环。
在一种可选的实施方式中，在形成所述导电通孔的同时，从所述背面形成位于所述第一半导体衬底内的隔离环，包括：
在从所述背面刻蚀所述第一半导体衬底时，形成了贯穿所述第一半导体衬底的所述环形开口和一孔形开口；所述孔形开口的直径大于所述环形开口的环宽；
填充所述绝缘材料；所述绝缘材料填满所述环形开口，以在所述环形开口内形成所述隔离环；所述绝缘材料未填满所述孔形开口，而在所述孔形开口的侧壁上形成绝缘侧墙；
在所述绝缘侧墙内填充导电材料，以在所述孔形开口内形成所述导电通孔。
在一种可选的实施方式中，所述半导体器件包括芯片区和切割道区，所述芯片区的外周形成有用于保护内部芯片的导电密封环；
所述第一电路元件位于所述切割道区；
所述隔离环位于所述第一电路元件与所述导电密封环之间。
在一种可选的实施方式中，所述第一电路元件包括测试键。
在一种可选的实施方式中，所述隔离环围绕所述导电密封环而设置。
在一种可选的实施方式中，所述隔离环围绕所述第一电路元件而设置。
在一种可选的实施方式中，在形成所述第一电路元件前，所述方法还包括：从所述正面形成延伸至所述第一半导体衬底内的浅沟道隔离结构，所述浅沟道隔离结构围绕所述第一电路元件的预设形成区域；
形成所述隔离环的步骤，包括：从所述背面形成与所述浅沟道隔离结构贯通的所述隔离环。
在一种可选的实施方式中，在形成所述导电通孔和所述隔离环前，所述方法还包括：
提供第二半导体衬底；
采用晶圆键合技术，将所述第一半导体衬底和所述第二半导体衬底键合在一起。
第二方面，本申请实施例提供一种半导体器件，包括：
第一半导体衬底，所述第一半导体衬底具有正面和背面；
位于所述正面上的第一电路元件；
贯穿所述第一半导体衬底的导电通孔，所述导电通孔与所述第一电路元件导电互连；
贯穿所述第一半导体衬底的隔离环，所述隔离环由贯穿所述第一半导体衬底的环形开口和填充在所述环形开口内的绝缘材料构成。
在一种可选的实施方式中，所述第一电路元件包括依次形成于所述第一半导体衬底上的栅介质层以及栅极层；
所述导电通孔与所述第一电路元件的所述栅极层导电互连。
在一种可选的实施方式中，所述导电通孔和所述隔离环的横截面积沿所述背面至所述正面的方向减小。
在一种可选的实施方式中，所述导电通孔位于一贯穿所述第一半导体衬底的孔形开口内；
所述孔形开口的直径大于所述隔离环的环宽。
在一种可选的实施方式中，所述隔离环围绕所述第一电路元件而设置。
在一种可选的实施方式中，所述隔离环的横截面积沿所述背面至所述正面的方向先减小后增大。
在一种可选的实施方式中，所述半导体器件还包括：
与所述第一半导体衬底键合的第二半导体衬底。
本申请实施例公开一种半导体器件隔离环的制造方法，所述方法包括：提供第一半导体衬底，所述第一半导体衬底具有正面和背面；在所述正面上形成第一电路元件；从所述背面形成贯穿所述第一半导体衬底的导电通孔，所述导电通孔用于与所述第一电路元件导电互连；在形成所述导电通孔的同时或在形成所述导电通孔之后，从所述背面形成位于所述第一半导体衬底内的隔离环，所述隔离环在所述第一半导体衬底的所述第一电路元件的形成区域与其他电路元件的形成区域之间形成绝缘隔离。本申请实施例中从半导体衬底的背面形成隔离环，并且所述隔离环与从背面贯穿半导体衬底的导电通孔同时形成或在所述导电通孔之后形成，从而避免了隔离环过早地形成而在半导体衬底内造成电荷移动的屏障，导致制备工艺中产生的离子无法穿过隔离环而聚集在第一电路元件中，进而损伤第一电路元件的情况。
附图说明
图1为本申请实施例提供的半导体器件隔离环的制造方法的实现流程示意图；
图2a-图2f为本申请一具体示例提供的半导体器件隔离环的制造方法中的结构示意图，其中，图2a、图2b和图2f为俯视图，图2c-图2e为剖视图；
图3本申请实施例提供的一种半导体器件。
具体实施方式
下面将参照附图更详细地描述本申请公开的示例性实施方式。虽然附图中显示了本申请的示例性实施方式，然而应当理解，可以以各种形式实现本申请，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本申请，并且能够将本申请公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本申请必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了能够更加详尽地了解本申请实施例的特点与技术内容，下面结合附图对本申请实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本申请实施例。
一种隔离电路元件的方法是在需要隔离的电路元件之间形成PNP结构以进行电性隔离，PNP结构一般是在对半导体衬底进行掺杂的时候与衬底内的阱区同步形成；例如，通过离子注入工艺在P型衬底内形成P阱，再在P阱内形成一个N阱，从而形成一PNP结构的隔离环。但这种PNP结构的隔离环存在以下问题：
1)由于在半导体制造工艺中，对半导体衬底的掺杂一般在最前期的工艺制程中完成，而后才进行膜层的沉积和刻蚀，从而在半导体衬底的正面形成元器件，最后再通过互连工艺将元器件的电极导电引出。因此，这种PNP结构的隔离环往往是在制造过程的一开始就形成了。然而，后面的制备工艺中经常有离子会进入到半导体衬底中，并需要经半导体衬底的表面移动到特定位置从而被导走；例如，在穿硅通孔(Though Silicon Via，TSV)工艺中，需要采用大量高能量的等离子体刻蚀硅衬底，此时硅衬底中由于已形成隔离环，进入到硅衬底内的等离子体无法穿过隔离环流向密封环(Seal ring)进而传导回机台腔室中，导致大量离子聚集在TSV所要连接的电路元件上。随着工艺的进行，离子逐渐累积在电路元件上，当累积到达一定数量时，将造成电路元件损伤。
2)PNP结构本质上是通过结来阻挡电荷移动，这种隔离结构存在一定的耐受极限，存在失效的风险。因而，采用PNP结构形成的隔离环难以做到完全的电隔离。
为此，提出了本申请实施例的以下技术方案。
本申请实施例提供了一种半导体器件隔离环的制造方法，图1为本申请实施例提供的半导体器件隔离环的制造方法的实现流程示意图，该方法主要包括以下步骤：
步骤101、提供第一半导体衬底，所述第一半导体衬底具有正面和背面。
步骤102、在所述正面上形成第一电路元件。
在本申请实施例中，所述第一半导体衬底可以为单质半导体材料衬底(例如为硅(Si)衬底、锗(Ge)衬底等)、复合半导体材料衬底(例如为锗硅(S iGe)衬底等)，或绝缘体上硅(SOI)衬底、绝缘体上锗(GeOI)衬底等。所述第一半导体衬底也可以称为第一晶圆、第一晶片、第一基板、或第一基片等；在所述第一半导体衬底为硅衬底的情况下，通常也称为第一硅晶圆、第一硅基片等。
步骤103、从所述背面形成贯穿所述第一半导体衬底的导电通孔，所述导电通孔用于与所述第一电路元件导电互连。
在本申请实施例中，贯穿所述第一半导体衬底的导电通孔也被称为TSV；首先，从所述背面刻蚀所述第一半导体衬底形成孔形开口，以暴露出位于所述第一半导体衬底正面的导电插塞(Contact，CT)；然后，在所述孔形开口内填充导电材料，形成与所述导电插塞导电连接的TSV。我们将所述导电插塞的另一端所连接的电路元件命名为“第一电路元件”，从而，所述TSV的作用在于与所述第一电路元件导电互连。这里，刻蚀所述第一半导体衬底例如采用干法刻蚀工艺执行。在实际应用时，所述刻蚀工艺具体可以是溅射刻蚀或等离子体刻蚀等工艺中的一种。
应当理解，TSV的形成工艺一般可以从衬底正面执行，也可以从衬底背面执行。当选择从衬底正面执行时，该工艺执行在形成元器件之前，即衬底上还没有沉积膜层或仅沉积少数膜层时对衬底进行刻蚀；在一些工艺中，可以不完全刻穿所述衬底，先形成一个底部终止于衬底内部的盲孔，而后在对衬底背面进行减薄时暴露出盲孔的底部，形成贯穿衬底的通孔。当选择从衬底背面执行时，衬底正面的元器件已制备完成；甚至于晶圆键合也已完成；此时，可以先对衬底进行减薄，进而在减薄后的衬底上刻蚀形成TSV。
在本申请实施例中，所述第一电路元件可以包括依次形成于所述第一半导体衬底上的栅介质层以及栅极层；从而形成的所述导电通孔与所述第一电路元件的所述栅极层导电互连。在实际应用时，所述栅介质层的材料包括以下至少一种：氧化硅、氮氧化硅、高介电常数材料。其中，所述高介电常数材料可以为二氧化铪。所述栅极层的材料例如是金属(如钨、铝)、半导体(如多晶硅)等。
在实际应用时，可以通过沉积工艺形成所述栅介质层以及所述栅极层，例如，化学气相沉积(Chemical Vapor Deposition，CVD)、物理气相沉积(Physical VaporDeposition，PVD)、等离子体增强化学气相沉积(Plasma-Enhanced CVD，PECVD)、溅镀(sputtering)、有机金属化学气相沉积(Metal-Organic Chemical Vapor Deposition，MOCVD)或原子层沉积(Atomic Layer Deposition，ALD)。
步骤104、在形成所述导电通孔的同时或在形成所述导电通孔之后，从所述背面形成位于所述第一半导体衬底内的隔离环，所述隔离环在所述第一半导体衬底的所述第一电路元件的形成区域与其他电路元件的形成区域之间形成绝缘隔离。
在本申请实施例中，所述隔离环为环形，所述环形的形状包括：圆形、多边形、椭圆形。
所述隔离环在所述第一半导体衬底的所述第一电路元件的形成区域与其他电路元件的形成区域之间形成绝缘隔离；作为一种实施方式，所述隔离环围绕所述第一电路元件而设置，从而所述隔离环可以将所述第一半导体衬底的所述第一电路元件与其他电路元件隔离开；作为另一种实施方式，所述隔离环围绕其他电路元件而设置，从而所述隔离环可以将其他电路元件与所述第一半导体衬底的所述第一电路元件隔离开。也就是说，在实际应用时，技术人员可以根据实际的隔离需求而设置隔离环的位置，从而实现第一半导体衬底上的电路元件之间的电隔离。
在本申请实施例提供的一个技术方案中，所述隔离环与从背面贯穿半导体衬底的导电通孔同时形成，从而在刻蚀所述半导体衬底的工艺中产生的离子(如高能量的等离子体)可以随着刻蚀工艺的进行，沿半导体衬底中未被刻穿的部分穿过，进而到达如密封环等位置处被导出至半导体衬底以外；即使有少量离子未被导出，或者在后续工艺中继续有离子进入到半导体衬底内，但是从所述隔离环形成之后，在第一电路元件中聚集的离子数量不会达到所述第一电路元件承受的阈值，从而不会造成第一电路元件受损失效。
在本申请实施例提供的另一技术方案中，所述隔离环在所述导电通孔之后形成，从而在刻蚀所述半导体衬底的工艺中产生的离子可以在半导体衬底内移动，并最终被导出至半导体衬底以外；而所述隔离环的形成工艺可以在所述导电通孔制备完成之后的某个阶段执行，并且所述隔离环的形成工艺在所述半导体器件的整个制备工艺中的顺序越靠后，即在半导体衬底内形成的电荷移动屏障越晚，受困于隔离环内的离子数量越少，对第一电路元件的不利影响越小。
在本申请实施例中，在形成所述导电通孔的同时或在形成所述导电通孔之后，从所述背面刻蚀所述第一半导体衬底，形成贯穿所述第一半导体衬底的环形开口；在所述环形开口内填充绝缘材料，以形成所述隔离环。从而形成的所述半导体器包括：第一半导体衬底，所述第一半导体衬底具有正面和背面；位于所述正面上的第一电路元件；贯穿所述第一半导体衬底的导电通孔，所述导电通孔与所述第一电路元件导电互连；贯穿所述第一半导体衬底的隔离环，所述隔离环由贯穿所述第一半导体衬底的环形开口和填充在所述环形开口内的绝缘材料构成。其中，所述绝缘材料例如是氧化硅；所述绝缘材料的材料不限于此，也可以是其它绝缘材料。本申请实施例中半导体器件中的隔离环是从半导体衬底的背面形成的，并且隔离环与从背面贯穿半导体衬底的导电通孔同时形成或在所述导电通孔之后形成，从而避免了隔离环过早地形成而在半导体衬底内造成电荷移动的屏障，导致制备工艺中产生的离子无法穿过隔离环而聚集在第一电路元件中，进而损伤第一电路元件的情况。且本申请实施例中以贯穿衬底且填充了绝缘材料的隔离环作为隔离结构，该隔离环的耐受程度和隔离程度均远远高于通过离子注入工艺形成的PNP结构的隔离环，可以实现完全的电隔离。
需要说明的是，采用上述方式形成的绝缘的隔离环仅为本申请实施例中一种可行的实施方式，并非为对本申请中形成隔离环方式的限制，本申请还可以采用其他方式与从背面贯穿半导体衬底的导电通孔同时或在所述导电通孔之后形成其他结构的具备电隔离功能的隔离环。
在本申请实施例中，所述隔离环与所述导电通孔同时形成的过程为：在从所述背面刻蚀所述第一半导体衬底时，形成了贯穿所述第一半导体衬底的所述环形开口和一孔形开口；由于所述孔形开口的直径大于所述环形开口的环宽；因此在填充所述绝缘材料时，所述绝缘材料可以填满所述环形开口，在所述环形开口内形成所述隔离环；而所述绝缘材料无法填满所述孔形开口，从而在所述孔形开口的侧壁上形成绝缘侧墙；在所述孔形开口的侧壁上形成绝缘侧墙后，再在所述绝缘侧墙内填充导电材料，以在所述孔形开口内形成所述导电通孔。其中，所述隔离环的环宽范围为100nm至1000nm。本申请实施例中以贯穿衬底且填充了绝缘材料的隔离环作为隔离结构，该隔离环的耐受程度和隔离程度均远远高于通过离子注入工艺形成的PNP结构的隔离环，可以实现完全的电隔离。
在本申请另一实施例中，在步骤102之前，所述方法还包括：从所述正面形成延伸至所述第一半导体衬底内的浅沟道隔离结构，所述浅沟道隔离结构围绕所述第一电路元件的预设形成区域；从所述背面形成与所述浅沟道隔离结构贯通的所述隔离环。需要说明的是，从所述背面形成所述隔离环时，所述隔离环的位置与所述浅沟道隔离结构的位置对应设置，从而所述隔离环可以与所述浅沟道隔离结构贯通。从所述背面形成与所述浅沟道隔离结构贯通的所述隔离环的过程为：从所述背面刻蚀所述第一半导体衬底，直到环形开口暴露所述浅沟道隔离结构后停止刻蚀，在所述环形开口内填充绝缘材料，从而形成与所述浅沟道隔离结构贯通的所述隔离环。
在本申请另一实施例中，在形成所述导电通孔和所述隔离环之前，所述方法还包括：提供第二半导体衬底；采用晶圆键合技术，将所述第一半导体衬底(第一晶圆)和所述第二半导体衬底(第二晶圆)键合在一起。在形成所述导电通孔的同时或在形成所述导电通孔之后，从所述背面刻蚀所述第一半导体衬底，以形成贯穿所述第一半导体衬底的环形开口；在所述环形开口内填充绝缘材料，以形成所述隔离环。所述第二半导体衬底也可以称为第二晶圆、第二晶片、第二基板、或第二基片等；在所述第二半导体衬底为硅衬底的情况下，通常也称为第二硅晶圆、第二硅基片等。
在一具体实施方式中，可以采用本申请实施例提供的半导体器件隔离环的制造方法形成切割道区与芯片区之间电路元件之间的隔离，从而防止切割道区的电路元件(如测试键)受到损伤。具体地，所述半导体器件可以包括芯片区和切割道区，所述芯片区的外周形成有用于保护内部芯片的导电密封环；所述第一电路元件可以位于所述切割道区；从而需要在芯片区和切割道区之间形成绝缘隔离时，所述隔离环可以设置于所述第一电路元件与所述导电密封环之间。需要说明的是，此时所述隔离环可以围绕所述导电密封环而设置，从而所述隔离环将所述第一电路元件和所述芯片区的内部芯片隔离开。其中，所述第一电路元件可以包括位于所述切割道区的测试键。本申请实施例中所述隔离环还可以实现测试键与内部芯片之间的电隔离。
以下结合图2a-图2f对本申请实施例提供的半导体器件隔离环的制造方法进行详细阐述。图2a-图2f为本申请一具体示例提供的半导体器件隔离环的制造方法中的结构示意图，其中，图2a、图2b和图2f为俯视图，图2c-图2e为剖视图。需要说明的是，图2a-图2f以采用本申请实施例提供的半导体器件隔离环的制造方法形成切割道区与芯片区之间电路元件之间的隔离为例进行说明，其中，所述第一电路元件为测试键。
图2a示出了所述第一半导体衬底正面的结构，如图2a所示，所述半导体器件包括第一半导体衬底210，所述第一半导体衬底210具有正面211和背面；所述第一半导体衬底210包括芯片区220和切割道区230，所述切割道区230形成有测试键(图中未示出)，所述芯片区220的外周形成有用于保护内部芯片的导电密封环221。
图2b示出了所述第一半导体衬底背面的结构，如图2b所示，在所述第一半导体衬底210的背面212上沉积形成图案化的光刻胶层240，所述图案化的光刻胶层240具有一环形开口241和一孔形开口242，所述环形开口241和所述孔形开口242暴露所述第一半导体衬底210。其中，所述孔形开口242的直径大于所述环形开口241的环宽。需要说明的是，图2b中仅仅只是示意出所述环形开口241和所述孔形开口242的形状，并未对所述环形开口241和所述孔形开口242之间的相对位置进行限制，在实际应用时，可以根据实际需求调整所述环形开口241和所述孔形开口242的位置。此外，为了清晰地示出各结构部分，图2b中针对所述环形开口241和所述孔形开口242的尺寸以及二者之间的相对尺寸进行了调整，这并不反应器件中的实际尺寸，也不应立即为构成对本申请实施例中相应结构的限制。
如图2c所示，以所述图案化的光刻胶层240为掩膜，采用干法刻蚀工艺从所述背面212刻蚀所述第一半导体衬底210，以形成贯穿所述第一半导体衬底210的环形开口213和孔形开口214。其中，贯穿所述第一半导体衬底210的所述孔形开口214的直径大于贯穿所述第一半导体衬底210的所述环形开口213的环宽。
如图2d所示，在所述半导体器件上沉积绝缘材料，由于贯穿所述第一半导体衬底210的所述孔形开口214的直径大于贯穿所述第一半导体衬底210的所述环形开口213的环宽；因此在沉积所述绝缘材料时，所述绝缘材料可以填满贯穿所述第一半导体衬底210的所述环形开口213，形成所述隔离环250；而所述绝缘材料无法填满贯穿所述第一半导体衬底210的所述孔形开口214，从而在贯穿所述第一半导体衬底210的所述孔形开口214的侧壁上形成绝缘侧墙。进一步，在贯穿所述第一半导体衬底210的所述孔形开口214的侧壁上形成绝缘侧墙后，再在所述绝缘侧墙内填充导电材料，以在贯穿所述第一半导体衬底210的所述孔形开口214内形成所述导电通孔260，形成的形成所述隔离环250和所述导电通孔260如图2e所示。其中，贯穿所述第一半导体衬底210的导电通孔260也被称为TSV。
最终形成的半导体器件的俯视图如图2f所示，所述隔离环250位于所述切割道区230(测试键)和所述导电密封环221(所述芯片区220)之间，且隔离环250围绕所述导电密封环221(所述芯片区220)设置。从而所述隔离环250可以实现测试键(第一电路元件)与内部芯片之间的电隔离。需要说明的是，图2a、2b和2f仅示意出了隔离环为矩形的情况，在实际应用时，隔离环的形状可以为任意环形的形状，如圆形、多边形、椭圆形等。
本申请实施例中将隔离环与导电通孔同时形成，从而在刻蚀所述半导体衬底的工艺中产生的离子(如高能量的等离子体)可以随着刻蚀工艺的进行，沿半导体衬底中未被刻穿的部分穿过，进而到达如密封环等位置处被导出至半导体衬底以外；即使有少量离子未被导出，或者在后续工艺中继续有离子进入到半导体衬底内，但是从所述隔离环形成之后，在第一电路元件中聚集的离子数量不会达到所述第一电路元件承受的阈值，从而不会造成第一电路元件受损失效。
本申请实施例公开一种半导体器件隔离环的制造方法，所述方法包括：提供第一半导体衬底，所述第一半导体衬底具有正面和背面；在所述正面上形成第一电路元件；从所述背面形成贯穿所述第一半导体衬底的导电通孔，所述导电通孔用于与所述第一电路元件导电互连；在形成所述导电通孔的同时或在形成所述导电通孔之后，从所述背面形成位于所述第一半导体衬底内的隔离环，所述隔离环在所述第一半导体衬底的所述第一电路元件的形成区域与其他电路元件的形成区域之间形成绝缘隔离。本申请实施例中从半导体衬底的背面形成隔离环，并且所述隔离环与从背面贯穿半导体衬底的导电通孔同时形成或在所述导电通孔之后形成，从而避免了隔离环过早地形成而在半导体衬底内造成电荷移动的屏障，导致制备工艺中产生的离子无法穿过隔离环而聚集在第一电路元件中，进而损伤第一电路元件的情况。
本申请实施例中还提供一种采用上述实施例中任意一项所述方法制备得到的半导体器件。图3示出了制备得到的半导体器件，如图3所示，所述半导体器件包括：第一半导体衬底310，所述第一半导体衬底310具有正面311和背面312；位于所述正面311上的第一电路元件320；贯穿所述第一半导体衬底310的导电通孔330，所述导电通孔330与所述第一电路元件320导电互连；贯穿所述第一半导体衬底310的隔离环340，所述隔离环340由贯穿所述第一半导体衬底310的环形开口和填充在所述环形开口内的绝缘材料构成。
在本申请实施例中，所述第一电路元件320包括依次形成于所述第一半导体衬底310上的栅介质层321以及栅极层322；所述导电通孔330与所述第一电路元件320的所述栅极层322导电互连。其中，贯穿所述第一半导体衬底的导电通孔也被称为TSV。
在本申请实施例中，所述导电通孔330和所述隔离环340的横截面积沿所述背面至所述正面的方向减小。需要说明的是，所述导电通孔330和所述隔离环340的目标横截面积为矩形，但在实际刻蚀工艺中，由于工艺的限制，通常会形成横截面积沿所述背面至所述正面的方向减小的通孔。在本申请实施例中，所述导电通孔330位于一贯穿所述第一半导体衬底310的孔形开口内；所述孔形开口的直径大于所述隔离环的环宽。
在本申请实施例中，所述半导体器件还包括：位于所述正面311上的其他电路元件(图中未示出)。所述隔离环340在所述第一电路元件320的形成区域与其他电路元件的形成区域之间形成绝缘隔离；作为一种实施方式，所述隔离环340围绕所述第一电路元件320而设置。从而所述隔离环可以将所述第一电路元件320与其他电路元件隔离开；作为另一种实施方式，所述隔离环340可以围绕其他电路元件而设置，从而所述隔离环340可以将其他电路元件与所述第一电路元件320隔离开。也就是说，在实际应用时，技术人员可以根据实际的隔离需求而设置隔离环的位置，从而实现第一半导体衬底上的电路元件之间的电隔离。
在本申请另一实施例中，所述隔离环的横截面积沿所述背面至所述正面的方向先减小后增大。需要说明的是，所述半导体器件还包括：位于所述正面上且延伸至所述第一半导体衬底内的浅沟道隔离结构，所述隔离环与所述浅沟道隔离结构贯通，从而所述隔离环的横截面积沿所述背面至所述正面的方向先减小后增大。
在本申请另一实施例中，所述半导体器件还包括：与所述第一半导体衬底310键合的第二半导体衬底(图中未示出)。
应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本申请的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。
本申请所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (15)
1.一种半导体器件隔离环的制造方法，其特征在于，所述方法包括：
提供第一半导体衬底，所述第一半导体衬底具有正面和背面；
在所述正面上形成第一电路元件；所述第一电路元件包括依次形成于所述第一半导体衬底上的栅介质层以及栅极层；
从所述背面形成贯穿所述第一半导体衬底的导电通孔，所述导电通孔用于与所述第一电路元件的所述栅极层导电互连；
在形成所述导电通孔的同时或在形成所述导电通孔之后，从所述背面形成位于所述第一半导体衬底内的隔离环，所述隔离环在所述第一半导体衬底的所述第一电路元件的形成区域与其他电路元件的形成区域之间形成绝缘隔离。
2.根据权利要求1所述的半导体器件隔离环的制造方法，其特征在于，形成所述隔离环，包括：
从所述背面刻蚀所述第一半导体衬底，形成贯穿所述第一半导体衬底的环形开口；
在所述环形开口内填充绝缘材料，以形成所述隔离环。
3.根据权利要求2所述的半导体器件隔离环的制造方法，其特征在于，在形成所述导电通孔的同时，从所述背面形成位于所述第一半导体衬底内的隔离环，包括：
在从所述背面刻蚀所述第一半导体衬底时，形成了贯穿所述第一半导体衬底的所述环形开口和一孔形开口；所述孔形开口的直径大于所述环形开口的环宽；
填充所述绝缘材料；所述绝缘材料填满所述环形开口，以在所述环形开口内形成所述隔离环；所述绝缘材料未填满所述孔形开口，而在所述孔形开口的侧壁上形成绝缘侧墙；
在所述绝缘侧墙内填充导电材料，以在所述孔形开口内形成所述导电通孔。
4.根据权利要求1所述的半导体器件隔离环的制造方法，其特征在于，所述半导体器件包括芯片区和切割道区，所述芯片区的外周形成有用于保护内部芯片的导电密封环；
所述第一电路元件位于所述切割道区；
所述隔离环位于所述第一电路元件与所述导电密封环之间。
5.根据权利要求4所述的半导体器件隔离环的制造方法，其特征在于，
所述第一电路元件包括测试键。
6.根据权利要求4所述的半导体器件隔离环的制造方法，其特征在于，
所述隔离环围绕所述导电密封环而设置。
7.根据权利要求1所述的半导体器件隔离环的制造方法，其特征在于，
所述隔离环围绕所述第一电路元件而设置。
8.根据权利要求7所述的半导体器件隔离环的制造方法，其特征在于，
在形成所述第一电路元件前，所述方法还包括：从所述正面形成延伸至所述第一半导体衬底内的浅沟道隔离结构，所述浅沟道隔离结构围绕所述第一电路元件的预设形成区域；
形成所述隔离环的步骤，包括：从所述背面形成与所述浅沟道隔离结构贯通的所述隔离环。
9.根据权利要求1所述的半导体器件隔离环的制造方法，其特征在于，在形成所述导电通孔和所述隔离环前，所述方法还包括：
提供第二半导体衬底；
采用晶圆键合技术，将所述第一半导体衬底和所述第二半导体衬底键合在一起。
10.一种半导体器件，其特征在于，包括：
第一半导体衬底，所述第一半导体衬底具有正面和背面；
位于所述正面上的第一电路元件；所述第一电路元件包括依次形成于所述第一半导体衬底上的栅介质层以及栅极层；
贯穿所述第一半导体衬底的导电通孔，所述导电通孔与所述第一电路元件的所述栅极层导电互连；
贯穿所述第一半导体衬底的隔离环，所述隔离环由贯穿所述第一半导体衬底的环形开口和填充在所述环形开口内的绝缘材料构成。
11.根据权利要求10所述的半导体器件，其特征在于，所述导电通孔和所述隔离环的横截面积沿所述背面至所述正面的方向减小。
12.根据权利要求10所述的半导体器件，其特征在于，所述导电通孔位于一贯穿所述第一半导体衬底的孔形开口内；
所述孔形开口的直径大于所述隔离环的环宽。
13.根据权利要求10所述的半导体器件，其特征在于，
所述隔离环围绕所述第一电路元件而设置。
14.根据权利要求10所述的半导体器件，其特征在于，
所述隔离环的横截面积沿所述背面至所述正面的方向先减小后增大。
15.根据权利要求10所述的半导体器件，其特征在于，所述半导体器件还包括：
与所述第一半导体衬底键合的第二半导体衬底。
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