CN111415920A - 高速集成电路的补偿网络 - Google Patents

高速集成电路的补偿网络 Download PDF

Info

Publication number
CN111415920A
CN111415920A CN201911219890.4A CN201911219890A CN111415920A CN 111415920 A CN111415920 A CN 111415920A CN 201911219890 A CN201911219890 A CN 201911219890A CN 111415920 A CN111415920 A CN 111415920A
Authority
CN
China
Prior art keywords
capacitance
protection device
esd protection
circuit
inductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201911219890.4A
Other languages
English (en)
Other versions
CN111415920B (zh
Inventor
刘西柯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Credo Technology Group Ltd
Original Assignee
Credo Technology Group Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Credo Technology Group Ltd filed Critical Credo Technology Group Ltd
Publication of CN111415920A publication Critical patent/CN111415920A/zh
Application granted granted Critical
Publication of CN111415920B publication Critical patent/CN111415920B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6672—High-frequency adaptations for passive devices for integrated passive components, e.g. semiconductor device with passive components only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6688—Mixed frequency adaptations, i.e. for operation at different frequencies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/645—Inductive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1206—Inductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

说明性阻抗匹配电路以及方法在不显著地增加成本或面积需求的情况下提供了增强的性能。一个说明性集成电路实施例包括：引脚，该引脚被配置成用于经由具有寄生电容的焊料凸块连接至基板焊盘；电感器，该电感器将引脚耦合至发射电路或者接收电路；第一静电放电(ESD)保护设备，该第一静电放电保护设备电连接至电感器的引脚端；以及第二ESD保护设备，该第二ESD保护设备电连接至电感器的电路端，其中第一ESD保护设备具有第一电容，该第一电容加上寄生电容等于耦合至电感器的电路端的总电容。

Description

高速集成电路的补偿网络
技术领域
本公开大体上涉及电子领域。本公开具体地涉及集成电路设备的终端高速数据链路。
背景技术
随着集成电路(IC)变得越来越小并且越来越快，满足其输入/输出(I/O)需求变得越来越具有挑战性。并行数据总线受到偏斜(skew)、串扰以及与电子封装和信号完整性有关的其他问题的阻碍。偏斜(并行数据信号的到达时间的差异)现在经常接近或超过高速通信信号的符号间隔，并且随着信令频率继续增加，串扰也变得越来越严重。随着封装变得越来越小，它们对能够支持的I/O引脚的数量以及间隔造成了物理限制。(如本文中所使用的，术语“引脚”指的是用于将IC连接至该IC所安装的基板的电触点。)
串行I/O具有某些优势，包括减少的引脚数以及相邻链路之间较少的干扰。为了使得多个信号能够被串行地携带，串行I/O总线配备了串行器/解串器(SERDES)接口。SERDES接口的串行器部分接受并行数据链路输入并且将其压缩为较少行的串行数据链路输出。SERDES接口的解串器部分接受串行数据链路输入并且将其扩展以重新构建原始并行数据。SERDES是有益的，因为它使得能够使用串行I/O以解决传统并行I/O的问题。SERDES接口包括接收器电路以及发射器电路，该接收器电路以及发射器电路可被包括作为任何集成电路(IC)的一部分，诸如用于对从各种其他芯片之间的数据传输进行路由的交换IC。
串行I/O通信通常在远远长于信号的代表性波长的信道中发生。相应地，电磁传输线模型可以是分析该信道的最佳方式。如果驱动器的阻抗与信道的特性阻抗失配，则该驱动器无法有效地向信道递送能量。如果接收终端的输入阻抗与信道的特性阻抗失配，则该信道无法有效地将信号递送至终端。此类失配导致信号反射，并且如果存在不止一个失配，则信号反射可进行多次往返，导致信号干扰以及损耗。往返延迟使得此类干扰能够影响后续符号，通常增加定时恢复的难度并且增加误码率(BER)。
电子设备通常采用安装在基板(诸如，电路板或插入件)上的IC。此类安装通常使用将引脚连接至基板上的焊盘的焊料凸块完成。在安装之前或在安装期间(或偶尔在安装之后)，IC引脚可能会受到静电放电(ESD)的影响；除非IC包含某种形式的ESD保护，否则这种高电压瞬变能够损坏IC的内部元件。ESD保护的原理是双重的：为提供低阻抗放电路径以分流ESD电流并且将引脚电压控制在安全水平以避免介电击穿。许多设备可被用于ESD元件，包括例如：二极管、MOS晶体管以及CMOS输出设备。ESD保护设备的固有电容在先进的CMOS技术中可以是较大的，例如，在2到8pF的范围内。在较高频率下，与该大电容相关的电抗变得与封装以及板接口的50Ω特性阻抗相当。这可导致显著的反射并且严重地限制芯片到芯片的信号带宽。
图1以及图2是表示组装半导体封装中的传送Rx电路以及传统Tx电路的示意图。这些附图示出了单端传输线模型以更为清晰地示出本发明的原理，但是作为实际问题，差分信令因其更高的抗噪声性以及减少的衰减而是优选的。本技术领域中的人员应当轻易地理解单端与差分信令设计之间相互关系以及如何在这些模式之间转换设备实现。
在图1中，焊料凸块102将封装基板焊盘101电连接至SERDES Rx电路110的引脚。ESD保护电路104被耦合至引脚以保护免受ESD的影响，并且终端元件105被耦合至引脚以提供偏置和/或近似阻抗匹配。ESD保护电路104可包括二极管、具有接地栅极的n型金属氧化物半导体晶体管、可控硅整流器或用于在不损害Rx电路110的情况下耗散高电压瞬变的替代机制。相似地，在图2中，凸块103将不同的封装基板焊盘101电连接至SERDES Tx电路120的引脚。ESD保护电路106被耦合至引脚以保护免受ESD的影响。虽然可能存在分开的终端元件，但是较为通常的情况下Tx电路120具有电压偏置和/或近似阻抗匹配作为驱动器设计的固有特征。
焊料凸块不仅仅提供电连接，也通常必须充当芯片与基板封装之间的结构连接和热流路径。(传统半导体封装中采用的接合线技术可能会受到寄生电感的影响，从而使得结合线不太适合高速信令。)由于这些其他功能以及接合机器的物理限制，焊料凸块的大小并没有随着IC线的宽度成比例减小。相应地，焊料凸块102、103通常表现与封装基板的接地平面之间不可减少的寄生电容。当I/O信令速率上升至千兆赫兹的范围中时，这种小型寄生电容自己或与IC的内部电容的组合可能足够导致反射以及信号损耗。
图3是图1和图2的示意性表示，包括寄生电容。该示意图是信号线和地面之间五个元件的并行布置，大致按照它们的效应的大小进行编号。元件R1是表示终端元件的电阻器；元件C2是表示ESD保护电路的电容的电容器；元件C3是表示Rx电路的输入电容(或Tx电路的输出电容)的电容器；元件C5是表示终端元件的寄生电容的电容器；并且C6是表示焊料凸块连接的寄生电容的电容器。这些电容相加地组合并且在较高的频率下它们对于阻抗失配的影响被放大。
阻抗失配的传统解决方案包括例如：通过例如增加信号线与地面之间的间隔来最小化寄生电容以减小电容耦合。然而，电路、终端、ESD以及凸块的固有电容通常无法令人满意地减小。
Sherif Galal等人于在2003年12月IEEE固态电路期刊第38卷第12期发表的题为“Broadband ESD Protection Circuits in CMOS Technology(CMOS技术中的宽带ESD保护电路)”建议在信号线与ESD保护的IC上的Tx或Rx电路之间使用T线圈电路以最小化ESD电容的影响。图4示出了具有节点A、B以及X的T线圈电路。节点A被耦合至信号线，该信号线由等效电路元件Vin以及RS表示。节点X耦合至ESD保护的Tx或Rx电路，该ESD保护的Tx或Rx电路有等效的电路元件CL表示。节点B耦合至终端元件，该终端元件由等效的电阻RT表示。T线圈由节点A与节点B之间串联的互耦的电感器L1以及L2组成，其中它们的中间端子耦合至节点X。该电感器具有互耦系数k。T线圈进一步包括节点A与节点B之间耦合的桥接电容器CB。如果设计恰当，则T线圈显示纯阻性输入阻抗，因此可以在较宽的频率范围内提供良好的阻抗匹配。然而，该技术完全不能解决焊料凸块的寄生电容问题。
授予Xiaohong Jiang等人的美国专利第8368174号建议在凸块与ESD保护的Rx电路之间使用电感器以形成pi配置，它在一些情况下可提供改进的插入性能。如果将该技术应用至我们的本SERDES示例，则示意性表示变成图5中所示出的。表示电感器的元件L3在元件C6(表示焊料凸块的寄生电容)与剩余元件(表示ESD保护、终端元件以及Tx或Rx电路)之间耦合。然而，当ESD电容和/或Tx/Rx电路的电容占主导地位时，该技术表现较差。
发明内容
相应地，本文中公开了在不显著地增加成本或面积需求的情况下提供了增强的性能的说明性阻抗匹配电路以及方法。一个说明性集成电路实施例包括：引脚，该引脚被配置成用于经由具有寄生电容的焊料凸块连接至基板焊盘；电感器，该电感器将该引脚耦合至发射或者接收电路；第一静电放电(ESD)保护设备，该第一静电放电保护设备电连接至电感器的引脚端；以及第二ESD保护设备，该第二ESD保护设备电连接至电感器的电路端，其中第一ESD保护设备具有第一电容，该第一电容加上寄生电容等于耦合至电感器的电路端的总电容。
用于提供具有静电放电(ESD)保护的集成电路引脚的一个示例性方法实施例包括：估计将引脚连接至基板焊盘的焊料凸块的寄生电容；将引脚耦合至具有电感器的芯片上电路；将第一ESD保护设备连接至电感器的引脚端，该第一ESD保护设备具有第一电容，该第一电容与寄生电容组合以在引脚端处提供第一总电容；并且将第二ESD保护设备连接至电感器的电路端，该第二ESD保护设备具有第二电容，该第二电容与芯片上电路的电容组合以在电路端提供第二总电容，其中第一总电容与第二总电容相匹配。
前述实施例中的每一个可以单独地或组合地实现，并且可以以任何合适的组合利用以下特征中的任何一个或多个来实现：1.第二ESD保护设备具有第二电容。2.所述发射或接收电路是具有输出电容的发射电路。3.总电容包括第二电容与输出电容之和。4.所述发射或接收电路是具有输入电容的接收电路。5.总电容包括第二电容与输入电容以及终端元件的寄生电容之和。6.电感器的电感至少部分地基于总电容以及针对连接至基板焊盘的信号线所预期的特性阻抗来设置。7.电感器的电感至少部分地基于总电容来设置，以在所选择的频率下匹配针对连接至基板焊盘的信号线所预期的特性阻抗。8.该电路进一步包括：第二引脚，该第二引脚被配置成用于经由第二焊料凸块连接至第二基板焊盘，该第二焊料凸块具有第二寄生电容；第二电感器，该第二电感器将第二引脚耦合至所述发射或接收电路以携带差分信号；第三静电放电(ESD)保护设备，该第三ESD保护设备电连接至第二电感器的引脚端；以及第四ESD保护设备，该第四ESD保护设备电连接至电感器的电路端。9.第三ESD保护设备具有第三电容，该第三电容与第二寄生电容相加等于耦合至电感器的第二电路端的第二总电容。10.芯片上电路包括串行器/解串器的发射电路。11.芯片上电路包括串行器/解串器的接收电路。12.第二总电容包括终端元件的寄生电容。13.电感器具有电感，该电感与第一总电容以及第二总电容组合与附接至焊盘的基板信号线的特性阻抗相匹配，焊盘当焊接时具有引脚的输入阻抗或输出阻抗。14.确定要经由引脚通信的信号的工作频率，其中特性阻抗的匹配在该工作频率下发生。15.该方法还包括：确定要经由引脚通信的信号的工作频率；以及至少部分地基于该工作频率选择总ESD保护设备的大小，其中第一ESD保护设备以及第二ESD保护设备一起提供总ESD保护设备的大小。16.响应于在引脚处的ESD事件，评估第一ESD保护设备以及第二ESD保护设备的性能。17.如果性能不足够，则增加第一ESD保护设备以及第二ESD保护设备中的至少一个的大小。18.所述增加包括：增加总ESD保护设备的大小；以及在第一ESD保护设备与第二ESD保护设备之间分配该增加以维持第一总电容与第二总电容之间的匹配。19.通过包括阻抗匹配作为优化参数以确定电感器的设计参数值。
附图说明
为了获取上述叙述以及本公开的其他增强以及目的的方式，将通过参考附图中示出的本公开的具体实施例以呈现对于以上简要描述的本公开的更为具体的描述。可以理解，这些附图只描绘了本公开的各典型实施例，并且因此不被认为是对其范围的限制，将通过使用附图并利用附加特征和细节来描述本公开，在附图中：
图1是表示传统Rx电路的示意性图。
图2是表示传统Tx电路的示意性图。
图3是上述传统电路的示意性表示。
图4是说明性T线圈电路的示意性图。
图5是pi配置的示意性表示。
图6是表示增强的Tx/Rx电路的示意性图。
图7是增强的Tx/Rx电路的示意性表示。
图8是说明性阻抗匹配设计方法的流程图。
图9是说明性的回波损耗相对于频率的曲线图。
具体实施方式
本文所示出的细节仅作为示例并且为了本公开的优选实施例的说明性讨论的目的，并且为了提供被认为是对本公开的各种实施例的原理和概念方面最有用并且容易理解的描述而呈现。就这一点而言，未做出尝试以示出比基本理解本公开所需更为具体的本公开的结构细节，结合附图的描述使得本领域技术人员明了本公开的若干形式可如何在实践中实施。
图6是根据本发明的一个实施例的在IC中制造并且在半导体封装中组装的I/O电路的示意性图。该I/O电路包括焊料凸块102，该焊料凸块102将封装基板焊盘101耦合至Rx电路110的引脚。如上文所述，终端元件105被耦合至引脚以提供电压偏置和/或协助阻抗匹配。在此处以两个较小的ESD保护设备132、133(各自均耦合至引脚)的形式提供了ESD保护以保护Rx电路110不受高压瞬变的影响。在下述(a)与(b)之间耦合电感130：(a)凸块102和第一ESD保护设备132；以及(b)第二ESD保护设备133、终端元件105和Rx电路110。
ESD保护设备132、133可各自包括二极管、具有接地栅极的n型金属氧化物半导体晶体管、可控硅整流器或用于耗散高电压瞬变的替代机制。每一个ESD保护设备具有固有电容，但是该电容是设备大小的函数。因为采用了两个而不是一个设备，所以可在两个设备之间划分总ESD电容。ESD电容在两个设备之间的划分由两个ESD保护设备的相对大小控制。例如，如果现有的设计使用具有给定P-N结区域的二极管提供ESD保护，则该二极管可以被替换为具有P-N结区域之和等于现有设计的给定的P-N结区域的两个二极管。如果第一二极管的结区域是原有结区域的25％，则其小信号电容将会是原有二极管的小信号电容的25％，至少达到一阶近似。因此，第二二极管将具有是原有二极管的结区域以及电容75％的结区域以及小信号电容。
相应地，图6的设计提供了pi配置，其中能够平衡电感器两侧上的电容。ESD设备中的每一个可以以并行的多个ESD设备的形式，并且设计的平衡电容的能力将继续存在。当电感器两侧上的电容大约相等时，该增强的设计提供在广泛的频率范围中的出色的阻抗匹配。
图7是增强的I/O电路的等效模型的示意性表示。该模型包括终端电阻(R1)的并行布置、第一ESD电容(C2)、Rx电路的输入电容(C3)以及终端元件的寄生电容(C5)。第二ESD电容(C8)与凸块的寄生电容(C6)并行地布置。如前所述，并行电容相加地组合。两个并行布置由电感器(L3)连接。
实质上，向电感器的两侧分配ESD保护使得在增加C8并且减少C4的同时维护相同水平的ESD保护。该额外的控制度指的设计能够提供反应性阻抗中的净减少，由此减少高频损耗以及信号反射。为了获得最佳性能，电感器前后的寄生电容应当相等，因为这是pi网络的理想形式。因此，在图6中，
Cbump+Cesd1＝Cesd2+Cterm+Cckt。
电感器130的电感可被选择以抵消电路的电容在目标操作频率下的电抗。因此，由于寄生电容导致的高频损耗以及由阻抗失配导致的信号反射均实质地减少。在一些实施例中，电感器130由单个芯片上电感器实现以保存相当大的模具空间。在一个实施例中，芯片上电感器是平面螺旋电感器，诸如外部尺寸、匝数、线中心之间的距离以及基板属性的结构参数都是确定电感器的性能以及电抗值的因素。电感器设计的指南请见学术文献。
尽管图6的设计包括Rx电路，所公开的原理也适用于Tx电路。虽然为了说明性目的示出了单端模型，这些原理也适用于差分信号发射器以及接收器。
图8是用于涉及集成电路的I/O的阻抗匹配电路的说明性方法的流程图。该过程在S201处开始，并且前进至S210。
在S210处，根据用于向IC电路的I/O引脚提供ESD保护的现有实践确定ESD设备的类型以及大小。注意，ESD保护设备的类型以及大小部分地取决于I/O引脚上的通信的工作频率。I/O的工作频率可对应于IC芯片与系统中其他设备之间的信号传送的波特率。ESD保护设备的性能可以通过使用不同的ESD测试模型的模拟来验证，诸如人体模型(HBM)，其模拟带电人体直接接触电子设备时发生的ESD事件。机器模型(MM)描述了ESD脉冲事件，其中带电机器在测试期间接触IC部件时放电。带电设备模型(CDM)模拟设备的自感放电，其中未接地的电子部件在制造或组装期间充电并且随后通过接地引脚放电。理想的ESD结构应当具有低R、低保持、非破坏性路径以分流所有模式的ESD脉冲。
在S212处，确定了耦合至I/O引脚的电路元件的等效阻抗值。可根据图6的示例采用等效的电路模型。在一个实施例中，提取的等效阻抗值包括封装基板上的信号线的特性阻抗、焊料凸块的寄生电容、所选择的ESD保护设备的固有电容、终端元件的寄生电容和电阻以及Tx或Rx电路的固有电容。
在S213处，所选择的ESD保护设备被划分为至少两个ESD设备以平衡电感器的两侧上的电容。理想地，该两个ESD设备的大小被设计成提供与原有ESD设备相同的ESD保护，并且根据下述方程平衡电容：
Cbump+Cesd1＝Cesd2+Cterm+Cckt。
在大多数情况下，ESD设备的固有电容随着它们的PN结的区域缩放，因此第一ESD保护设备的结的区域可增大第二ESD保护设备的结所减少的量，以在调整电感器的相反的端之间的平衡时维护ESD性能以及总电容。
在S215处，电感器的大小被优化以与在工作频率下的封装基板上的信号线的特性阻抗相匹配。优化电感器的目的在于减少信号损耗以及反射。回波损耗或系统响应可被用作优化的目标。回波损耗是反射波振幅与输入波振幅之比。可根据本领域技术人员熟知的方法来实现优化过程。例如，如果使用集总元件模型以执行优化，则可得出并且求解封闭式方程以确定最佳值。如果优化电感器设计的各种尺寸以及材料参数，则可以采用合适的非线性优化方法(诸如，Levenberg-Marquadt)以确定最佳参数值。
在S217处，执行布局后检查以验证I/O阻抗匹配电路的性能，包括ESD保护设备响应于ESD事件的性能。通过前述修改，该电路可能无法提供足够的低R、低保持、非破坏性路径以分流所有模式的ESD脉冲。
在S219处，如果芯片无法满足ESD需求，则调整一个或两个ESD保护设备的大小。例如，可将总ESD设备大小增加5％，并且根据需要调整单个ESD保护设备以在维护电感器的两侧上的电容平衡时提供总大小。可迭代框S215-S219，直至识别出合适的设计，此时方法在框S220中结束。
图9示出了根据前述原理设计的电路在频率范围内的回波损耗的说明性曲线图。该曲线图的X轴对应频率，并且该曲线图的Y轴对应以DB为单位的回波损耗。曲线图包括与使用图5的设计的电路的回波损耗频率特性对应的第一曲线240，以及与使用图7的设计的电路的回波损耗频率特性对应的第二曲线241。第二曲线241的回波损耗通常低于来自至多40GHz的第一曲线240。由于改进了阻抗匹配，实现了更低的反射损耗，因此实现了更好的系统性能。
本文中所描述的方法以及电路可被结合进任何合适的电路，包括处理器以及可编程逻辑设备(PLD)。PLD可包括可编程阵列逻辑(PAL)、可编程逻辑阵列(PLA)、现场可编程逻辑阵列(FPLA)、电可编程逻辑设备(EPLD)、点可擦除可编程逻辑设备(EEPLD)、逻辑单元阵列(LCA)、现场可编程栅极阵列(FPGA)、专用标准产品(ASSP)、专用集成电路(ASIC)。
对本领域技术人员来说，一旦完全了解以上公开内容，则众多替代形式、等效物和修改方案将变得显而易见。旨在将权利要求书解释为涵盖包含在所附权利要求书的范围内的所有这些替代形式、等效物和修改方案。

Claims (16)

1.一种集成电路(IC)，包括：
引脚，所述引脚被配置成用于经由焊料凸块连接至基板焊盘，所述焊料凸块具有寄生电容；
电感器，所述电感器将所述引脚耦合至发射电路或接收电路；
第一静电放电(ESD)保护设备，所述第一静电放电保护设备电连接至所述电感器的引脚端；以及
第二ESD保护设备，所述第二ESD保护设备电连接至所述电感器的电路端，
其中，所述第一ESD保护设备具有第一电容，所述第一电容与所述寄生电容相加等于耦合至所述电感器的所述电路端的总电容。
2.根据权利要求1所述的IC，其特征在于，所述第二ESD保护设备具有第二电容，其中所述发射电路或接收电路是具有输出电容的发射电路，并且其中所述总电容包括所述第二电容与所述输出电容之和。
3.根据权利要求1所述的IC，其特征在于，所述第二ESD保护设备具有第二电容，其中所述发射电路或者接收电路是具有输入电容的接收电路，并且其中所述总电容等于所述第二电容与所述输入电容以及终端元件的寄生电容之和。
4.根据权利要求1所述的IC，其特征在于，所述电感器的电感至少部分地基于所述总电容以及针对连接至所述基板焊盘的信号线所预期的特性阻抗来设置。
5.根据权利要求1所述的IC，其特征在于，所述电感器的电感至少部分地基于所述总电容来设置，以在所选择的频率下匹配针对连接至所述基板焊盘的信号线所预期的所述特性阻抗。
6.根据权利要求1所述的IC，进一步包括：
第二引脚，所述第二引脚被配置成用于经由第二焊料凸块连接至第二基板焊盘，所述第二焊料凸块具有第二寄生电容；
第二电感器，所述第二电感器将所述第二引脚耦合至所述发射电路或所述接收电路以携带不同的信号；
第三静电放电(ESD)保护设备，所述第三静电放电保护设备电连接至所述第二电感器的引脚端；以及
第四ESD保护设备，所述第四ESD保护设备电连接至所述电感器的电路端，
其中，所述第三ESD保护设备具有第三电容，所述第三电容与所述第二寄生电容相加等于耦合至所述电感器的所述第二电路端的第二总电容。
7.一种用于提供具有静电放电(ESD)保护的集成电路引脚的方法，所述方法包括：
估计将所述引脚连接至基板焊盘的焊料凸块的寄生电容；
将所述引脚耦合至具有电感器的芯片上电路；
将第一ESD保护设备连接至所述电感器的引脚端，所述第一ESD保护设备具有第一电容，所述第一电容与所述寄生电容组合以在所述引脚端处提供第一总电容；以及
将第二ESD保护设备连接至所述电感器的电路端，所述第二ESD保护设备具有第二电容，所述第二电容与所述芯片上电路的电容组合以在所述电路端处提供第二总电容，
其中所述第一总电容与所述第二总电容相匹配。
8.根据权利要求7所述的方法，其特征在于，所述芯片上电路包括串行器/解串器的发射电路。
9.根据权利要求7所述的方法，其特征在于，所述芯片上电路包括串行器/解串器的接收电路。
10.根据权利要求9所述的方法，其特征在于，所述第二总电容包括终端元件的寄生电容。
11.根据权利要求7所述的方法，其特征在于，所述电感器具有电感，所述电感与所述第一总电容以及所述第二总电容组合，匹配附接至所述焊盘的基板信号线的特性阻抗，所述焊盘当焊接时具有所述引脚的输入阻抗或输出阻抗。
12.根据权利要求11所述的方法，进一步包括：确定要经由所述引脚通信的信号的工作频率，其中所述特性阻抗的匹配在所述工作频率下发生。
13.根据权利要求7所述的方法，进一步包括：
确定要经由所述引脚通信的信号的工作频率；以及
至少部分地基于所述工作频率选择总ESD保护设备的大小，
其中所述第一ESD保护设备以及所述第二ESD保护设备一起提供所述总ESD保护设备的大小。
14.根据权利要求13所述的方法，进一步包括：
响应于在所述引脚处的ESD事件，评估所述第一ESD保护设备以及所述第二ESD保护设备的性能；以及
如果所述性能不足够，则增加所述第一ESD保护设备以及所述第二ESD保护设备中的至少一个的大小。
15.根据权利要求14所述的方法，其特征在于，所述增加包括：
增加所述总ESD保护设备的大小；以及
在所述第一ESD保护设备与所述第二ESD保护设备之间分配所述增加以维持所述第一总电容与所述第二总电容之间的所述匹配。
16.根据权利要求7所述的方法，进一步包括：通过包括阻抗匹配作为优化参数以确定所述电感器的设计参数值。
CN201911219890.4A 2019-01-07 2019-12-03 高速集成电路的补偿网络 Active CN111415920B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/241,481 US10971458B2 (en) 2019-01-07 2019-01-07 Compensation network for high speed integrated circuits
US16/241,481 2019-01-07

Publications (2)

Publication Number Publication Date
CN111415920A true CN111415920A (zh) 2020-07-14
CN111415920B CN111415920B (zh) 2023-08-15

Family

ID=71404518

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911219890.4A Active CN111415920B (zh) 2019-01-07 2019-12-03 高速集成电路的补偿网络

Country Status (2)

Country Link
US (1) US10971458B2 (zh)
CN (1) CN111415920B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11756905B2 (en) 2020-05-28 2023-09-12 Credo Technology Group Limited Package interface with improved impedance continuity

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11418026B1 (en) * 2021-03-22 2022-08-16 International Business Machines Corporation Electrostatic protection device
US11715706B2 (en) * 2021-07-22 2023-08-01 Nanya Technology Corporation Semiconductor chip, semiconductor device and electrostatic discharge protection method for semiconductor device thereof
CN114189980B (zh) * 2021-12-15 2024-06-11 摩尔线程智能科技(北京)有限责任公司 电路板组件

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6448865B1 (en) * 1999-02-25 2002-09-10 Formfactor, Inc. Integrated circuit interconnect system
TW573350B (en) * 2002-10-25 2004-01-21 Via Tech Inc Integrated circuit with electrostatic discharge protection
CN101009276A (zh) * 2006-01-23 2007-08-01 中国科学院微电子研究所 采用电感实现的射频信号集成静电释放保护电路
US8368174B1 (en) * 2010-07-09 2013-02-05 Altera Corporation Compensation network using an on-die compensation inductor
US20130163127A1 (en) * 2011-12-27 2013-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Esd protection circuit

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998047190A1 (en) 1997-04-16 1998-10-22 The Board Of Trustees Of The Leland Stanford Junior University Distributed esd protection device for high speed integrated circuits
US6459343B1 (en) * 1999-02-25 2002-10-01 Formfactor, Inc. Integrated circuit interconnect system forming a multi-pole filter
CN109388826B (zh) 2017-08-09 2023-09-12 默升科技集团有限公司 使能2.5d器件级静态时序分析的管芯接口

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6448865B1 (en) * 1999-02-25 2002-09-10 Formfactor, Inc. Integrated circuit interconnect system
TW573350B (en) * 2002-10-25 2004-01-21 Via Tech Inc Integrated circuit with electrostatic discharge protection
CN101009276A (zh) * 2006-01-23 2007-08-01 中国科学院微电子研究所 采用电感实现的射频信号集成静电释放保护电路
US8368174B1 (en) * 2010-07-09 2013-02-05 Altera Corporation Compensation network using an on-die compensation inductor
US20130163127A1 (en) * 2011-12-27 2013-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Esd protection circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11756905B2 (en) 2020-05-28 2023-09-12 Credo Technology Group Limited Package interface with improved impedance continuity

Also Published As

Publication number Publication date
CN111415920B (zh) 2023-08-15
US20200219828A1 (en) 2020-07-09
US10971458B2 (en) 2021-04-06

Similar Documents

Publication Publication Date Title
CN111415920B (zh) 高速集成电路的补偿网络
US9391451B1 (en) Distributed electrostatic discharge protection circuit
US7894173B2 (en) Enhancing bandwidth of ESD network using transformers
US20070001704A1 (en) Method and apparatus for equalization of connection pads
US7145413B2 (en) Programmable impedance matching circuit and method
EP2803139B1 (en) Driver circuit and method of generating an output signal
TWI548227B (zh) Inter-module communication device
US20100232480A1 (en) Capacitance Compensation System
KR20200063158A (ko) 칩 투 칩 통신 인터페이스를 위한 분배된 정전기 방전 보호
US8098079B2 (en) Receive circuit for connectors with variable complex impedance
KR20100096235A (ko) 고속 인터페이스들의 보호를 위한 임피던스 보상된 ｅｓｄ 회로 및 이를 이용하는 방법
TW201527986A (zh) 串列通訊中電氣隔離之技術
Dehlaghi et al. Ultra-short-reach interconnects for die-to-die links: Global bandwidth demands in microcosm
Kam et al. 40-Gb/s package design using wire-bonded plastic ball grid array
US8040813B2 (en) Apparatus and method for reduced loading of signal transmission elements
US6014037A (en) Method and component arrangement for enhancing signal integrity
US10685942B2 (en) Reflection-canceling package trace design
WO2016185847A1 (ja) 入出力インターフェース回路
Oikawa et al. A high-speed, long-reach signal design challenge for 2.5-D LSI based on a low-cost silicon interposer and a large-scale SSO analysis
US10522531B1 (en) Integrated circuit device and method of transmitting data in an integrated circuit device
US8024679B2 (en) Structure for apparatus for reduced loading of signal transmission elements
US11756905B2 (en) Package interface with improved impedance continuity
US11955418B2 (en) Compact routing package for high frequency isolation
US9111675B1 (en) Stacked inductor structure
CN117459007A (zh) 电子装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant