CN111403418B - 阵列基板及其制作方法、显示器件 - Google Patents

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Abstract

本发明涉及一种阵列基板及其制作方法、显示器件，该阵列基板包括衬底、有源层、栅极绝缘层、栅极层、中间介电层、半导体层、漏电极以及源电极；有源层设置在衬底上，栅极绝缘层设置在有源层上，栅极层设置在栅极绝缘层上，中间介电层设置在栅极层以及栅极绝缘层上，半导体层经由第一孔洞中与第二电极连接区形成PN结，漏电极设置在半导体层上，源电极经由第二孔洞与第一电极连接区电性连接。本发明通过设置半导体层与有源层的第二电极连接区形成PN结，形成二极管结构，使阵列基板的电流只能往一个方向流动，从而减小了可能产生的漏电流。

Description

阵列基板及其制作方法、显示器件
技术领域
本发明涉及显示技术领域，特别是涉及一种阵列基板及其制作方法、显示器件。
背景技术
目前的平板显示中，为达到高分辨率而广泛采用了阵列基板作为有源驱动显示的基础，以此来获得高速图像转换和更高分辨率的显示效果。其中，阵列基板作为有源驱动的重要组成部分，目前主流驱动器件为非晶硅、多晶硅和氧化物阵列基板。其中，低温多晶硅技术是目前公认的最适用于手机平板终端高精细显示的阵列基板制造技术。低温多晶硅阵列基板具有高迁移率、低开启电压、高可靠性和稳定性等优点，比起非晶硅阵列基板，多晶硅阵列基板的漏电流(Ioff)也更加小。但是，相比氧化物阵列基板，其漏电流高出了1～2个数量级，虽然目前低温多晶硅阵列基板的漏电流基本上能够符合要求，但它实际上会增加显示器的功耗，减小了制作过程中的工艺窗口。因此，仍然有必要降低低温多晶硅阵列基板的漏电流。
发明内容
基于此，有必要提供一种能够减小漏电流的阵列基板及其制作方法、显示器件。
一种阵列基板，包括：
衬底；
有源层，设置在所述衬底上，所述有源层具有第一电极连接区和第二电极连接区；
栅极绝缘层，设置在所述有源层上；
栅极层，设置在所述栅极绝缘层上；
中间介电层，设置在所述栅极层以及所述栅极绝缘层上，所述中间介电层设有贯穿所述中间介电层以及所述栅极绝缘层直至所述第二电极连接区的第一孔洞，所述中间介电层设有贯穿所述中间介电层以及所述栅极绝缘层直至所述第一电极连接区的第二孔洞；
半导体层，位于所述第一孔洞中且与所述第二电极连接区形成PN结；
漏电极，设置在所述半导体层上；以及
源电极，经由所述第二孔洞与所述第一电极连接区电性连接。
在其中一个实施例中，所述中间介电层包括第一中间介电层和第二中间介电层，所述第一中间介电层设置在所述栅极层以及所述栅极绝缘层上，所述第二中间介电层设置在所述第一中间介电层上，所述阵列基板上沉积有第一电容电极和第二电容电极，所述第一电容电极设置在所述栅极绝缘层与所述第一中间介电层之间，所述第二电容电极设置在所述第一中间介电层与所述第二中间介电层之间，且所述第一电容电极在所述衬底上的正投影与所述第二电容电极在所述衬底上的正投影至少部分重叠。
在其中一个实施例中，所述第二电极连接区的材质为N型半导体，所述半导体层的材质为P型半导体。
在其中一个实施例中，所述第二电极连接区的材质为P型半导体，所述半导体层的材质为N型半导体。
在其中一个实施例中，所述中间介电层设有贯穿所述中间介电层以及所述栅极绝缘层直至所述第二电极连接区的第三孔洞以及贯穿所述中间介电层至所述栅极层的第四孔洞，所述漏电极包括第一漏电极和第二漏电极，所述第一漏电极经由所述第三孔洞与所述第二电极连接区电性连接，所述第二漏电极设置在所述半导体层上，且所述第二漏电极还经由所述第四孔洞与所述栅极层电性连接。
在其中一个实施例中，所述第二电极连接区的材质为N型半导体，所述半导体层的材质为P型半导体。
在其中一个实施例中，所述第二电极连接区的材质为P型半导体，所述半导体层的材质为N型半导体。
在其中一个实施例中，所述阵列基板还包括钝化层，所述钝化层设置在所述漏电极、所述源电极以及所述中间介电层上。
在其中一个实施例中，所述阵列基板还包括平坦层，所述平坦层设置在所述钝化层上。
一种阵列基板的制作方法，包括以下步骤：
在衬底上制作有源层；
在所述有源层上制作栅极绝缘层；
在所述栅极绝缘层上制作栅极层；
在所述栅极层以及所述栅极绝缘层上制作中间介电层；
制作贯穿所述中间介电层以及所述栅极绝缘层直至所述有源层的第二电极连接区的第一孔洞；
在所述第一孔洞内且在所述第二电极连接区上制作半导体层，使所述半导体层与所述第二电极连接区形成PN结；
制作贯穿所述中间介电层以及所述栅极绝缘层直至所述有源层的第一电极连接区的第二孔洞；
在所述半导体层上制作漏电极；
制作经由所述第二孔洞与所述第一电极连接区电性连接的源电极。
在其中一个实施例中，所述在所述栅极层以及所述栅极绝缘层上制作中间介电层的步骤包括：
在所述栅极绝缘层上制作第一电容电极，在所述栅极层、所述栅极绝缘层以及所述第一电容电极上制作第一中间介电层，在所述第一中间介电层上制作第二电容电极，使所述第一电容电极在所述衬底上的正投影与所述第二电容电极在所述衬底上的正投影至少部分重叠，在所述第一中间介电层以及所述第二电容电极上制作第二中间介电层。
在其中一个实施例中，还包括以下步骤：
制作贯穿所述中间介电层以及所述栅极绝缘层直至所述第二电极连接区的第三孔洞以及贯穿所述中间介电层至所述栅极层的第四孔洞；
制作漏电极，所述漏电极包括第一漏电极和第二漏电极，所述第一漏电极经由所述第三孔洞与所述第二电极连接区电性连接，所述第二漏电极与所述半导体层电性连接，且所述第二漏电极还经由所述第四孔洞与所述栅极层电性连接。
一种显示器件，包括上述任一实施例的阵列基板以及设置在所述阵列基板上的发光功能层，所述发光功能层由所述阵列基板驱动发光。
与现有方案相比，本发明具有以下有益效果：
上述阵列基板及其制作方法、显示器件，通过设置半导体层与有源层的第二电极连接区形成PN结，形成二极管结构，使阵列基板的电流只能往一个方向流动，从而减小了可能产生的漏电流。
附图说明
图1为一实施例的阵列基板的结构示意图；
图2为另一实施例的阵列基板的结构示意图；
图3为图1所示的阵列基板的一种制作流程示意图，其中a～i分别为各个制作步骤所获得的中间产品；
图4为包含图1所示的阵列基板的一种驱动电路图；
图5为包含图1所示的阵列基板的另一种驱动电路图；
图6为包含图2所示的阵列基板的一种驱动电路图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。
如图1所示，本发明一实施例的阵列基板100，包括衬底110、有源层、栅极绝缘层130、栅极层140、中间介电层、半导体层180、漏电极190b以及源电极190a。
有源层设置在衬底110上，有源层具有第一电极连接区120a和第二电极连接区120c。栅极绝缘层130设置在有源层上。栅极层140设置在栅极绝缘层130上，栅极层140和有源层由栅极绝缘层130绝缘隔开。中间介电层设置在栅极层140以及栅极绝缘层130上。中间介电层设有贯穿中间介电层以及栅极绝缘层130直至第二电极连接区120c的第一孔洞，中间介电层设有贯穿中间介电层以及栅极绝缘层130直至第一电极连接区120a的第二孔洞。半导体层180位于第一孔洞中且设置在第二电极连接区120c上。漏电极190b设置在半导体层180上，源电极190a经由第二孔洞与第一电极连接区120a电性连接。
其中，半导体层180与第二电极连接区120c的半导体类型相反，也即，若有源层的第二电极连接区120c为P型半导体，则半导体层180为N型半导体；若有源层的第二电极连接区120c为N型半导体，则半导体层180为P型半导体。通过这样的设置，有源层的第二电极连接区120c与半导体层180形成了PN结，也即二极管结构。
如图1所示，通过以上设置，二极管结构串联连接到漏电极190b的一侧，使阵列基板100的电流只能往一个方向流动，从而减小了可能产生的漏电流。
可理解，将半导体层180设置在有源层的第一电极连接区120a一侧，与第一电极连接区120a形成了PN结，源电极190a设置在半导体层180上，漏电极190b与第二电极连接区120c电性连接，也可以获得上述效果。需要说明，在本发明中，第一电极连接区和第二电极连接区，以及源电极和漏电极是相对的概念，上述两种情况均应在本发明的保护范围之内。
衬底110用于承载阵列基板100的其他层，并且还可以用于承载OLED、QLED或液晶元器件等。衬底110可以是刚性衬底110或者柔性衬底110，刚性衬底110可以是陶瓷材质、各类玻璃材质等，柔性衬底110可以是PI(聚酰亚胺)与其衍生物、PEN(聚萘二甲酸乙二醇酯)、PEP(磷酸烯醇式丙酮酸)以及二亚苯基醚树脂等。
有源层为半导体材料，一般情况下，若在半导体的第一电极连接区120a、第二电极连接区120c两端加载电压，半导体内部不会有电流(但会有极其微小的漏电流流动；而当栅极相对第一电极连接区120a、第二电极连接区120c存在压降且达到一个阈值电压(Vth)时，半导体内部会受栅极的影响而降低其电阻率，从而会有104倍以上的电流量的变化，即源/漏导通，从而起到通过栅极来控制第一电极连接区120a、第二电极连接区120c是否导通的功能。
有源层的材料可以是非晶硅、多晶硅、氧化物半导体、有机物半导体或硫化钼半导体等。较优地，有源层的材料选用多晶硅材料，具有较高的迁移率，且其半导体特性较非晶硅、氧化物半导体材料有较好的可控性，可以通过离子掺杂、金属诱导掺杂等方法控制其为P型半导体或为N型半导体。
如图1所示，有源层包括沟道部120b以及分别与沟道部120b连接的第一电极连接区120a和第二电极连接区120c，其中，第一电极连接区120a和第二电极连接区120c为半导体经过导体化后的材料，沟道部120b保持半导体的特性，是阵列基板100中最重要的组成部分。
栅极绝缘层130为有机阵列基板100的一个重要结构。一方面，栅极绝缘层130起到隔绝有源层和栅极层140的作用，使有源层和栅极层140只能通过电场感应互相作用；另一方面，栅极绝缘层130的厚度、膜层性质等等对阵列基板100的电性能影响非常大，例如阵列基板100的迁移率、漏电流、阈值电压等等。栅极绝缘层130的材料可以是有机绝缘材料、也可以是无机绝缘材料，其中无机绝缘材料可以是氮化硅、氧化硅、氮氧化硅、碳氧化硅、氧化铝等等。
栅极层140为导电电极。当向栅极层140加载一个阈值电压(Vth)时，有源层会因这个电压而改变其导电性质，这样可以起到控制有源层中电流的作用。栅极层140的材料可以是无机物、有机物或纳米线等，其中无机物可以是铝、钼、钛、铜、银或金等导电金属或其合金、组合叠层。
中间介电层为绝缘材料，可以是有机绝缘材料、也可以是无机绝缘材料，其中无机绝缘材料可以是氮化硅、氧化硅、氮氧化硅、碳氧化硅、氧化铝等等。
半导体层180可以是非晶硅、多晶硅、氧化物半导体、有机物半导体、硫化钼半导体等。若有源层的第二电极连接区120c为P型半导体，则半导体层180为N型半导体；若有源层的第二电极连接区120c为N型半导体，则半导体层180为P型半导体。通过这样的设置，有源层的第二电极连接区120c与半导体层180形成了PN结，也即二极管结构。根据二极管的结构及导电特性，宏观电流只能从P型半导体一侧流向N型半导体一侧，即二极管的单向导电性。根据有源层的第二电极连接区120c和半导体层180的导电特性，可以确定二极管在薄膜电路中的方向。并且，通过控制有源层的第二电极连接区120c的掺杂浓度与半导体层180的掺杂浓度，可以控制二极管的特性变化，例如二极管的开启电压、最大正向平均电流等等。
漏电极190b以及源电极190a为导电电极，通常承担数据电压的输入和显示屏的外围电流通路等作用。漏电极190b以及源电极190a一般为具有较低电阻，导电特性较好的薄膜导电层，可以是铝、钼、钛、铜、银、金等导电金属及其合金、组合叠层。如图1所示，漏电极190b与有源层的第二电极连接区120c电性连接，源电极190a与有源层的第一电极连接区120a电性连接，向漏电极190b/第二电极连接区120c、源电极190a/第一电极连接区120a之间加载电压形成回路后，通过控制栅极的电压来控制漏电极190b/第二电极连接区120c、源电极190a/第一电极连接区120a之间是否有电流通过，从而达到开关的作用。
如图1所示，在其中一个示例中，中间介电层包括第一中间介电层150a和第二中间介电层150b。第一中间介电层150a设置在栅极层140以及栅极绝缘层130上。第二中间介电层150b设置在第一中间介电层150a上。在本示例中，阵列基板100上沉积有第一电容电极160和第二电容电极170。第一电容电极160设置在栅极绝缘层130与第一中间介电层150a之间。第二电容电极170设置在第一中间介电层150a与第二中间介电层150b之间。并且，第一电容电极160在衬底110上的正投影与第二电容电极170在衬底110上的正投影至少部分重叠。在图1所示的示例中，第一电容电极160设置在栅极绝缘层130延伸至有源层之外的区域上。
第一电容电极160、第二电容电极170以及第一中间介电层150a共同组成薄膜电路中的电容结构，通过控制所述第一中间介电层150a的厚度以及第一电容电极160和第二电容电极170的交叠面积，可以设计电容的大小。
第一电容电极160和第二电容电极170均为导电材质，如可以是铝、钼、钛、铜、银或金等导电金属或其合金、组合叠层。
在本示例中，第一中间介电层150a的一个作用是隔绝栅极层140与其面其他导电电极的电性连接；它的另一个作用是作为驱动电路中电容的介电材料部分，是形成电容不可或缺的部分。在其中一个示例中，第一中间介电层150a的材料为氮化硅，其制备容易，且具有较高的介电常数。
第二中间介电层150b与第一中间介电层150a结构、作用比较相近，主要起到隔绝栅极层140和第二电容电极170与其上其他导电电极的电性连接以及减少寄生电容的作用。在其中一个示例中，第二中间介电层150b的材料为氮化硅和氧化硅的叠型膜层，由于氧化硅的成膜速率可以较高，叠层结构可以增加上下电极之间的击穿电压，防止电压加载过高时的击穿现象。
如图2所示，在其中一个示例中，中间介电层设有贯穿中间介电层以及栅极绝缘层130直至第二电极连接区120c的第三孔洞以及贯穿中间介电层至栅极层140的第四孔洞，漏电极包括第一漏电极190b’和第二漏电极190b”，第一漏电极190b’经由第三孔洞与第二电极连接区120c电性连接，第二漏电极190b”设置在半导体层180上，且第二漏电极190b”还经由第四孔洞与栅极层140电性连接。在图2所示的示例中，第三孔洞贯穿第二中间介电层150b、第一中间介电层150a以及栅极绝缘层130直至第二电极连接区120c，第一漏电极190b’从第二电极连接区120c开始向第二中间介电层150b延伸；第四孔洞贯穿第二中间介电层150b、第一中间介电层150a直至栅极层140，第二漏电极190b”从栅极层140开始向第二中间介电层150b延伸并且连接于半导体层180。在本示例中，栅极层140、第二漏电极190b”、半导体层180和第二电极连接区120c组成了二极管并联于栅极与源漏极的结构。
在其中一个示例中，阵列基板100还包括钝化层(图未示)，钝化层设置在漏电极190b、源电极190a以及第二中间介电层150b上。钝化层主要起到保护其下的电极材料不受外界污染的作用。钝化层为绝缘材料，如可以是氮化硅、氧化硅、氮氧化硅、碳氧化硅、氧化铝等等。
在其中一个示例中，阵列基板100还包括平坦层1100，平坦层1100设置在钝化层上。平坦层1100主要起到保护作用，同时，其材料特性使得能够更好地在凹凸不平的表面铺展开来，形成一个比较平坦的膜面，使得其上的材料能够在一个比较平坦的表面成膜，保证其上材料的稳定性，降低短路开路的风险。平坦层1100的材料可以是聚酰亚胺(PI)等有机光阻材料，可以是通过涂布、曝光、显影形成图案化的膜层。
在其中一个示例中，阵列基板100还包括阳极层1110，阳极层1110设置在平坦层1100上且与漏电极190b电性连接。在上述并联方案中，阳极层1110与第一漏电极190b’电性连接。阳极层1110为导电电极。在液晶显示器中，阳极层1110作为驱动液晶运动的上下电极的一部分。在OLED显示器中，阳极层1110是OLED发光器件结构的一部分，起到注入空穴或电子的作用。阳极层1110的材料可以是ITO(氧化铟锡)、IZO(氧化铟锌)等金属氧化物导电材料、PEDOT(3,4-乙烯二氧噻吩单体)等有机导电材料、铝、鉬、钛、铜、银、金等等导电金属及其合金、组合叠层等。在其中一个示例中，阳极层1110为ITO/Ag/ITO叠层。
在其中一个示例中，阵列基板100还包括像素定义层1120，像素定义层1120设置在平坦层1100和阳极层1110上。像素定义层1120为图案化后形成一些可供填充区域的绝缘膜层，作用是通过将如OLED材料填充到该区域形成像素结构，同时可以起到保护材料、减少OLED器件短路/开路的风险。
在其中一个示例中，阵列基板100还包括支撑柱层1130，支撑柱层1130设置在像素定义层1120上。支撑柱层1130为图案化后形成多根较高的柱子状绝缘膜层，这些膜层大量分布在显示器中，在液晶、OLED的封装制程中，起到支撑两面玻璃相互组装时的压力的作用，保护其下面的功能膜层/器件。
进一步地，本发明还提供一种显示器件，包括上述任一示例的阵列基板100以及设置在阵列基板100上的发光功能层，发光功能层由阵列基板100驱动发光。
上述阵列基板100与显示器件，通过设置半导体层180与有源层的第二电极连接区120c形成PN结，形成二极管结构，使阵列基板100的电流只能往一个方向流动，从而减小了可能产生的漏电流。
上述阵列基板100与显示器件可应用于平板显示、电视显示、电子纸、逻辑与存储电路、柔性显示等领域，例如手机、电视机、平板电脑、显示器、VR/AR装置、电脑、车载显示器或其他任何具有显示功能的产品或部件等等。
进一步地，如图3所示，本发明还提供一种阵列基板100的制作方法，包括以下步骤：
在衬底110上制作有源层120；
在有源层120上制作栅极绝缘层130；
在栅极绝缘层130上制作栅极层140；
在栅极层140以及栅极绝缘层130上制作中间介电层；
制作贯穿中间介电层以及栅极绝缘层130直至有源层的第二电极连接区120c的第一孔洞；
在第一孔洞内且在第二电极连接区120c上制作半导体层180，使半导体层180与第二电极连接区120c形成PN结；
制作贯穿中间介电层以及栅极绝缘层130直至有源层的第一电极连接区120c的第二孔洞；
在半导体层180上制作漏电极190b；
制作经由第二孔洞与第一电极连接区120a电性连接的源电极190a。
在其中一个示例中，在栅极层140以及栅极绝缘层130上制作中间介电层的步骤包括：
在栅极绝缘层130上制作第一电容电极160。在栅极层140、栅极绝缘层130以及第一电容电极160上制作第一中间介电层150a。在第一中间介电层150a上制作第二电容电极170，使第一电容电极160在衬底110上的正投影与第二电容电极170在衬底110上的正投影至少部分重叠。在第一中间介电层150a以及第二电容电极170上制作第二中间介电层150b。
在其中一个示例中，该阵列基板100的制作方法还包括以下步骤：
制作漏电极，漏电极包括第一漏电极190b’和第二漏电极190b”，第一漏电极190b’经由第三孔洞与第二电极连接区120c电性连接，第二漏电极190b”与半导体层180电性连接，且第二漏电极190b”还经由第四孔洞与栅极层140电性连接。具体地，如图3所示，该制作方法包括如下步骤：
S1：在衬底110上制作图案化的有源层120。
如图3中a所示，在衬底110上形成图案化的有源层120。在其中一个示例中，采用低温多晶硅制程，包括：等离子体化学气相沉积非晶硅膜层、准分子激光退火后形成多晶硅膜层、利用光刻制程进行图案化，利用离子注入掺杂B/P离子对多晶硅膜层进行半导体特性的调整。
S2：在有源层120上制作栅极绝缘层130，在栅极绝缘层130上制作图案化的栅极层140。
如图3中b所示，可以通过化学气相沉积、磁控溅射、蒸镀等方法完成栅极绝缘层130和栅极层140的镀膜，并利用光刻技术对栅电层进行图案化。在一具体示例中，采用等离子体化学气相沉积的慢速沉积工艺形成栅极绝缘层130，厚度较薄，为110nm。
S3：对有源层120进行高浓度的B(硼)离子掺杂。
如图3中c所示，掺杂方法可以是离子注入，即通过将气体电离后产生的离子经过加速后，正面扫射到基板整面，电离出来的离子将被打入到薄膜膜内。如果B离子掺杂到半导体膜内，例如多晶硅膜层，且浓度很高时(如1010～1016个/cm2)，该区域的多晶硅膜层就会被导体化，电阻率明显降低，从而可以使导体化后的半导体与金属接触时形成欧姆接触，降低半导体和金属之间的接触电阻，减少能耗、提高阵列基板100的开态电流。与此同时，B离子的掺杂会使该区域的半导体导电特性表现为P型半导体，主要由空穴参与导电。
由于离子的注入遇到金属膜层时，就会无法继续注入，如此，栅极层140即相当于一个掩膜，离子无法注入到由栅极层140覆盖的有源层，即形成有源层的沟道部120b，离子注入的区域则形成了有源层的第一电极连接区(源区)120a和第二电极连接区(漏区)120c。
S4：在栅极绝缘层130上制作图案化的第一电容电极160，在栅极层140、栅极绝缘层130以及第一电容电极160上制作第一中间介电层150a，在第一中间介电层150a上制作第二电容电极170。
如图3中d所示，可以通过化学气相沉积、磁控溅射、蒸镀等方法完成第一中间介电层150a、第一电容电极160和第二电容电极170的镀膜，并利用光刻技术对第一电容电极160和第二电容电极170进行图案化。其中，第一电容电极160在衬底110上的正投影与第二电容电极170在衬底110上的正投影至少部分重叠。
S5：在第二电容电极170上形成第二中间介电层150b并制作贯穿第一中间介电层150a、第二中间介电层150b直至有源层的第二电极连接区(漏区)120c的第一孔洞。
如图3中e所示，可以通过化学气相沉积、磁控溅射、蒸镀等方法完成第二中间介电层150b的镀膜，制作贯穿第一中间介电层150a、第二中间介电层150b直至有源层的第二电极连接区(漏区)120c的第一孔洞。
S6：在第一孔洞内且在第二电极连接区(漏区)120c上制作半导体层180，使半导体层180与第二电极连接区(漏区)120c形成PN结。
如图3中f所示，可以通过化学气相沉积、磁控溅射、蒸镀等方法完成半导体的镀膜。在一个具体的示例中，半导体层180为N型半导体，如掺磷的微晶硅薄膜。通过化学气相沉积的间歇镀膜工艺，利用SiH4、PH3和H2作为主要的成膜气体源，整个镀膜过程中，30％的时间是在正常镀膜，70％的时间在H2等离子体表面处理中进行，通过不停地进行镀膜和H2等离子体处理，使所镀膜质较致密，一般能够形成微晶结构，这样的微晶结构具有更好的稳定性，也能更好的体现半导体的导电特性，从而能形成较可靠的二极管结构。
S7：对半导体层180进行蚀刻。
如图3中g所示，采用各向同性蚀刻的方式，包括湿法刻蚀、ECP等离子体刻蚀等，可以控制蚀刻区域在膜层表面进行，最终形成图示结构，半导体层180在孔洞内的高度可以由蚀刻时间控制。
S8：制作贯穿第一中间介电层150a、第二中间介电层150b直至有源层的第一电极连接区(源区)120a的第二孔洞。
如图3中h所示，采用半导体光刻技术，其中刻蚀工艺使用等离子体物理刻蚀的方法，制作贯穿第一中间介电层150a、第二中间介电层150b直至有源层的第一电极连接区(源区)120a的第二孔洞。
S9：在半导体层180上制作漏电极190b，制作通过第二孔洞与第一电极连接区(源区)120a电性连接的源电极190a。
如图3中i所示，利用化学气相沉积、磁控溅射、蒸镀等方法完成源电极190a以及漏电极190b的镀膜，并利用光刻技术对源电极190a以及漏电极190b进行图案化。源电极190a与第一电极连接区(源区)120a之间形成欧姆连接，漏电极190b与第二电极连接区(漏区)120c之间形成欧姆连接，源电极190a和漏电极190b之间无电性连接。
S10：在漏电极190b、源电极190a以及中间介电层上制作钝化层。
利用化学气相沉积、磁控溅射、蒸镀等方法完成钝化层的镀膜，并利用光刻技术对钝化层进行图案化。
S11：在钝化层上制作平坦层1100。
利用光刻制程中的涂胶制程形成平坦层1100，并利用曝光显影进行图案化。
S12：在平坦层1100上制作阳极层1110并使之与漏电极190b电性连接。
利用化学气相沉积、磁控溅射、蒸镀等方法完成阳极层1110的镀膜，并利用光刻技术对阳极层1110进行图案化。
S13：在平坦层1100和阳极层1110上制作像素定义层1120。
利用光刻制程中的涂胶制程形成像素定义层1120，并利用曝光显影进行图案化。
S14：在像素定义层1120上制作支撑柱层1130。
利用光刻制程中的涂胶制程形成支撑柱层1130，并利用曝光显影进行图案化，制得如图1所示的薄膜阵列基板以及相关的附属结构，限于篇幅，具体S10-S14的过程未图示。
后续可以在上述阵列基板100上完成发光器件的制作。
其中一个示例中，第二电极连接区(漏区)120c为P型半导体，半导体层180为N型半导体。如图4所示，该阵列基板100中，第二电极连接区(漏区)120c相当于晶体管T1的漏极，同时也是二极管D1的P型半导体部分，半导体层180是二极管D1的N型半导体部分，190b在电路上可以设计为所述电容C1的一个电极电连接(该C1相当于图1中的第一电容电极160、第二电容电极170和其中的电介质组成的电容，该电容可以作为阵列基板上的存储电容)，其中T2作为驱动图中OLED发光的晶体管，图4中的T2和OLED在本发明实施例的阵列基板没有示出，阵列基板该电路可应用于AMOLED显示的驱动电路。通过这样的设计，data电流只会从T1管和二极管D1经过后往电容C1充电，而不会倒流，即便实际上二极管D1有漏电流的存在，也能在很大程度上减少电路或器件整体的漏电情况。
在另一个示例中，第一电极连接区(源区)120a和第二电极连接区(漏区)120c均为N型半导体，相对应地，半导体层180为P型半导体与第一电极连接区(源区)120a相连(这种结构的阵列基板的设计为具体示意)，此时其应用电路如图5所示，第一电极连接区(源区)120a相当于二极管D1的N型半导体部分，半导体层180相当于二极管D1的P型半导体部分，图5中的存储电容即为图4中的C1，液晶电容则未示意出，190b(需说明，此时190b电极是与所述第二电极连接区(漏区)120c相电连接)在电路上可以设计为所述电容C1的一个电极电连接，通过这样的设计，data电流只会从T1管和二极管D1经过后往电容C1充电，而不会倒流，即便实际上D1二极管有漏电流的存在，也能在很大程度上减少电路或器件整体的漏电情况。该电路可应用于液晶显示器的简易驱动电路，可以减少驱动电路中存储电容的电量漏电。
又一个示例的阵列基板的制作方法，其步骤S9如下：
制作第二中间介电层150b、第一中间介电层150a以及栅极绝缘层130直至第二电极连接区120c的第三孔洞，在第三孔洞中制作第一漏电极190b’；制作贯穿第二中间介电层150b、第一中间介电层150a直至栅极层140的第四孔洞，在第四孔洞中制作第二漏电极190b”并使第二漏电极190b”连接于半导体层180。
其步骤S12如下：
在平坦层1100上制作阳极层1110并使之与第一漏电极190b’电性连接。
其他步骤与上述步骤相同。
如图6以及图2所示，第二电极连接区(漏区)120c相当于晶体管T1的漏极，同时也是二极管D1的P型半导体部分，半导体层180是二极管D1的N型半导体部分，190b’在电路上可以设计为所述电容C1的一个电极电连接(该C1相当于图1中的第一电容电极160、第二电容电极170和其中的电介质组成的电容，该电容可以作为阵列基板上的存储电容)，其中T2作为驱动图中OLED发光的晶体管，190b”与二极管D1的N型半导体部分以及T1的栅电极连接，图6中的T2和OLED在本发明实施例的阵列基板没有示出，该阵列基板100中二极管结构在电路上的表现为并联至栅电极和源漏电极的二极管，该电路可应用于AMOLED显示屏的驱动电路。二极管D1与晶体管T1的栅极并联，根据晶体管开启后其自身压降基本不变的特性，可以起到限定栅极电压的作用，从而使整个显示面板的开关晶体管的开关开启电压更加统一，面板外部给的Vgate电压可以更大，使Vgate电压能够很好地使整行像素都开启而不会造成加压分配不均和加压过大使晶体管损坏。
通过在薄膜阵列驱动电路中增加二极管，可以丰富电路设计方案，得到更多的功能电路，提高由电路补偿制程不足的可能性。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (8)

1.一种阵列基板，其特征在于，包括：
衬底；
有源层，设置在所述衬底上，所述有源层具有第一电极连接区和第二电极连接区；
栅极绝缘层，设置在所述有源层上；
栅极层，设置在所述栅极绝缘层上；
中间介电层，设置在所述栅极层以及所述栅极绝缘层上，所述中间介电层设有贯穿所述中间介电层以及所述栅极绝缘层直至所述第二电极连接区的第一孔洞，所述中间介电层设有贯穿所述中间介电层以及所述栅极绝缘层直至所述第一电极连接区的第二孔洞；所述中间介电层设有贯穿所述中间介电层以及所述栅极绝缘层直至所述第二电极连接区的第三孔洞以及贯穿所述中间介电层至所述栅极层的第四孔洞；
半导体层，位于所述第一孔洞中且与所述第二电极连接区形成PN结；
漏电极；
源电极，经由所述第二孔洞与所述第一电极连接区电性连接；以及
漏电极包括第一漏电极和第二漏电极，所述第一漏电极经由所述第三孔洞与所述第二电极连接区电性连接，所述第二漏电极设置在所述半导体层上，且所述第二漏电极还经由所述第四孔洞与所述栅极层电性连接。
2.如权利要求1所述的阵列基板，其特征在于，所述中间介电层包括第一中间介电层和第二中间介电层，所述第一中间介电层设置在所述栅极层以及所述栅极绝缘层上，所述第二中间介电层设置在所述第一中间介电层上，所述阵列基板上沉积有第一电容电极和第二电容电极，所述第一电容电极设置在所述栅极绝缘层与所述第一中间介电层之间，所述第二电容电极设置在所述第一中间介电层与所述第二中间介电层之间，且所述第一电容电极在所述衬底上的正投影与所述第二电容电极在所述衬底上的正投影至少部分重叠。
3.如权利要求1所述的阵列基板，其特征在于，所述第二电极连接区的材质为N型半导体，所述半导体层的材质为P型半导体；或者，
所述第二电极连接区的材质为P型半导体，所述半导体层的材质为N型半导体。
4.如权利要求1~3任一项所述的阵列基板，其特征在于，还包括钝化层，所述钝化层设置在所述漏电极、所述源电极以及所述中间介电层上。
5.如权利要求4所述的阵列基板，其特征在于，还包括平坦层，所述平坦层设置在所述钝化层上。
6.一种阵列基板的制作方法，其特征在于，包括以下步骤：
在衬底上制作有源层；
在所述有源层上制作栅极绝缘层；
在所述栅极绝缘层上制作栅极层；
在所述栅极层以及所述栅极绝缘层上制作中间介电层；
制作贯穿所述中间介电层以及所述栅极绝缘层直至所述有源层的第二电极连接区的第一孔洞；
制作贯穿所述中间介电层以及所述栅极绝缘层直至所述有源层的第一电极连接区的第二孔洞；
制作贯穿中间介电层以及所述栅极绝缘层直至所述第二电极连接区的第三孔洞以及贯穿所述中间介电层至所述栅极层的第四孔洞；
在所述第一孔洞内且在所述第二电极连接区上制作半导体层，使所述半导体层与所述第二电极连接区形成PN结；
制作漏电极；所述漏电极包括第一漏电极和第二漏电极，所述第一漏电极经由所述第三孔洞与所述第二电极连接区电性连接，所述第二漏电极与所述半导体层电性连接，且所述第二漏电极还经由所述第四孔洞与所述栅极层电性连接；
制作经由所述第二孔洞与所述第一电极连接区电性连接的源电极。
7.如权利要求6所述的阵列基板的制作方法，其特征在于，所述在所述栅极层以及所述栅极绝缘层上制作中间介电层的步骤包括：
在所述栅极绝缘层上制作第一电容电极，在所述栅极层、所述栅极绝缘层以及所述第一电容电极上制作第一中间介电层，在所述第一中间介电层上制作第二电容电极，使所述第一电容电极在所述衬底上的正投影与所述第二电容电极在所述衬底上的正投影至少部分重叠，在所述第一中间介电层以及所述第二电容电极上制作第二中间介电层。
8.一种显示器件，其特征在于，包括如权利要求1~5任一项所述的阵列基板以及设置在所述阵列基板上的发光功能层，所述发光功能层由所述阵列基板驱动发光。
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