CN111402800A - 栅极驱动装置 - Google Patents

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Abstract

栅极驱动装置包括多个移位寄存电路，其中第N级的移位寄存电路包括第一驱动信号产生电路、第一电压维持器、第二驱动信号产生电路、第二电压维持器以及输出级电路。第一驱动信号产生电路依据第N‑1级栅极驱动信号以及第二驱动信号以产生第一驱动信号。第一电压维持器用以维持第一驱动信号的电压值。第二驱动信号产生电路依据第N‑1级栅极驱动信号、第N级栅极驱动信号的或运算结果以及第一时钟脉冲信号以产生第二驱动信号。第二电压维持器用以维持第二驱动信号的电压值。输出级电路依据第一驱动信号以及第二驱动信号以产生第N级栅极驱动信号。

Description

栅极驱动装置
技术领域
本发明是有关于一种栅极驱动装置，且特别是有关于一种可在低扫描频率进行工作的栅极驱动装置。
背景技术
随着电子科技的进步，高质量的显示装置成为电子产品的一大亮点。在现今的电子产品中，提供主动发光的有机发光二极管(OLED)显示装置以及微发光二极管(microLED)显示装置，逐渐成为产品主流。
在有机发光二极管显示装置以及微发光二极管的应用中，当进行外部补偿动作时，需要执行低频率的扫描动作。在低频率的扫描动作被执行时，栅极驱动装置所提供的栅极驱动信号的电压值，可以因为电子元件所产生的漏电现象，而造成电压值的不稳定现象，并影响到显示质量。在现有技术中，特别针对低频率的扫描动作提出不同的栅极驱动装置的设计架构。然而，在低频率的扫描动作下，如何避免漏电现象并维持栅极驱动信号的电压稳定度，为本领域设计者的重要课题。
发明内容
本发明提供多种栅极驱动装置，可降低在低扫描频率下，因漏电现象所造成的影响。
本发明的栅极驱动装置适用于显示装置。栅极驱动装置包括多个移位寄存电路，其中第N级的移位寄存电路包括第一驱动信号产生电路、第一电压维持器、第二驱动信号产生电路、第二电压维持器以及输出级电路。第一驱动信号产生电路耦接至第一驱动端，依据第N-1级栅极驱动信号以及第二驱动信号以分别拉低及拉高第一驱动端上的第一驱动信号的电压值。第一电压维持器耦接至第一驱动端，用以维持第一驱动信号的电压值。第二驱动信号产生电路耦接至第二驱动端，依据第N-1级栅极驱动信号、第N级栅极驱动信号的或运算结果以拉高第二驱动端上的第二驱动信号的电压值。第二驱动信号产生电路依据第一时钟脉冲信号以拉低第二驱动信号的电压值。第二电压维持器耦接至第二驱动端，用以维持第二驱动信号的电压值。输出级电路依据第一驱动信号以及第二驱动信号以产生第N级栅极驱动信号。
本发明的另一栅极驱动装置包括多个移位寄存电路。其中第N级的移位寄存电路包括第一驱动信号产生电路、第二驱动信号产生电路、电压维持器以及输出级电路。第一驱动信号产生电路耦接至第一驱动端，依据第N-1级栅极驱动信号以及第二驱动信号以分别拉低及拉高第一驱动端上的第一驱动信号的电压值。第二驱动信号产生电路耦接至第二驱动端，依据第N-1级栅极驱动信号、第N级栅极驱动信号的或运算结果以拉高第二驱动端上的第二驱动信号的电压值，并依据第一时钟脉冲信号以拉低该第二驱动信号的电压值。电压维持器耦接至第二驱动端，用以维持第二驱动信号的电压值。输出级电路依据第一驱动信号以及第二驱动信号以产生第N级栅极驱动信号。
基于上述，本发明的移位寄存电路，通过依据第N-1级栅极驱动信号、第N级栅极驱动信号的或运算结果来拉低第二驱动信号，并配合电压维持器以维持第一驱动信号以及第二驱动信号的电压值。在低频率扫描的应用下，在降低漏电流的前提下，可维持栅极驱动装置的正常运作。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1为本发明一实施例的栅极驱动装置的第N级的移位寄存电路的示意图。
图2为本发明一实施例的第N级的移位寄存电路的电路示意图。
图3为本发明一实施例的第一电压维持器的另一实施方式。
图4A及图4B为本发明一实施例的第N级的移位寄存电路的动作波形图。
图5为本发明另一实施例的第N级的移位寄存电路的示意图。
图6为本发明再一实施例的第N级移位寄存电路的示意图。
图7为的本发明再一实施例的第N级移位寄存电路600的波形图。
附图标记
100、200、500、600：第N级的移位寄存电路
110、210、510、610：第一驱动信号产生电路
120、220、520、620：第二驱动信号产生电路
130、230、530：第一电压维持器
140、240、540：第二电压维持器
150、250、550、650：输出级电路
211、222、522、611：下拉电路
212、612：上拉电路
221、521：或运算上拉电路
560：传递信号产生电路
630：电压维持器
A：时间
A'：周期
B[n]：第二驱动信号
C51、C61：电容
CK、CK1～CK4：时钟脉冲信号
DT1：第一驱动端
DT2：第二驱动端
DT3：第三驱动端
G[n-1]：第N-1级栅极驱动信号
G[n]：第N级栅极驱动信号
NG[n]、NG[n-1]：次级栅极驱动信号
OEM：激光时间区间
PH1、PH3：阶段
Q[n]：第一驱动信号
Q'[n]：驱动信号
SROUT：移位寄存器输出时间区间
t1：时间差
T1～T67a、TA1、TA2、TA51～TA54、TL：晶体管
VGH：系统第一电压
VGL：系统第二电压
Z1、Z2：时间区间
具体实施方式
下面结合附图对本发明的结构原理和工作原理作具体的描述：
请参照图1，图1为本发明一实施例的栅极驱动装置的第N级的移位寄存电路的示意图。栅极驱动装置适用于显示装置。栅极驱动装置包括相互串接的多个移位寄存电路，其中，第N级的移位寄存电路100包括第一驱动信号产生电路110、第二驱动信号产生电路120、第一电压维持器130、第二电压维持器140以及输出级电路150。第一驱动信号产生电路110耦接至第一驱动端DT1。第一驱动信号产生电路110依据第N-1级栅极驱动信号G[n-1]以及第二驱动信号B[n]以分别拉低及拉高第一驱动端DT1上的第一驱动信号Q[n]的电压值。第一电压维持器130耦接至第一驱动端DT1。第一电压维持器130用以维持第一驱动信号Q[n]的电压值。第二驱动信号产生电路120耦接至第二驱动端DT2。第二驱动信号产生电路120依据第N-1级栅极驱动信号G[n-1]、第N级栅极驱动信号G[n]的或运算结果以拉高第二驱动端DT2上的第二驱动信号B[n]的电压值。第二驱动信号产生电路120依据时钟脉冲信号CK以拉低第二驱动信号B[n]的电压值。其中，时钟脉冲信号CK根据不同级移位寄存电路100的位置可分别接收时钟脉冲信号CK1-CK4。
在本实施例中，第二驱动信号产生电路120可在第N-1级栅极驱动信号G[n-1]以及第N级栅极驱动信号G[n]的其中之一被致能(等于系统第二电压VGL)时，拉高第二驱动端DT2上的第二驱动信号B[n]至系统第一电压VGH。在此请注意，第二驱动信号产生电路120所执行的逻辑或运算，其中的第N-1级栅极驱动信号G[n-1]以及第N级栅极驱动信号G[n]的电压值实质上为系统第二电压VGL时(被致能)可视为逻辑信号1，相对的，第N-1级栅极驱动信号G[n-1]以及第N级栅极驱动信号G[n]的电压值为系统第一电压VGH(被禁能)时可视为逻辑信号0。
在另一方面，第一电压维持器130可依据第一驱动端DT1上的第一驱动信号Q[n]的电压值来动作。其中，当第一驱动信号Q[n]的电压值为相对低的系统第二电压VGL时，第一电压维持器130可提供一个导通路径以提供系统第二电压VGL至第一驱动端DT1，并使第一驱动端DT1上的第一驱动信号Q[n]的电压值可维持等于系统第二电压VGL。相同道理，第二电压维持器140则可依据第二驱动端DT2上的第二驱动信号B[n]的电压值来动作。其中，当第二驱动信号B[n]的电压值为相对低的系统第二电压VGL时，第二电压维持器140可提供一个导通路径以提供系统第二电压VGL至第二驱动端DT2，并使第二驱动端DT2上的第二驱动信号B[n]的电压值可维持等于系统第二电压VGL。
由上述的说明可以得知，在栅极驱动装置工作在低扫描频率的条件下时，当第一驱动信号Q[n]以及第二驱动信号B[n]需长时间维持在系统第二电压VGL时，第一电压维持器130以及第二电压维持器140可分别提供导通路径以使第一驱动信号Q[n]以及第二驱动信号B[n]可以稳定维持在系统第二电压VGL，不会因为电路元件的漏电状态而产生电压不稳定的现象。
当第二驱动信号B[n]需变更为系统第一电压VGH时，第二驱动信号产生电路120可依据第N-1级栅极驱动信号G[n-1]以及第N级栅极驱动信号G[n]以提供电压拉高路径以拉高第二驱动信号B[n]。
在另一方面，当第一驱动信号Q[n]需变更为系统第一电压VGH时，第N-1级栅极驱动信号G[n-1]以及第N级栅极驱动信号G[n]均变更为禁能，第二驱动信号B[n]被拉低实质上为系统第二电压VGL，并使第一驱动信号产生电路110可提供相对大的拉高电流(相对高于第一电压维持器130所提供的拉低电流)，并使第一驱动信号Q[n]被拉高。
值得一提的，在本实施例中，第一驱动信号Q[n]以及第二驱动信号B[n]并不会同时被拉低至系统第二电压VGL。
依据上述的说明可以得知，本发明实施例中的第一电压维持器130以及第二电压维持器140可分别用以维持第一驱动信号Q[n]以及第二驱动信号B[n]实质上为系统第二电压VGL，第二驱动信号产生电路120可通过第N-1级栅极驱动信号G[n-1]、第N级栅极驱动信号G[n]的或运算结果，来解除第一电压维持器130以及第二电压维持器140分别提供的第一驱动信号Q[n]以及第二驱动信号B[n]的拉低效果，在低扫描频率的应用中，可有效维持栅极驱动装置的正常运作。
附带一提的，当第N级的移位寄存电路100为第一级的移位寄存电路时，第N-1级栅极驱动信号G[n-1]可以为起始扫描信号。
以下请参照图2，图2为本发明一实施例的第N级的移位寄存电路的电路示意图。第N级的移位寄存电路200包括第一驱动信号产生电路210、第二驱动信号产生电路220、第一电压维持器230、第二电压维持器240以及输出级电路250。第一驱动信号产生电路210包括下拉电路211、上拉电路212以及通道晶体管T5。下拉电路211由晶体管T1所建构，晶体管T1的第一端接收系统第二电压VGL，晶体管T1的控制端接收第N-1级栅极驱动信号G[n-1]，晶体管T1的第二端耦接至第三驱动端DT3。通道晶体管T5串接在第三驱动端DT3以及第一驱动端DT1间，通道晶体管T5的控制端并接收系统第二电压VGL，在通道晶体管T5为P型晶体管的前提下，通道晶体管T5恒为导通的状态。也就是说，驱动信号Q'[n]与第一驱动信号Q[n]实质上是相同的。其中，系统第一电压VGH的电压值可高于系统第二电压VGL的电压值。
在本实施例中，上拉电路212包括晶体管TL以及T4。晶体管TL的第一端(通过通道晶体管T5)耦接至第一驱动端DT1，晶体管TL的第二端耦接至晶体管T4的第一端，晶体管T4的第二端接收系统第一电压VGH。此外，晶体管TL以及晶体管T4的控制端共同耦接至第二驱动端DT2以接收第二驱动信号B[n]。
在另一方面，第一电压维持器230由晶体管TA2所构成。晶体管TA2的第二端接收系统第二电压VGL，晶体管TA2的第一端耦接至晶体管TL以及晶体管T4相互耦接的端点，晶体管TA2的控制端耦接至第三驱动端DT3并接收驱动信号Q'[n]。此外，第一电压维持器230与晶体管TL、晶体管T4间并产生信号L[n]。
此外，第二驱动信号产生电路220包括或运算上拉电路221以及下拉电路222。或运算上拉电路221耦接至第二驱动端DT2。或运算上拉电路221包括晶体管T53ab、T53bb、T53aa以及T53ba。晶体管T53ab以及T53aa相互串联，其中晶体管T53ab的第一端耦接至第二驱动端DT2，晶体管T53aa的第二端接收系统第一电压VGH。晶体管T53bb以及T53ba相互串联，其中晶体管T53bb的第一端耦接至第二驱动端DT2，晶体管T53ba的第二端接收系统第一电压VGH。晶体管T53ab以及T53aa的控制端共同接收第N-1级栅极驱动信号G[n-1]，晶体管T53bb以及T53ba的控制端则共同接收第N级栅极驱动信号G[n]。当第N-1级栅极驱动信号G[n-1]实质上为系统第二电压VGL时，晶体管T53ab以及T53aa同时导通并提供上拉路径以拉高第二驱动信号B[n]。相类似的，当第N级栅极驱动信号G[n]实质上为系统第二电压VGL时，晶体管T53bb以及T53ba同时导通并提供上拉路径以拉高第二驱动信号B[n]。
在本实施例中，下拉电路222由晶体管T2所构成，晶体管T2的第一端接收系统第二电压VGL，晶体管T2的第二端耦接至第二驱动端DT2，晶体管T2的控制端则接收时钟脉冲信号CK2，其中时钟脉冲信号CK2拉低至系统第二电压VGL为被致能。
另外，第二电压维持器240由晶体管TA1所构成。晶体管TA1的第一端耦接至晶体管T53ab、T53bb的第二端，晶体管TA1的第二端接收系统第二电压VGL，晶体管TA1的控制端耦接至第二驱动端DT2以接收第二驱动信号B[n]。
在本实施例中，输出级电路250包括晶体管T6以及晶体管T7a。晶体管T6的第一端接收时钟脉冲信号CK1，晶体管T6的第二端产生第N级栅极驱动信号G[n]，晶体管T6的控制端耦接至第一驱动端DT1以接收第一驱动信号Q[n]。晶体管T7a的第一端耦接至晶体管T6的第二端，晶体管T7a的第二端接收系统第一电压VGH，晶体管T7a的控制端则耦接至第二驱动端DT2以接收第二驱动信号B[n]。
输出级电路250在当第一驱动信号Q[n]为系统第二电压VGL时，通过被导通的晶体管T6，以使第N级栅极驱动信号G[n]等于时钟脉冲信号CK1。当时钟脉冲信号CK1切换为系统第二电压VGL时，第N级栅极驱动信号G[n]可被致能(电压值实质上为系统第二电压VGL)。在此同时，晶体管T7a为被断开的状态。相对的，当第二驱动信号B[n]为系统第二电压VGL时，第一驱动信号Q[n]为系统第一电压VGH，晶体管T6被断开而晶体管T7a被导通，并产生为逻辑高电压VGH的第N级栅极驱动信号G[n]。
附带一提的，第一电压维持器230的另一实施方式可参见图3，图3为本发明一实施例的第一电压维持器的另一实施方式。其中，第一电压维持器230中的晶体管TA2的控制端以及第二端可变更为耦接至晶体管T6的第二端，并共同接收第N级栅极驱动信号G[n]。
请重新参照图2，在关于第N级的移位寄存电路的动作细节方面，可同步参照图2、图4A以及图4B。图4A以及图4B为本发明一实施例的第N级的移位寄存电路的动作波形图。
在图4A及图4B中，在当时钟脉冲信号CK3被拉低为系统第二电压VGL时，第N-1级栅极驱动信号G[n-1]同步等于系统第二电压VGL，此时，晶体管T1被导通，并使驱动信号Q'[n]被拉低为实质上等于系统第二电压VGL。在此同时，第一电压维持器230中的晶体管TA2可被导通，并使驱动信号Q'[n]以及第一驱动信号Q[n]维持等于系统第二电压VGL+VTH，其中VTH为晶体管TA2的导通电压。在此同时，基于第N-1级栅极驱动信号G[n-1]等于系统第二电压VGL，晶体管T53ab、T53aa被导通，并提供第二驱动端DT2拉高路径，使第二驱动信号B[n]被拉高为系统第一电压VGH。
另外，在当时钟脉冲信号CK1被拉低为系统第二电压VGL时，基于第一驱动信号Q[n]维持实质上等于系统第二电压VGL，晶体管T6传送为系统第二电压VGL的时钟脉冲信号CK1以产生第N级栅极驱动信号G[n]。第N级栅极驱动信号G[n]等于系统第二电压VGL。且基于晶体管T53bb、T53ba被导通，第二驱动信号B[n]维持为系统第一电压VGH。
接着，在当时钟脉冲信号CK2被拉低为系统第二电压VGL时，此时第N级栅极驱动信号G[n]被拉高，晶体管T53ab、T53aa、T53bb、T53ba均被断开，且晶体管T2被导通，因此，第二驱动端DT2上的第二驱动信号B[n]被拉低至系统第二电压VGL+VTH。在此同时，晶体管TL、T4被导通并提供产生一第一电流。这个第一电流的电流大小，可以设计为大于晶体管TA2进行电压维持所产生的电流，并使信号L[n]的电压值被抬高，并进而使驱动信号Q'[n]被拉高而使晶体管TA2被断开，并解除电压维持动作。在此可参照图4A，其中在阶段PH3中，时钟脉冲信号CK2由系统第一电压VGH转态为系统第二电压VGL，并使晶体管T2被导通。承续上述的说明，驱动信号Q'[n]可被拉高而使晶体管TA2被断开，并解除电压维持动作，且第二驱动信号B[n]则通过被导通的晶体管T2被拉低至系统第二电压VGL+VTH。
另外，在图4B中的阶段PH1，随着时钟脉冲信号CK3被拉低的运作，第N-1级栅极驱动信号G[n-1]被拉低至系统第二电压VGL。对应于此，晶体管T53ab、T53aa被导通，并使第二驱动信号B[n]被拉高为系统第一电压VGH。另一方面，晶体管T1被导通，并使驱动信号Q'[n]被拉低至系统第二电压VGL+VTH，在此，VTH可以为晶体管T1的导通电压。同时，晶体管TA1被导通，并使驱动信号Q'[n]维持为系统第二电压VGL+VTH。在此请注意，通过晶体管T53ab、T53aa、T53bb、T53ba所执行的或运算动作，可有效地拉高第二驱动信号B[n]的电压值，并解除第二电压维持器240所执行的电压维持动作。
附带一提的，在图4B的实施例中，时钟脉冲信号CK1的上升缘以及CK2的下降缘间，可具有时间差t1，时钟脉冲信号CK2可具有周期A'，时钟脉冲信号CK1的低脉波时间长度可以为时间A。其中，时间差t1例如为0.1毫秒，时间A例如为8.3毫秒，周期A'则例如为24.93毫秒。
以下请参照图5，图5为本发明另一实施例的第N级的移位寄存电路的示意图。第N级的移位寄存电路500包括第一驱动信号产生电路510、第二驱动信号产生电路520、第一电压维持器530、第二电压维持器540、传递信号产生电路560以及输出级电路550。第一驱动信号产生电路510包括由晶体管T51构成的下拉电路、由晶体管T52、T54构成的上拉电路以及通道晶体管T55。第一驱动信号产生电路510耦接至第三驱动端DT3，并通过恒导通的晶体管T55耦接至第一驱动端DT1。
第二驱动信号产生电路520包括或运算上拉电路521以及下拉电路522。或运算上拉电路521由晶体管T53ab、T53aa、T53bb、T53ba所构成，下拉电路522则包括晶体管T521以及晶体管T522。其中，与前述实施例不同的，晶体管T522耦接至第二驱动端DT2，并接收系统第二电压VGL。晶体管T522可依据重置信号RST被导通，以拉低第二驱动端DT2上的第二驱动信号B[n]。
在本实施例中，第一电压维持器530由晶体管TA53以及晶体管TA54所构成。晶体管TA53以及晶体管TA54相互串联耦接，其中晶体管TA54接收系统第二电压VGL，晶体管TA53耦接至晶体管T52。且晶体管TA53、TA54共同受控于驱动信号Q'[n]。另外，第二电压维持器540同样由两个晶体管TA51、TA52所构成。晶体管TA51、TA52相互串联耦接在系统第二电压VGL以及或运算上拉电路521间，并共同受控于第二驱动信号B[n]。
在本实施例中，输出级电路550由晶体管T56以及T57a所构成。晶体管T56以及T57a分别受控于驱动信号Q2[n]以及第二驱动信号B[n]，并产生第N级栅极驱动信号G[n]。
在此请注意，本实施例中，第N级的移位寄存电路500中另设置传递信号产生电路560。传递信号产生电路560耦接在第一驱动端DT1、第二驱动端DT2以及输出级电路550间。在本实施例中，传递信号产生电路560包括晶体管T5b1、T5b3、通道晶体管T5b2以及电容C51。晶体管T5b1、T5b3的组态类似于晶体管T56以及T57a，并用以产生与第N级栅极驱动信号G[n]实质上相同的次级栅极驱动信号NG[n]。次级栅极驱动信号NG[n]可用以传送至下一级的移位寄存电路(第N+1级移位寄存电路)，以降低输出级电路550输出端的寄生电容，并降低第N级栅极驱动信号G[n]被干扰的情况。值得一提的，晶体管T5b1的第一端所接收的时钟脉冲信号为时钟脉冲信号CK4。
也就是说，本发明实施例中，接收第N-1级栅极驱动信号G[n-1]的晶体管T51也可以变更为接收第N-1级移位寄存电路所产生的次级栅极驱动信号NG[n-1]。
关于本实施例中的电路动作方式，与前述图2的实施例相类似，在此不多赘述。
以下请参照图6，图6为本发明再一实施例的第N级移位寄存电路的示意图。第N级移位寄存电路600包括第一驱动信号产生电路610、第二驱动信号产生电路620、电压维持器630以及输出级电路650。第一驱动信号产生电路610包括上拉电路612、下拉电路611以及通道晶体管T65。上拉电路612由晶体管T6L以及晶体管T64所构成，下拉电路611由晶体管T61所构成。通道晶体管T65则为恒导通的晶体管。第一驱动信号产生电路610耦接至第一驱动端DT1，并提供第一驱动信号Q[n]至输出级电路650。
此外，第二驱动信号产生电路620包括或运算上拉电路622以及下拉电路621。或运算上拉电路622由晶体管T63ab、T63aa、T63bb、T63ba所构成，下拉电路621则由晶体管T62所构成。第二驱动信号产生电路620耦接至第二驱动端DT2，并提供第二驱动信号B[n]至输出级电路650。
电压维持器630包括晶体管T6A1以及晶体管T6A2。晶体管T6A1以及晶体管T6A2串联耦接在系统第二电压VGL以及晶体管T63bb间，并受控于第二驱动信号B[n]。
输出级电路650包括晶体管T66、T67a以及电容C61。晶体管T66、T67a相互串联耦接，并分别受控于第一驱动信号Q[n]以及第二驱动信号B[n]，并用以产生第N级栅极驱动信号G[n]。电容C61则耦接在晶体管T66的控制端以及第二端间。
在此请注意，本实施例的第N级移位寄存电路600可应用在低漏电、需长时间稳压、且时钟脉冲信号CK1～CK3不转态的情况下。如图7为本发明再一实施例的第N级移位寄存电路600的波形图。其中时钟脉冲信号CK(可以为时钟脉冲信号CK1～CK3的任一)在移位寄存器输出时间区间SROUT转态，但在发光二极管的激光时间区间OEM不转态。第N级移位寄存电路600对应产生的第N级栅极驱动信号G[n]在时间区间Z1、Z2可持续维持为系统第一电压电平，不会因为元件的漏电现象产生电压下降的情形，可有效维持显示装置的显示质量。
综上所述，本发明的栅极驱动装置，通过在移位寄存电路中设置电压维持器，并配合第N-1级栅极驱动信号、第N级栅极驱动信号的或运算结果来适时的拉高第二驱动信号，可在低扫描频率的工作条件下，有效维持第N级栅极驱动信号的电压正确度，维持显示质量。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (20)

1.一种栅极驱动装置，适用于显示装置，其特征在于，包括：
多个移位寄存电路，其中第N级的移位寄存电路包括：
一第一驱动信号产生电路，耦接至一第一驱动端，依据一第N-1级栅极驱动信号以及一第二驱动信号以分别拉低及拉高该第一驱动端上的一第一驱动信号的电压值；
一第一电压维持器，耦接至该第一驱动端，用以维持该第一驱动信号的电压值；
一第二驱动信号产生电路，耦接至一第二驱动端，依据该第N-1级栅极驱动信号、一第N级栅极驱动信号的一或运算结果以拉高该第二驱动端上的一第二驱动信号的电压值，依据一第一时钟脉冲信号以拉低该第二驱动信号的电压值；
一第二电压维持器，耦接至该第二驱动端，用以维持该第二驱动信号的电压值；以及
一输出级电路，依据该第一驱动信号以及该第二驱动信号以产生该第N级栅极驱动信号。
2.如权利要求1所述的栅极驱动装置，其特征在于，其中该第一驱动信号产生电路包括：
一上拉电路，耦接至一第三驱动端，依据该第二驱动信号以拉高该第一驱动信号为一系统第一电压；
一下拉电路，耦接至该第三驱动端，依据该第N-1级栅极驱动信号以及一系统第二电压以拉低该第一驱动信号为该系统第二电压；以及
一通道晶体管，耦接在该第一驱动端以及该第三驱动端间，依据该系统第二电压以被导通。
3.如权利要求2所述的栅极驱动装置，其特征在于，其中该上拉电路包括：
一第一晶体管，具有第一端耦接至该第一驱动端，该第一晶体管的控制端耦接至该第二驱动端；以及
一第二晶体管，具有第一端耦接至该第一晶体管的第二端，该第二晶体管的控制端耦接至该第二驱动端，该第二晶体管的第二端接收该系统第一电压。
4.如权利要求3所述的栅极驱动装置，其特征在于，其中该第一电压维持器包括：
至少一第三晶体管，具有第一端耦接至该第一晶体管的第二端，该第三晶体管的第二端接收该系统第二电压，该第三晶体管的控制端耦接至该第三驱动端，
或者，该第三晶体管的第一端耦接至该第一晶体管的第二端，该第三晶体管的控制端以及第二端共同接收该第N级栅极驱动信号。
5.如权利要求4所述的栅极驱动装置，其特征在于，其中该第三晶体管在依据该第一驱动信号被导通时，维持该第一驱动信号等于该系统第二电压。
6.如权利要求2所述的栅极驱动装置，其特征在于，其中该下拉电路包括：
一第一晶体管，具有第一端接收该系统第二电压，该第一晶体管的第二端耦接至该第三驱动端，该第一晶体管的控制端接收该第N-1级栅极驱动信号。
7.如权利要求1所述的栅极驱动装置，其特征在于，其中该第二驱动信号产生电路包括：
一或运算上拉电路，耦接至该第二驱动端，依据该或运算结果以提供一上拉路径以拉高该第二驱动信号的电压至系统第一电压；以及
一下拉电路，耦接至该第二驱动端，依据该第一时钟脉冲信号以下拉该第二驱动信号至该系统第二电压。
8.如权利要求7所述的栅极驱动装置，其特征在于，其中该或运算上拉电路包括：
一第一晶体管，具有第一端耦接至该第二驱动端，该第一晶体管的控制端接收该第N-1级栅极驱动信号；
一第二晶体管，具有第一端耦接至该第一晶体管的第二端，该第二晶体管的第二端接收该系统第一电压，该第二晶体管的控制端接收该第N-1级栅极驱动信号；
一第三晶体管，具有第一端耦接至该第二驱动端，该第三晶体管的第二端耦接至该第一晶体管的第二端，该第三晶体管的控制端接收该第N级栅极驱动信号；以及
一第四晶体管，具有第一端耦接至该第三晶体管的第二端，该第四晶体管的第二端接收该系统第一电压，该第四晶体管的控制端接收该第N级栅极驱动信号。
9.如权利要求8所述的栅极驱动装置，其特征在于，其中该第二电压维持器包括：
至少一第五晶体管，具有第一端耦接至该第一晶体管的第二端，该第五晶体管的第二端接收该系统第二电压，该第五晶体管的控制端耦接至该第二驱动端。
10.如权利要求7所述的栅极驱动装置，其特征在于，其中该下拉电路包括：
一晶体管，具有第一端接收该系统第二电压，该晶体管的第二端耦接至该第二驱动端，该晶体管的控制端接收该第一时钟脉冲信号。
11.如权利要求1所述的栅极驱动装置，其特征在于，更包括：
一传递信号产生电路，耦接该第一驱动端、该第二驱动端以及该输出级电路，用以依据该第一驱动信号以及该第二驱动信号以产生一次级栅极驱动信号。
12.如权利要求1所述的栅极驱动装置，其特征在于，其中该输出级电路包括：
一第一晶体管，具有第一端以接收一第二时钟脉冲信号，该第一晶体管的第二端产生该第N级栅极驱动信号，该第一晶体管的控制端耦接至该第一驱动端；以及
一第二晶体管，具有第一端以耦接至该第一晶体管的第二端，该第二晶体管的第二端接收该系统第一电压，该第二晶体管的控制端耦接至该第二驱动端，
其中，该第一时钟脉冲信号与该第二时钟脉冲信号的相位不相同。
13.一种栅极驱动装置，适用于显示装置，其特征在于，包括：
多个移位寄存电路，其中第N级的移位寄存电路包括：
一第一驱动信号产生电路，耦接至一第一驱动端，依据一第N-1级栅极驱动信号以及一第二驱动信号以分别拉低及拉高该第一驱动端上的一第一驱动信号的电压值；
一第二驱动信号产生电路，耦接至一第二驱动端，依据该第N-1级栅极驱动信号、一第N级栅极驱动信号的一或运算结果以拉高该第二驱动端上的一第二驱动信号的电压值，依据一第一时钟脉冲信号以拉低该第二驱动信号的电压值；
一电压维持器，耦接至该第二驱动端，用以维持该第二驱动信号的电压值；以及
一输出级电路，依据该第一驱动信号以及该第二驱动信号以产生该第N级栅极驱动信号。
14.如权利要求13所述的栅极驱动装置，其特征在于，其中该第一驱动信号产生电路包括：一上拉电路，耦接至一第三驱动端，依据该第二驱动信号以拉高该第一驱动信号为一系统第一电压；
一下拉电路，耦接至该第三驱动端，依据该第N-1级栅极驱动信号以及一系统第二电压以拉低该第一驱动信号为该系统第二电压；以及
一通道晶体管，耦接在该第一驱动端以及该第三驱动端间，依据该系统第二电压以被导通。
15.如权利要求14所述的栅极驱动装置，其特征在于，其中该上拉电路包括：
一第一晶体管，具有第一端耦接至该第一驱动端，该第一晶体管的控制端耦接至该第二驱动端；以及
一第二晶体管，具有第一端耦接至该第一晶体管的第二端，该第二晶体管的控制端耦接至该第二驱动端，该第二晶体管的第二端接收该系统第一电压。
16.如权利要求13所述的栅极驱动装置，其特征在于，其中该第二驱动信号产生电路包括：
一或运算上拉电路，耦接至该第二驱动端，依据该或运算结果以提供一上拉路径以拉高该第二驱动信号的电压至系统第一电压；以及
一下拉电路，耦接至该第二驱动端，依据该第一时钟脉冲信号以下拉该第二驱动信号至该系统第二电压。
17.如权利要求16所述的栅极驱动装置，其特征在于，其中该或运算上拉电路包括：
一第一晶体管，具有第一端耦接至该第二驱动端，该第一晶体管的控制端接收该第N-1级栅极驱动信号；
一第二晶体管，具有第一端耦接至该第一晶体管的第二端，该第二晶体管的第二端接收该系统第一电压，该第二晶体管的控制端接收该第N-1级栅极驱动信号；
一第三晶体管，具有第一端耦接至该第二驱动端，该第三晶体管的第二端耦接至该第一晶体管的第二端，该第三晶体管的控制端接收该第N级栅极驱动信号；以及
一第四晶体管，具有第一端耦接至该第三晶体管的第二端，该第四晶体管的第二端接收该系统第一电压，该第四晶体管的控制端接收该第N级栅极驱动信号。
18.如权利要求17所述的栅极驱动装置，其特征在于，其中该电压维持器包括：
一第五晶体管，具有第一端耦接至该第一晶体管的第二端，该第五晶体管的控制端耦接至该第二驱动端；以及
一第六晶体管，具有第一端耦接至该第五晶体管的第二端，该第六晶体管的第二端接收该系统第二电压，该第六晶体管的控制端耦接该第二驱动端。
19.如权利要求16所述的栅极驱动装置，其特征在于，其中该下拉电路包括：
一晶体管，具有第一端接收该系统第二电压，该晶体管的第二端耦接至该第二驱动端，该晶体管的控制端接收该第一时钟脉冲信号。
20.如权利要求13所述的栅极驱动装置，其特征在于，其中该输出级电路包括：
一第一晶体管，具有第一端以接收一第二时钟脉冲信号，该第一晶体管的第二端产生该第N级栅极驱动信号，该第一晶体管的控制端耦接至该第一驱动端；
一第二晶体管，具有第一端以耦接至该第一晶体管的第二端，该第二晶体管的第二端接收该系统第一电压，该第二晶体管的控制端耦接至该第二驱动端，其中，该第一时钟脉冲信号与该第二时钟脉冲信号的相位不相同；以及
一电容，耦接在该第一晶体管的控制端与该第一晶体管的第二端间。
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