CN111383580A - 一种像素补偿电路版图结构及虚拟现实显示装置 - Google Patents

一种像素补偿电路版图结构及虚拟现实显示装置 Download PDF

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Abstract

本发明涉及显示设备技术领域，公开了一种像素补偿电路版图结构及虚拟现实显示装置，该像素补偿电路版图结构中第一发光信号线、第二发光信号线以及扫描控制信号线依次平行排列；第七薄膜晶体管、第五薄膜晶体管、第二薄膜晶体管、第一薄膜晶体管、以及第三薄膜晶体管沿第一发光信号线朝向扫描控制信号线方向依次排列，第二薄膜晶体管、第一薄膜晶体管位于第二发光信号线与扫描控制信号线之间；第六薄膜晶体管以及第四薄膜晶体管位于第二薄膜晶体管的同一侧，第六薄膜晶体管与第五薄膜晶体管并排设置，第四薄膜晶体管与第三薄膜晶体管并排设置。此种版图布局能够大大降低过孔的数量，减小电路占用像素的空间，提高产品的PPI。

Description

一种像素补偿电路版图结构及虚拟现实显示装置
技术领域
本发明涉及显示设备技术领域，特别涉及一种像素补偿电路版图结构及虚拟现实显示装置。
背景技术
虚拟现实VR产品，为了提高清晰度，要求高的像素密度(PPI)，也就意味着每个像素空间很小，一种好的布局方式可以节省很多空间。然而，现有的有机发光二极管显示器的像素补偿电路中，薄膜晶体管(TFT)数量比较多，布局复杂，具有很多占用空间的过孔，影响了产品PPI的提高。
发明内容
本发明提供了一种像素补偿电路版图结构及虚拟现实显示装置，上述像素补偿电路版图结构能够使电路中的各个薄膜晶体管连接时，大大降低过孔的数量，减小电路占用像素的空间，提高产品的PPI。
为达到上述目的，本发明提供以下技术方案：
一种像素补偿电路版图结构，包括第一薄膜晶体管(T1)、第二薄膜晶体管(T2)、第三薄膜晶体管(T3)、第四薄膜晶体管(T4)、第五薄膜晶体管(T5)、第六薄膜晶体管(T6)、第七薄膜晶体管(T7)、第八薄膜晶体管(T8)、电容(Cs)以及有机发光二极管(D1)；
所述第一薄膜晶体管(T1)的栅极电性连接于第二节点(N2)，第一端电性连接于所述第三薄膜晶体管(T3)的第二端，第二端电性连接于所述第四薄膜晶体管(T4)第二端；
所述第二薄膜晶体管(T2)的栅极电性连接于第二节点(N2)，第一端电性连接于第一节点(N1)，第二端电性连接于第三节点(N3)；
所述第三薄膜晶体管(T3)的栅极电性连接于扫描控制信号线(Sn)，第一端电性连接于数据信号线(Date)，第二端电性连接于第一薄膜晶体管(T1)第一端；
所述第四薄膜晶体管的栅极电性连接于扫描控制信号线(Sn)，第一端电性连接于第二节点(N2)，第二端电性连接于第三节点(N3)；
所述第五薄膜晶体管(T5)的栅极电性连接于第二发光信号线(EN2)，第一端电性连接于所述第七薄膜晶体管(T7)的第二端，第二端电性连接于所述第一节点(N1)；
所述第六薄膜晶体管(T6)的栅极电性连接于第二发光信号线(EN2)，第一端电性连接于第三节点(N3)，第二端电性连接于有机发光二极管(D1)的阳极；
所述第七薄膜晶体管(T7)的栅极电性连接于第一发光信号线(EN1)，第一端电性连接于电源电压(ELVDD)，第二端电性连接于第五薄膜晶体管(T5)的第一端；
所述第八薄膜晶体管(T8)的栅极电性连接于第二节点(N2)，第一端电性连接于第一薄膜晶体管(T1)的第二端，第二端电性连接于第一节点(N1)；
其中，
所述第一发光信号线(EN1)、第二发光信号线(EN2)以及扫描控制信号线(Sn)依次平行排列；
所述第七薄膜晶体管(T7)、第五薄膜晶体管(T5)、第二薄膜晶体管(T2)、第一薄膜晶体管(T1)、以及第三薄膜晶体管(T3)沿所述第一发光信号线(EN1)朝向所述扫描控制信号线(Sn)方向依次排列，所述第二薄膜晶体管(T2)、第一薄膜晶体管(T1)位于所述第二发光信号线(EN2)与所述扫描控制信号线(Sn)之间；
所述第六薄膜晶体管(T6)以及第四薄膜晶体管(T4)位于所述第二薄膜晶体管(T2)的同一侧，所述第六薄膜晶体管(T6)与所述第五薄膜晶体管(T5并排设置，所述第四薄膜晶体管(T4)与所述第三薄膜晶体管(T3)并排设置。
上述像素补偿电路版图结构，第一发光信号线(EN1)、第二发光信号线(EN2)以及扫描控制信号线(Sn)依次平行排列；第七薄膜晶体管(T7)、第五薄膜晶体管(T5)、第二薄膜晶体管(T2)、第一薄膜晶体管(T1)、以及第三薄膜晶体管(T3)沿第一发光信号线(EN1)朝向扫描控制信号线(Sn)方向依次排列，第二薄膜晶体管(T2)、第一薄膜晶体管(T1)位于第二发光信号线(EN2)与扫描控制信号线(Sn)之间；第六薄膜晶体管(T6)以及第四薄膜晶体管(T4)位于第二薄膜晶体管(T2)的同一侧，第六薄膜晶体管(T6)与第五薄膜晶体管(T5)并排设置，第四薄膜晶体管(T4)与第三薄膜晶体管(T3)并排设置，由于第二薄膜晶体管(T2)与第一薄膜晶体管(T1)放置于第二发光信号线(EN2)与扫描控制信号线(Sn)之间，第七薄膜晶体管(T7)、第五薄膜晶体管(T5)、第二薄膜晶体管(T2)、第一薄膜晶体管(T1)以及第三薄膜晶体管(T3)之间电性连接时可以不需要过孔直接同层连接，且由于第六薄膜晶体管(T6)与第四薄膜晶体管(T4)位于第二薄膜晶体管(T2)的同一侧，第六薄膜晶体管(T6)、第四薄膜晶体管(T4)以及第二薄膜晶体管(T2)之间电性连接时也可以不需要过孔直接同层连接，所以，整个像素补偿电路版图结构布局大大降低过孔的数量，减小电路占用像素的空间，提高产品的PPI。
在一种可能的实现方式中，所述第八薄膜晶体管(T8)位于所述第二发光信号线(EN2)与所述扫描控制信号线(Sn)之间，且位于所述第二薄膜晶体管(T2)远离所述第六薄膜晶体管(T6)的一侧。
在一种可能的实现方式中，所述第一薄膜晶体管(T1)至所述第八薄膜晶体管(T8)的沟道同层排列。
在一种可能的实现方式中，所述第一薄膜晶体管(T1)至所述第八薄膜晶体管(T8)的第一端、第二端以及沟道采用同一层半导体材料形成。
在一种可能的实现方式中，所述第一薄膜晶体管(T1)、第二薄膜晶体管(T2)以及第八薄膜晶体管(T8)的栅极连为一体而形成一个栅极图形(01)，所述第二节点(N2)位于所述栅极图形(01)的下方。
在一种可能的实现方式中，所述第四薄膜晶体管(T4)的第一端通过过孔(02)和桥接金属(03)连接到所述第二节点(N2)。
在一种可能的实现方式中，所述第一薄膜晶体管(T1)至所述第八薄膜晶体管(T8)的沟道呈“H”字型排列。
在一种可能的实现方式中，所述电容(Cs)第一端电性连接于第二节点(N2)，第二端电性连接于电源电压(ELVDD)。
在一种可能的实现方式中，所述有机发光二极管(D1)的阳极电性连接于第六薄膜晶体管(T6)的第二端，阴极接地。
本发明还提供一种虚拟现实显示装置，包括上述技术方案中提供的任意一种像素补偿电路版图结构。
附图说明
图1为本发明实施例提供的一种AMOLED像素补偿电路的电路图；
图2为本发明实施例提供的一种像素补偿电路版图结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参考图1和图2，本发明提供一种像素补偿电路版图结构，包括第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8、电容Cs以及有机发光二极管D1；
第一薄膜晶体管T1的栅极电性连接于第二节点N2，第一端电性连接于第三薄膜晶体管T3的第二端，第二端电性连接于第四薄膜晶体管T4第二端；
第二薄膜晶体管T2的栅极电性连接于第二节点N2，第一端电性连接于第一节点N1，第二端电性连接于第三节点N3；
第三薄膜晶体管T3的栅极电性连接于扫描控制信号线Sn，第一端电性连接于数据信号线Date，第二端电性连接于第一薄膜晶体管T1第一端；
第四薄膜晶体管的栅极电性连接于扫描控制信号线Sn，第一端电性连接于第二节点N2，第二端电性连接于第三节点N3；
第五薄膜晶体管T5的栅极电性连接于第二发光信号线EN2，第一端电性连接于第七薄膜晶体管T7的第二端，第二端电性连接于第一节点N1；
第六薄膜晶体管T6的栅极电性连接于第二发光信号线EN2，第一端电性连接于第三节点N3，第二端电性连接于有机发光二极管D1的阳极；
第七薄膜晶体管T7的栅极电性连接于第一发光信号线EN1，第一端电性连接于电源电压ELVDD，第二端电性连接于第五薄膜晶体管T5的第一端；
第八薄膜晶体管T8的栅极电性连接于第二节点N2，第一端电性连接于第一薄膜晶体管T1的第二端，第二端电性连接于第一节点N1；
其中，
第一发光信号线EN1、第二发光信号线EN2以及扫描控制信号线Sn依次平行排列；
第七薄膜晶体管T7、第五薄膜晶体管T5、第二薄膜晶体管T2、第一薄膜晶体管T1、以及第三薄膜晶体管T3沿第一发光信号线EN1朝向扫描控制信号线Sn方向依次排列，第二薄膜晶体管T2、第一薄膜晶体管T1位于第二发光信号线EN2与扫描控制信号线Sn之间；
第六薄膜晶体管T6以及第四薄膜晶体管T4位于第二薄膜晶体管T2的同一侧，第六薄膜晶体管T6与第五薄膜晶体管T5并排设置，第四薄膜晶体管T4与第三薄膜晶体管T3并排设置。
上述发明实施例中的像素补偿电路版图结构，第一发光信号线EN1、第二发光信号线EN2以及扫描控制信号线Sn依次平行排列；第七薄膜晶体管T7、第五薄膜晶体管T5、第二薄膜晶体管T2、第一薄膜晶体管T1、以及第三薄膜晶体管T3沿第一发光信号线EN1朝向扫描控制信号线Sn方向依次排列，第二薄膜晶体管T2、第一薄膜晶体管T1位于第二发光信号线EN2与扫描控制信号线Sn之间；第六薄膜晶体管T6以及第四薄膜晶体管T4位于第二薄膜晶体管T2的同一侧，第六薄膜晶体管T6与第五薄膜晶体管T5并排设置，第四薄膜晶体管T4与第三薄膜晶体管T3并排设置，由于第二薄膜晶体管T2与第一薄膜晶体管T1放置于第二发光信号线EN2与扫描控制信号线Sn之间，第七薄膜晶体管T7、第五薄膜晶体管T5、第二薄膜晶体管T2、第一薄膜晶体管T1以及第三薄膜晶体管T3之间电性连接时可以不需要过孔直接同层连接，且由于第六薄膜晶体管T6与第四薄膜晶体管T4位于第二薄膜晶体管T2的同一侧，第六薄膜晶体管T6、第四薄膜晶体管T4以及第二薄膜晶体管T2之间电性连接时也可以不需要过孔直接同层连接，所以，整个像素补偿电路版图结构布局大大降低过孔的数量，减小电路占用像素的空间，提高产品的PPI。
具体地，第八薄膜晶体管T8位于第二发光信号线EN2与扫描控制信号线Sn之间，且位于第二薄膜晶体管T2远离第六薄膜晶体管T6的一侧，减小占用空间，适应小尺寸像素。
上述像素补偿电路版图结构中，具体地，第一薄膜晶体管T1至第八薄膜晶体管T8的沟道同层排列，可以使得第一薄膜晶体管T1至第八薄膜晶体管T8之间电性连接时不需要过孔直接电连接，大大降低过孔数量。
制作时，第一薄膜晶体管T1至第八薄膜晶体管T8的第一端、第二端以及沟道采用同一层半导体材料形成，结构简单，制作方便，减小占用像素的空间。
上述像素补偿电路版图结构中，第一薄膜晶体管T1、第二薄膜晶体管T2以及第八薄膜晶体管T8的栅极连为一体而形成一个栅极图形01，第二节点N2位于栅极图形01的下方。栅极图形01的形状可以为矩形或者其它形状，在这里不做限制。
具体地，第四薄膜晶体管T4的第一端通过过孔02和桥接金属03连接到第二节点N2，整体电路中只存在一处过孔和金属桥接结构，使得电路中过孔数量大大降低，减小电路占用像素的空间，提高产品的PPI。
在一种可能的实现方式中，第一薄膜晶体管T1至第八薄膜晶体管T8的沟道呈“H”字型排列或者近似“H”字型排列，排列结构简单，减小占用像素的空间。
上述像素补偿电路版图结构中，第一薄膜晶体管(T1)、第二薄膜晶体管(T2)、第三薄膜晶体管(T3)、第四薄膜晶体管(T4)、第五薄膜晶体管(T5)、第六薄膜晶体管(T6)、第七薄膜晶体管(T7)、第八薄膜晶体管(T8)均可以为低温多晶硅薄膜晶体管、氧化物半导体薄膜晶体管、或非晶硅薄膜晶体管。
上述像素补偿电路版图结构中，具体地，电容Cs第一端电性连接于第二节点N2，第二端电性连接于电源电压ELVDD，图2中未画出，电容Cs为栅极图形01上方的金属层，不受空间影响。
具体地，有机发光二极管D1的阳极电性连接于第六薄膜晶体管T6的第二端，阴极接地。
本发明实施例中还提供一种虚拟现实显示装置，包括上述实施例中提供的任意一种像素补偿电路版图结构。
显然，本领域的技术人员可以对本发明实施例进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种像素补偿电路版图结构，其特征在于，包括第一薄膜晶体管(T1)、第二薄膜晶体管(T2)、第三薄膜晶体管(T3)、第四薄膜晶体管(T4)、第五薄膜晶体管(T5)、第六薄膜晶体管(T6)、第七薄膜晶体管(T7)、第八薄膜晶体管(T8)、电容(Cs)以及有机发光二极管(D1)；
所述第一薄膜晶体管(T1)的栅极电性连接于第二节点(N2)，第一端电性连接于所述第三薄膜晶体管(T3)的第二端，第二端电性连接于所述第四薄膜晶体管(T4)第二端；
所述第二薄膜晶体管(T2)的栅极电性连接于第二节点(N2)，第一端电性连接于第一节点(N1)，第二端电性连接于第三节点(N3)；
所述第三薄膜晶体管(T3)的栅极电性连接于扫描控制信号线(Sn)，第一端电性连接于数据信号线(Date)，第二端电性连接于第一薄膜晶体管(T1)第一端；
所述第四薄膜晶体管的栅极电性连接于扫描控制信号线(Sn)，第一端电性连接于第二节点(N2)，第二端电性连接于第三节点(N3)；
所述第五薄膜晶体管(T5)的栅极电性连接于第二发光信号线(EN2)，第一端电性连接于所述第七薄膜晶体管(T7)的第二端，第二端电性连接于所述第一节点(N1)；
所述第六薄膜晶体管(T6)的栅极电性连接于第二发光信号线(EN2)，第一端电性连接于第三节点(N3)，第二端电性连接于有机发光二极管(D1)的阳极；
所述第七薄膜晶体管(T7)的栅极电性连接于第一发光信号线(EN1)，第一端电性连接于电源电压(ELVDD)，第二端电性连接于第五薄膜晶体管(T5)的第一端；
所述第八薄膜晶体管(T8)的栅极电性连接于第二节点(N2)，第一端电性连接于第一薄膜晶体管(T1)的第二端，第二端电性连接于第一节点(N1)；其中，
所述第一发光信号线(EN1)、第二发光信号线(EN2)以及扫描控制信号线(Sn)依次平行排列；
所述第七薄膜晶体管(T7)、第五薄膜晶体管(T5)、第二薄膜晶体管(T2)、第一薄膜晶体管(T1)、以及第三薄膜晶体管(T3)沿所述第一发光信号线(EN1)朝向所述扫描控制信号线(Sn)方向依次排列，所述第二薄膜晶体管(T2)、第一薄膜晶体管(T1)位于所述第二发光信号线(EN2)与所述扫描控制信号线(Sn)之间；
所述第六薄膜晶体管(T6)以及第四薄膜晶体管(T4)位于所述第二薄膜晶体管(T2)的同一侧，所述第六薄膜晶体管(T6)与所述第五薄膜晶体管(T5并排设置，所述第四薄膜晶体管(T4)与所述第三薄膜晶体管(T3)并排设置。
2.根据权利要求1所述的像素补偿电路版图结构，其特征在于，所述第八薄膜晶体管(T8)位于所述第二发光信号线(EN2)与所述扫描控制信号线(Sn)之间，且位于所述第二薄膜晶体管(T2)远离所述第六薄膜晶体管(T6)的一侧。
3.根据权利要求2所述的像素补偿电路版图结构，其特征在于，所述第一薄膜晶体管(T1)至所述第八薄膜晶体管(T8)的沟道同层排列。
4.根据权利要求3所述的像素补偿电路版图结构，其特征在于，所述第一薄膜晶体管(T1)至所述第八薄膜晶体管(T8)的第一端、第二端以及沟道采用同一层半导体材料形成。
5.根据权利要求3所述的像素补偿电路版图结构，其特征在于，所述第一薄膜晶体管(T1)、第二薄膜晶体管(T2)以及第八薄膜晶体管(T8)的栅极连为一体而形成一个栅极图形(01)，所述第二节点(N2)位于所述栅极图形(01)的下方。
6.根据权利要求5所述的像素补偿电路版图结构，其特征在于，所述第四薄膜晶体管(T4)的第一端通过过孔(02)和桥接金属(03)连接到所述第二节点(N2)。
7.根据权利要求1-6任一项所述的像素补偿电路版图结构，其特征在于，所述第一薄膜晶体管(T1)至所述第八薄膜晶体管(T8)的沟道呈“H”字型排列。
8.根据权利要求1所述的像素补偿电路版图结构，其特征在于，所述电容(Cs)第一端电性连接于第二节点(N2)，第二端电性连接于电源电压(ELVDD)。
9.根据权利要求1所述的像素补偿电路版图结构，其特征在于，所述有机发光二极管(D1)的阳极电性连接于第六薄膜晶体管(T6)的第二端，阴极接地。
10.一种虚拟现实显示装置，其特征在于，包括如权利要求1-9任一项所述的像素补偿电路版图结构。
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