CN111381870A - 用于扩展微代码修补的硬件处理器和方法 - Google Patents

Abstract

描述了用于通过管芯上和管芯外安全存储扩展微代码修补的硬件处理器和方法。在一个实施例中，用于存储微操作的附加存储资源是在运行时未使用和/或未由处理器的配置使用的高速缓存的(多个)部分。例如，附加的存储资源可以是高速缓存的一部分，该部分用于在核转变为关断至核的电压的功率状态时存储来自核的上下文信息。此类部分的非限制性示例是一个或多个部分，用于：针对线程转变为空闲或关闭，存储上下文信息；对于多核处理器的核转变为空闲或关闭，存储上下文信息；或对于高速缓存一致性电路(例如，高速缓存盒(CBo))转换为空闲或关闭，存储一致性信息。

Description

用于扩展微代码修补的硬件处理器和方法

技术领域

本公开总体上涉及电子学，并且更具体地，本公开的实施例涉及通过管芯上和管芯外安全存储来对处理器的核进行扩展微代码修补。

背景技术

处理器或处理器集合执行来自指令集(例如，指令集架构(ISA))的指令。指令集是计算机架构的关于编程的部分，并且一般包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处置以及外部输入和输出(I/O)。应当注意，本文中的术语“指令”可以指代宏指令，例如，被提供给处理器以用于执行的指令。

附图说明

在所附附图中以示例方式而非限制方式图示本公开，在附图中，类似的附图标记指示类似的要素，并且其中：

图1图示根据本公开的实施例的包括具有硬件处理器的主板的系统。

图2图示根据本公开的实施例的耦合至高速缓存的处理器核。

图3图示根据本公开的实施例的处理器核。

图4图示根据本公开的实施例的包括只读存储器、补丁存储器、和高速缓存的系统。

图5A-5C图示根据本公开的实施例的在包括只读存储器、补丁存储器、和高速缓存的系统中的扩展修补。

图6图示根据本公开的实施例的包括在只读存储器、补丁存储器、高速缓存和系统存储器的系统中的扩展修补。

图7图示根据本公开的实施例的在包括补丁存储器、高速缓存和系统存储器的系统中的扩展修补。

图8图示根据本公开的实施例的在包括补丁存储器、高速缓存和系统存储器的系统中的扩展修补。

图9图示根据本公开的实施例的在包括控制寄存器、只读存储器、补丁存储器、和高速缓存的系统中的扩展修补。

图10图示根据本公开的实施例的用于扩展修补的流程图。

图11图示根据本公开的实施例的用于扩展修补的流程图。

图12图示根据本公开的实施例的用于扩展修补的流程图。

图13A是图示出根据本公开的实施例的通用向量友好指令格式及其A类指令模板的框图。

图13B是图示出根据本公开的实施例的通用向量友好指令格式及其B类指令模板的框图。

图14A是图示出根据本公开的实施例的用于图13A和图13B中的通用向量友好指令格式的字段的框图。

图14B是图示出根据本公开的一个实施例的构成完整操作码字段的图14A中的专用向量友好指令格式的字段的框图。

图14C是图示根据本公开的一个实施例的构成寄存器索引字段的图14A中的专用向量友好指令格式的字段的框图。

图14D是图示根据本公开的一个实施例的构成扩充操作字段1350的图14A中的专用向量友好指令格式的字段的框图。

图15是根据本公开的一个实施例的寄存器架构的框图。

图16A是图示出根据本公开的实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线两者的框图。

图16B是图示出根据本公开的实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核两者的框图。

图17A是根据本公开的实施例的单个处理器核以及其到管芯上互连网络的连接以及它的第2级(L2)高速缓存的本地子集的框图。

图17B是根据本公开的实施例的图17A中的处理器核的部分的展开图。

图18是根据本公开的实施例的可具有多于一个的核、可具有集成存储器控制器、并且可具有集成图形器件的处理器的框图。

图19是根据本公开的一个实施例的系统的框图。

图20是根据本公开的实施例的更具体的示例性系统的框图。

图21示出的是根据本公开的实施例的第二更具体的示例性系统的框图。

图22示出的是根据本公开的实施例的芯片上系统(SoC)的框图。

图23是根据本公开的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。

具体实施方式

在下列描述中，阐述了众多特定细节。然而，应当理解，可不利用这些特定细节来实践本公开的实施例。在其他实例中，未详细示出公知的电路、结构和技术，以免使对本描述的理解模糊。

说明书中对“一个实施例”、“实施例”、“示例实施例”等的引用表明所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定都包括该特定的特征、结构或特性。此外，此类短语不一定是指同一个实施例。此外，当结合实施例描述特定的特征、结构或特性时，认为结合无论是否被明确描述的其他实施例而影响此类特征、结构或特性是在本领域技术人员的知识范围之内的。

(例如，具有一个或多个核的)(例如，硬件)处理器可执行(例如，用户级)指令(例如，指令线程)以对数据操作，从而例如执行算术、逻辑或其他功能。例如，软件可以包括提供给处理器(例如，其一个或多个核)的多条指令(例如，宏指令)，该处理器随后执行(例如，解码和执行)多条指令以执行相应的操作。在某些实施例中，处理器包括电路(例如，解码器电路)，以将指令转换(例如，解码)成一个或多个微操作(μop或微操作)，例如，其中这些微操作直接由硬件执行。对应于指令(例如，宏指令)的一个或多个微操作可以被称为该指令的微代码流。微操作可以称为微指令，例如，由处理器对宏指令的解码而产生的微指令。在一个实施例中，指令是指令集架构(ISA)的64位和/或32位指令。在一个实施例中，指令是

指令集架构(ISA)的(例如，64位和/或32位)指令。在某些实施例中，将指令转换为一个或多个微操作与处理器流水线的指令取出和解码部分相关联。

在某些(例如，乱序的)处理器中，微代码(例如，包括微操作)被存储在处理器的只读存储器(ROM)中，例如，其中ROM通常被称为微代码ROM或μROM。从只读存储器读出微代码(例如，读取一个或多个微操作)由处理器的微代码定序器(例如，微代码定序器电路)执行。在一个实施例中，只读存储器中的数据(例如，微操作)在制造过程期间被存储在其中，例如，该数据是不可修改的(例如，当消费者占有时)。因此，在某些实施例中，存储微代码的只读存储器的不可修改的性质阻止了对该微代码的更新。

某些处理器包括补丁存储器，该补丁存储器用于修补只读存储器的一个或多个微操作。例如，对于要执行的指令，其中处理器要从补丁存储器源送用于指令的微操作的集合，而不是源送用于存储在只读存储器的指令的(例如，过时的)微操作的集合。在某些实施例中，存储在补丁存储器中的数据是可修改的(例如，当消费者占有时)。

在某些实施例中，补丁存储器在微代码定序器电路内(例如，在处理器的核内)，并且因此对可用的补丁存储器的尺寸施加了实际的限制。在一个实施例中，补丁存储器存储约512个微操作。在某些实施例中，只读存储器在微代码定序器电路内，并且因此对可用的只读存储器的尺寸施加了实际的限制。在一个实施例中，只读存储器存储约40000个微操作。作为一个示例，要经由微代码修补(例如，通过对不同的微操作进行修补，其可以称为补丁微代码)在现场修复的多个关键功能或安全问题可以包括提供(例如，具有大于补丁存储器尺寸的尺寸的)多个微操作，并且补丁存储器的固定存储尺寸(例如，大约512个微操作)可能导致无法修补此类关键问题。

本文中的某些实施例经由通过管芯上和管芯外(例如，安全)存储器(例如，存储元件)扩展微代码修补来改善处理器的功能。本文中的某些实施例提供了用于存储大量(例如，一千或数千个)附加微操作的附加存储资源，这些附加微操作例如，用于在制造之后(例如，产品发布之后)修补关键问题和/或添加创新特征和能力的微操作。在一个实施例中，用于存储微操作的附加存储资源是高速缓存的、在运行时未使用和/或未由处理器的配置(例如，使用环境)使用的(多个)部分。例如，附加的存储资源可以是高速缓存的一部分，该高速缓存的一部分用于在核转变为关断去往核的电压的功率状态时存储来自核的上下文信息。此类部分的非限制性示例是一个或多个部分，用于：用于将线程(例如，当核支持多线程时)转变为空闲或关闭的上下文信息的存储；用于(例如，对于多核处理器)将核转变为空闲或关闭的上下文信息的存储；或用于将高速缓存一致性电路(例如，高速缓存盒(CBo))转变为空闲或关闭的一致性信息的存储。例如，处理器(例如，核)的、在不利用图形处理器的服务器配置中使用的附加存储资源可以是高速缓存的、被预留以用于存储用于(多个)图形线程的上下文信息的一部分。例如，不实现虚拟机的处理器(例如，核)的附加存储资源可以是高速缓存的、被预留以用于存储用于虚拟机(例如，虚拟机控制结构(VMCS))的上下文信息的一部分。本文的某些实施例提供了增强的补丁代码(例如，用于增强的补丁代码的非暂态存储)，以允许(例如，安全地)使用将附加的存储资源用于微代码修补。下面首先参考图1-3来讨论具有利用扩展微代码修补的一个或多个核的处理器的示例。

图1图示根据本公开的实施例的包括具有硬件处理器104的主板102的系统100。所描绘的主板102包括耦合至硬件初始化管理器(非暂态)存储106和系统存储器108(例如，动态随机存取存储器(DRAM))的处理器104。在一个实施例中，硬件初始化管理器(非暂态)存储106存储硬件初始化管理器固件(例如,或软件)。在一个实施例中，硬件初始化管理器(非暂态)存储106存储基本输入/输出系统(BIOS)固件。在另一实施例中，硬件初始化管理器(非暂态)存储106存储统一可扩展固件接口(UEFI)固件。在某些(例如，由处理器的通电或重新引导触发的)实施例中，处理器104执行存储在硬件初始化管理器(非暂态)存储106中的硬件初始化管理器固件(例如，或软件)以初始化处理器进行操作，例如以开始执行操作系统(OS)和/或初始化并且测试系统100的(例如，硬件)组件。

所描绘的处理器104是多核处理器，该多核处理器包括具有多个核110_0至110_N的核电路112，其中N是任何整数。在另一个实施例中，处理器仅包括单个核。核110_0至110_N可以经由互连116或其他电气耦合彼此耦合。每个核可以包括本文中所讨论的组件，例如，如图2或图3所示。所描绘的处理器104包括与核电路112分离(例如，在核电路112外部)的非核电路114。非核电路114可以包括以下各项的任何组合：共享高速缓存118(例如，静态随机存取存储器(SRAM))(例如，末级高速缓存)、存储器控制器120(例如，用于维持高速缓存中的高速缓存一致性和/或从系统存储器108或其他存储器取出或检取数据)、接口122(例如，用于提供去往不是处理器104的部分的各个组件的耦合)，例如但不限于外围设备、大容量存储等。

每个核可以在那个核内部包括其自身的(例如，未共享的)高速缓存层，例如，如图2和图3所示。系统100的每个核(例如，以及该核的各个组件)和/或其他组件可以被单独地供电，例如，被置于多个功率状态中的一个功率状态或从多个功率状态中的一个功率状态退出。在某些实施例中，每个功率状态是根据高级配置和功率接口(ACPI)标准(例如，2013年11月13日的高级配置和功率接口(ACPI)规范修订5.0A)的功率状态。在某些实施例中，对于每个核具有核状态(c状态)和/或对于每个处理器具有处理器(或封装)状态(p状态)。

p-状态的非限制性示例是：P0性能状态，其中处于此状态的设备或处理器使用其最大性能能力，并且可消耗最大功率；P1性能状态，其中设备或处理器的性能能力(例如，经由比P0更低的电压和/或频率)被限制在其最大值以下，并且消耗小于最大功率的功率；一直到Pn性能状态，其中设备或处理器的性能能力处于其最低级别，并且在保持活动状态时消耗最小的功率(例如，其中状态n是最大数量，并且取决于处理器或设备)。在某些实施例中，处理器和设备定义对任意数量(例如，不超过16)的性能状态的支持。

c状态的非限制性示例是：C0处理器核功率状态(例如，操作功率状态)，其中处理器核处于执行功率状态；C1处理器核功率状态，其中处理器核具有足够低的硬件等待时间，使得操作软件在决定是否使用该状态时不考虑该状态的等待时间方面(例如，除了将处理器置于非执行功率状态之外，该状态没有其他软件可见的效果)；C2处理器功率状态，其提供相对于C1状态的改善的功率节省(例如，其中经由ACPI系统固件提供该状态的最坏情况的硬件等待时间，并且操作软件可以使用此信息来确定何时应当使用C1状态而不是C2状态和/或除了将处理器核置于非执行功率状态之外，该状态没有其他软件可见的效果)；C3处理器核功率状态，其提供相对于C1状态和C2状态的改善的功率节省。(例如，其中经由ACPI系统固件提供该状态的最坏情况的硬件等待时间，并且操作软件可以使用此信息来确定何时应当使用C2状态而不是C3状态和/或当处于C3状态时，处理器的(例如，核的)高速缓存维持状态，但忽略任何监听。例如，其中操作软件负责确保高速缓存维持一致性。制造商可以为其处理器定义其他状态。作为一个示例，可以使用C6处理器核功率状态，其中，关断至核的功率(例如，电压)，例如，其中在关断核(例如，使核时钟停止和/或将核电压降低到零伏)之前，进入C6状态使核状态(例如，核和/或在该核上操作的线程的上下文信息)被保存(例如，被保存到共享高速缓存118中的专用C6存储部分)。作为另一示例，可以使用C7处理器核功率状态，该C7处理器核功率状态包括C6状态改变，但是也包括其中末级高速缓存(例如，共享高速缓存118)被转储清除的情况。在一个实施例中，功率管理器124(例如，电路)例如根据功率状态来控制系统100的组件(例如，核)的功率级别。在一个实施例中，在处理器104上执行的操作系统请求由功率管理器124实现的功率状态改变。

处理器(例如，处理器的每个核)可以包括微代码定序器。本文的某些实施例经由通过微代码定序器(例如，电路)扩展微代码修补来改善处理器的功能。转到图2和图3，核的示例(例如，图1的核110_0至110_N中的每个核是图2中的核200或图3中的核300的实例)。

图2图示根据本公开的实施例的耦合至高速缓存236(例如，核200外部的高速缓存)的处理器核200。在一个实施例中，高速缓存236包括专用部分，该专用部分用于当核(例如，从活动功率状态)转变为关断至核的电压但不关闭高速缓存236的功率状态(例如，C6或C7功率状态)时存储来自核200的上下文信息(例如，核状态，其与核功率状态不同)。本文中的某些实施例利用高速缓存236(例如，核200外部的高速缓存)来由微代码定序器202(例如，电路)扩展微代码修补。本文中的某些实施例利用高速缓存236(例如，核200外部的高速缓存)的专用(例如，C6或C7)部分来通过微代码定序器202(例如，电路)扩展微代码修补。本文的某些实施例利用系统存储器(例如，图1中的系统存储器108)来进一步由微代码定序器202(例如，电路)扩展微代码修补，例如，通过利用系统存储器来提供用于微代码定序器202(例如，电路)的微代码补丁的进一步(或备份)存储。

微代码定序器202可包括(i)在其中的只读存储器204(ROM)(例如，其中该ROM通常被称为微代码ROM或微代码定序器ROM(MS-ROM或MS-μROM))204；和/或(ii)在其中的补丁存储器206(例如，其中该补丁存储器通常被称为微代码定序器可写存储器或微代码定序器随机存取存储器(MS-RAM或MS-μRAM))。在一个实施例中，微代码定序器202的只读存储器204存储微代码(例如，包括微操作)，例如，其中微代码定序器202(例如，微代码定序器电路)响应于对指令(例如，宏指令)的那一个或多个微操作的请求从只读存储器204读出一个或多个微操作。在一个实施例中，只读存储器204中的微操作在制造过程期间被存储在其中，例如，使得数据是不可修改的(例如，当消费者占有时)。因此，在某些实施例中，存储微代码的只读存储器的不可修改的性质阻止了对该微代码的更新。

某些处理器包括补丁存储器206，该补丁存储器206用于修补只读存储器204的一个或多个微操作。例如，对于要执行的指令，其中处理器要从补丁存储器206源送用于该指令的微操作的集合，而不是源送用于存储在只读存储器204中的指令的(例如，过时的)微操作的集合。在某些实施例中，存储在补丁存储器206中的数据是可修改的(例如，当消费者占有时)。

所描绘的核200包括前端电路208，该前端电路208可用于执行指令取出，并用于将取出的指令转换(例如，解码)为一个或多个微操作(μop或微操作)，例如，其中这些微操作直接由(多个)执行电路228执行。前端电路208可以包含以下各项的任何组合：用于取出(例如，由软件)请求以供执行的指令的取出电路210、微代码定序器202(例如，其利用本文公开的扩展修补)、指令高速缓存212(例如，其存储宏指令，例如作为指令字节的后备存储)、经解码的流缓冲器214(例如，经解码的指令高速缓存)(例如，用于提供用于指令的微操作流)、以及指令解码器电路216(例如，用于执行解码操作以将指令解码为(多个)微操作)。在一个实施例中，指令解码器电路216包括多个指令输入，并且同时为每条指令确定一个或多个微操作的集合。在一个实施例中，存在解码器电路216的多个输入的第一适当子集和/或解码器电路216的多个输入的第二适当子集，多个输入的第一适当子集对于每个集合对多达某个数量的微操作的所有指令解码(例如，对多达具有2个、3个、4个、5个、6个、7个、8个、9个、10个或任何其他数量的微操作的所有指令解码)，多个输入的第二适当子集针对每个集合对多个不同数量的微操作的所有指令解码(例如，仅对其集合中具有单个微操作的指令进行解码)。在某些实施例中，将具有大于阈值数量(例如，2个、3个、4个、5个、6个、7个、8个、9个、10个或任何其他数量的微操作)的微操作的集合的指令被发送到微代码定序器202以供其确定用于每条指令的微操作的集合。前端电路208在该前端电路208的输出处可包括用于微操作的队列。指令可以由其操作码来标识，例如，如下文所讨论。经解码的流缓冲器214(例如，经解码的指令高速缓存)可以从分支预测器电路(例如，分支预测器单元)接收指令(例如，该指令的操作码)。

在某些实施例中，取出电路210(例如，从存储器或指令高速缓存212)取出指令，并将其馈送到指令解码器电路216，以将其解码为供由(多个)执行电路228执行的微操作(例如，原语)。在某些实施例中，微代码定序器202与各种前端组件中的一个或多个对接，以便例如当指令解码器电路216不对给定指令进行解码时，从微代码被存储的无论何处发起和处置微代码取出。流缓冲器214可用于与存储器层次结构对接，以实现在指令高速缓存212中未命中的指令的取出。在一个实施例中，指令被提供给解码器电路216，然后该解码器电路216引起对经解码的流缓冲器214搜索用于该指令的一个或多个微操作的集合。附加地或替代地，指令被提供给解码器电路216，然后该解码器电路216(例如，当用于该指令的微操作的集合将超过阈值数量时，或当该指令是要被修补的指令时，例如，该信息从用于指令的电路的表来确定)使微代码定序器202搜索一个或多个微操作的集合。在某些实施例中，在将指令转换(例如，解码)成指令的一个或多个微操作的集合之后，然后将其发送到(多个)执行电路228以用于执行。

在图2中，可选的乱序(OoO)引擎218(例如，电路)被耦合在前端电路208与(多个)执行电路228(例如，(多个)执行单元)之间。乱序引擎218可用于接收微操作，并准备它们以供执行。在一个实施例中，乱序引擎218可包括各种缓冲器，这些缓冲器用于对微操作流重排序并分配用于执行的各种资源，并且用于提供逻辑寄存器到各个寄存器堆(例如，寄存器堆220和扩展寄存器堆226)内的存储位置上的重命名。寄存器堆220可包括用于整数操作和浮点操作的单独的寄存器堆。寄存器堆220可以包括(多个)模型专用寄存器222和/或(多个)微补丁匹配寄存器224。在一个实施例中，(多个)模型专用寄存器222被用作控制寄存器，例如，以控制核的操作(例如，以控制微代码定序器202的操作)。扩展寄存器堆226可提供对向量数据的存储，例如，每寄存器256位或512位。

在执行电路228中可存在各种资源，包括例如，一个或多个整数、浮点或单指令多数据(SIMD)执行栈(例如，执行单元)，和/或其他专业硬件。例如，此类执行电路228可包括一个或多个算术逻辑单元(ALU)230。在某些实施例中，将结果提供至引退电路232(例如，重排序缓冲器(ROB))。在一个实施例中，引退电路232包括用于接收与被执行的每条指令相关联的信息的各种阵列或电路，并且随后检查该信息以判定该指令是否可以被有效地引退，并且所得到的数据被提交给处理器的架构状态，例如，或者判定是否发生阻止指令的适当引退的一个或多个异常。当然，引退电路232可处置与引退相关联的其他操作。

在某些实施例中，所得到的数据被保存到核200的高速缓存234中(例如，作为第1级(L1)高速缓存或第2级(L2)高速缓存)和/或被保存到与核分开的高速缓存236(例如，作为由多个核共享的高速缓存，例如，共享的L2或共享的第3级(L3)高速缓存)中。在一个实施例中，由多个核共享的高速缓存与核被分开供电，例如，使得可以在不使共享高速缓存断电的情况下使单个核断电(例如，并且因此不删除存储在共享高速缓存中的数据)。

在某些实施例中，按程序顺序的核200取出指令，并将其解码为微操作(micro-op)，以便用来自程序将执行的(例如，最可能的)路径的连续的微操作流来馈送下一个流水线级。在某些实施例中，不按程序顺序的核200包括乱序引擎218，该乱序引擎218将微操作重新排序为数据流顺序，因此，这些微操作的源(例如，输入操作数)一准备就绪并且执行资源一可用，这些微操作就可以执行，并且引退电路232确保微操作(包括它们可能遇到的任何异常)的执行的结果根据原始程序顺序是可见的。

图3图示根据本公开的实施例的处理器核300。在一个实施例中，高速缓存336包括专用部分，该专用部分用于在核(例如，从活动功率状态)转变为关断至核的电压但不关闭高速缓存336的功率状态(例如，C6或C7功率状态)时(例如，经由端口338)存储来自核300的上下文信息(例如，核状态，其与核功率状态不同)。在一个实施例中，功率管理器(例如，图1中的功率管理器124)向核提供功率值340以将核设置为功率级别(例如，以便导通，在不关断降低，和/或关断至核的功率)。

本文中的某些实施例利用高速缓存336(例如，核300外部的高速缓存)来由微代码定序器302(例如，电路)扩展微代码修补。本文中的某些实施例利用高速缓存336(例如，核300外部的高速缓存)的专用(例如，C6或C7)部分来由微代码定序器302(例如，电路)扩展微代码修补。本文的某些实施例利用系统存储器(例如，图1中的系统存储器108)来进一步由微代码定序器302(例如，电路)扩展微代码修补，例如，通过利用系统存储器来提供用于微代码定序器302(例如，电路)的微代码补丁的进一步(或备份)存储。

微代码定序器302可包括：(i)在其中的只读存储器304(ROM)(例如，其中该ROM通常被称为微代码ROM或微代码定序器ROM(MS-ROM或MS-μROM))304；和/或(ii)在其中的补丁存储器306(例如，其中该补丁存储器通常被称为微代码定序器可写存储器或微代码定序器随机存取存储器(MS-RAM或MS-μRAM))。在一个实施例中，微代码定序器302的只读存储器304存储微代码(例如，包括微操作)，例如，其中微代码定序器302(例如，微代码定序器电路)响应于对用于指令(例如，宏指令)的那一个或多个微操作的请求从只读存储器304中读出一个或多个微操作。在一个实施例中，只读存储器304中的微操作在制造过程期间被存储在其中，例如，使得数据是不可修改的(例如，当消费者占有时)。因此，在某些实施例中，存储微代码的只读存储器的不可修改的性质阻止了对该微代码的更新。

某些处理器包括补丁存储器306，该补丁存储器304用于修补只读存储器204的一个或多个微操作。例如，对于要执行的指令，其中处理器要从补丁存储器306源送用于该指令的微操作的集合，而不是源送用于存储在只读存储器304中的指令的(例如，过时的)微操作的集合。在某些实施例中，存储在补丁存储器306中的数据是可修改的(例如，当消费者占有时)。

所描绘的核300包括：用于取出(例如，由软件)请求以供执行的指令的取出电路310、微代码定序器302(例如，其利用本文公开的扩展修补)、经解码的指令高速缓存312(例如，其提供用于先前经解码的指令的微操作的集合)、以及指令解码器电路316(例如，用于执行解码操作以将指令解码成(多个)微操作)。在一个实施例中，指令解码器电路316包括多个指令输入，并且同时为每条指令确定一个或多个微操作的集合。在一个实施例中，存在解码器电路316的多个输入的第一适当子集和/或解码器电路316的多个输入的第二适当子集，多个输入的第一适当子集对于每个集合对多大某个数量的微操作的所有指令进行解码(例如，对多达具有3个、3个、4个、5个、6个、7个、8个、9个、10个或任何其他数量的微操作的所有指令解码)，多个输入的第二适当子集对于每个集合对具有多达不同数量的微操作的所有指令进行解码(例如，仅对其集合中具有单个微操作的指令进行解码)。在某些实施例中，将具有大于阈值数量(例如3个、3个、4个、5个、6个、7个、8个、9个、10个或任何其他数量的微操作)的微操作的集合的指令被发送到微代码定序器302以供其确定用于每条指令的微操作的集合。核300可以包括指令解码队列308(例如，微操作队列)，用于存储(例如，来自微代码定序器302、经解码的指令高速缓存312、指令解码器电路316或其任何组合的)微操作，然后将其输入到(多个)执行电路328。指令可以通过其操作码来标识，例如，如下文所讨论。

取出电路310可以将所取出的指令发送到微代码定序器302(例如，经由线342)、经解码的指令高速缓存312(例如，经由线344)、指令解码器电路316、或其任何组合。在一个实施例中，取出电路310将所取出的指令发送到指令解码器电路316，并且指令解码器电路316将该指令发送到微代码定序器302(例如，经由线342)和/或经解码的指令高速缓存312。

某些箭头指示(例如，去往以及来自组件的)双向通信，但是在某些实施例中可使用单向通信。某些箭头指示(例如，去往组件的)单向通信，但是在某些实施例中可使用双向通信。

在某些实施例中，取出电路310(例如，从存储器或指令高速缓存212的)取出指令，并将其馈送到指令解码器电路316，以将其解码为供(多个)执行电路328执行的微操作(例如，原语)。在某些实施例中，微代码定序器302与核组件中的一个或多个对接，以便例如当指令解码器电路316不对给定指令进行解码时，从存储微代码的无论何处发起和处置微代码取出。在一个实施例中，指令被提供给解码器电路316，然后该解码器电路316引起对经解码的指令高速缓存312搜索用于该指令的一个或多个微操作的集合。附加地或替代地，指令被提供给解码器电路316，然后该解码器电路216(例如，当用于该指令的微操作的集合将超过阈值数量时，或当该指令是要被修补的指令时，例如，该信息从用于指令的电路的表来确定)使微代码定序器302搜索一个或多个微操作的集合。在某些实施例中，在将指令转换(例如，解码)成指令的一个或多个微操作的集合之后，然后(例如，经由可选的指令解码队列308)将其发送到(多个)执行电路328以用于执行。

在执行电路328中可存在各种资源，包括例如，一个或多个整数、浮点和单指令多数据(SIMD)执行栈(例如，执行单元)，和/或其他专业硬件。例如，此类执行电路328可包括一个或多个算术逻辑单元(ALU)。在某些实施例中，将结果提供给引退电路332。在一个实施例中，引退电路332包括用于接收与被执行的每条指令相关联的信息的各种阵列和电路，并且随后检查该信息以判定该指令是否可以被有效地引退并且所得到的数据被提交给处理器的架构状态，例如，或者判定是否发生阻止指令的适当引退的一个或多个异常。当然，引退电路332可处置与引退相关联的其他操作。

在某些实施例中，所得到的数据被保存到核300的可选的高速缓存334中(例如，作为第1级(L1)高速缓存或第2级(L2)高速缓存)和/或被存储到与核分开的高速缓存336(例如，作为由多个核共享的高速缓存，例如，共享的L2或共享的第3级(L3)高速缓存)中。在一个实施例中，高速缓存336与核300被分开供电，例如，使得可以在不使高速缓存336断电的情况下可以使核300断电(例如，并且因此不删除存储在共享高速缓存中的数据)。微代码定序器如何利用某些存储(例如，存储器和高速缓存)来扩展微代码修补的示例。

图4图示根据本公开的实施例的包括只读存储器404、补丁存储器406、和高速缓存408的系统400。在某些实施例中，系统400利用高速缓存408来扩展微代码修补。在某些实施例中，只读存储器404(ROM)(例如，其中ROM通常被称为微代码ROM或微代码定序器ROM(MS-ROM或MS-μROM))404和/或(ii)补丁存储器406(例如，其中补丁存储器通常被称为微代码定序器可写存储器或微代码定序器随机存取存储器(MS-RAM或MS-μRAM))位于微代码定序器402(例如，微代码定序器电路)内和/或被预留以供由微代码定序器402独占地使用(例如，和/或访问)。在一个实施例中，微代码定序器402是图2中的微代码定序器202或图3中的微代码定序器302的实例。在一个实施例中，微代码定序器402的只读存储器404存储微代码(例如，包括微操作)，例如，其中微代码定序器402(例如，微代码定序器电路)响应于对用于指令(例如，宏指令)的那一个或多个微操作的请求从只读存储器404读出一个或多个微操作。在一个实施例中，只读存储器404中的微操作在制造过程期间存储在其中，例如，使得数据是不可修改的(例如，当消费者占有时)。因此，在某些实施例中，存储微代码的只读存储器的不可修改的性质阻止了对该微代码的更新。某些处理器包括补丁存储器406，该补丁存储器406用于修补只读存储器404的一个或多个微操作。例如，对于要执行的指令，其中处理器从补丁存储器406源送用于该指令的一个或多个微操作的集合，而不是源送用于存储在只读存储器404中的指令的(例如，现已过时的)微操作的集合。在某些实施例中，存储在补丁存储器406中的数据是可修改的(例如，当消费者占有时)。

在某些实施例中，补丁存储器406在微码定序器电路内(例如，在处理器的核之内)，并且因此对可用的补丁存储器的尺寸施加了限制。在一个实施例中，补丁存储器406存储约512个微操作。在某些实施例中，只读存储器404在微代码定序器电路内，并且因此对可用的只读存储器的尺寸施加了实际的限制。在一个实施例中，只读存储器存储约40000个微操作。作为一个示例，要经由微代码修补(例如，通过对不同的微操作进行修补，其可以称为补丁微代码)在现场修复的多个关键功能或安全问题可以包括提供(例如，具有大于补丁存储器尺寸的尺寸的)多个微操作，并且补丁存储器406的固定存储尺寸(例如，大约512个微操作)可能导致无法修补此类关键问题。

本文中的某些实施例经由通过管芯上和管芯外(例如，安全)存储器(例如，存储元件)扩展微代码修补来改善系统400的功能。本文中的某些实施例在高速缓存408中提供附加的存储资源，以用于存储大量(例如，一千或数千个)附加的微操作。高速缓存408可以包括用于补丁存储器406的微操作(例如，补丁)的副本，例如，以从高速缓存408恢复当功率降低时易失性补丁存储器406丢失的内容，并且高速缓存408是非易失性的，或者它不使其功率降低到导致内容丢失的级别。本文的某些实施例包括扩展补丁内容412的存储(例如，补丁微操作)。在一个实施例中，微代码定序器402执行使数据从高速缓存408复制到补丁存储器406的代码。然而，由于现实世界的资源在系统400中可能是有限的，使得解决方案不仅分配仅用于存储扩展补丁内容的新存储，因此本文的某些实施例也利用(例如，收集)存储器的、具有其他用途的(多个)部分。在一实施例中，用于扩展补丁内容(例如，微操作)的存储不是用户可访问的，例如出于安全目的。

本文的某些实施例利用高速缓存中(例如，C6 SRAM中)的管芯上安全存储来扩展补丁内容(例如，微操作)。第一扩展修补模式(例如，“虚假”(“ghost”)补丁实施例)使用高速缓存的(例如，在C6 SRAM中的)、在核的运行时、空闲时间和/或关闭时不被使用的的部分。第二扩展修补模式(例如，“超虚假”(“super-ghost”)补丁实施例)使用高速缓存的(例如，在C6 SRAM中的)、在核的运行时不被使用的部分(例如，用于在核转变为关断至核的电压的功率状态时存储来自核的上下文信息的存储)(例如，C6 SRAM中的线程0、线程1、到线程N)，并且也可以被存储(利用完整性被加密)在外部存储(例如，DRAM)(例如，图1中的系统存储器108)中。扩展补丁内容的微操作可以被称为虚假微操作，因为它们不位于补丁存储器(例如，MS-RAM)中，而是位于高速缓存(例如，C6 SRAM)中或位于系统存储器(例如，DRAM)中。第三扩展修补模式(例如“过虚假”(“uber-ghost”)补丁实施例)允许例如取决于平台配置和/或工作负载要求(例如，经由控制寄存器)动态地选择第一扩展修补模式或第二模式的增强补丁组件的适当子集。在某些实施例中，第三扩展修补模式允许用户在运行时取决于平台配置和/或工作负载要求，从具有第一模式组件或第二模式组件的统一扩展微代码补丁动态地选择性能敏感功能的特定片段。

通过在补丁存储器中存储(例如，小的)微代码例程(例如，包括微操作的集合的代码，该代码可以称为增强补丁代码)来扩展微代码修补的某些实施例，当该代码例程被执行时，使得将扩展补丁内容的补丁微操作中的一个或多个补丁微操作从扩展补丁存储(例如，高速缓存的C6功率状态存储部分)存储(例如，复制)到补丁存储器中，例如，以供微代码定序器用来转换(例如，解码)经修补的指令。注意，增强补丁代码可以指使得存储扩展的微操作，但是扩展补丁存储可以指用于用作用于指令的补丁本身的(例如，改变指令功能的)微操作的存储。

在一个实施例中，微代码例程(例如，包括微操作的的集合的代码，该代码可以称为增强补丁代码)可以是以下各项的任何组合：从不同的补丁点调用；获得对执行资源的独占访问，因此仅一个(例如，中央处理单元(CPU)或逻辑核)线程正在执行；将每条的(例如，给定的)多个微操作从扩展补丁存储中加载(例如，复制而不摧毁)到补丁存储器中；执行用于指令的那些微操作；从先前的补丁存储器数据(例如，图4中的补丁内容410)的副本(例如，它们在微代码补丁加载时被存储在那里)恢复(例如，被加载覆写的)任何微操作；释放独占访问；以及在调用微代码例程(例如，虚假、超虚假、或过虚假补丁例程)的补丁点之后返回。在第三修补模式(例如，“过虚假”补丁实施例)的一个实施例中，微代码定序器对运行时补丁存储器(例如，MS-RAM)执行动态重新配置，以包括按功能(例如，按宏指令)分组的性能敏感的微操作部分，平台所有者可以经由软件接口(例如，控制寄存器)从具有多个可选择功能的微代码补丁功能菜单中选择该功能，但是该功能不能全部在运行时补丁存储器中适配(例如，可以有被包括在微代码补丁中的两个性能敏感的功能作为组件1和组件2，但是组件1或组件2或这两者都不能在运行时补丁存储器中适配)。

在某些实施例中，通过利用(i)高速缓存的完全未使用的部分(例如，高速缓存的C6功率状态部分)(例如，在“虚假”补丁实施例中)和/或(ii)高速缓存在运行时未使用的部分(例如，高速缓存的C6功率状态部分)和系统存储器(例如，C6 SRAM的DRAM备份)(例如，在“过虚假”补丁实施例中)来扩展微代码修补(例如，以允许存储大量的微操作，这些微操作可用于在产品发布后解决关键功能和安全漏洞或驱动创新能力)。

在某些实施例中，由于用于将扩展补丁内容从高速缓存(例如，C6SRAM)复制到补丁存储器(例如，MS-RAM)中且随后将运行时补丁内容(例如，来自图4的补丁内容410)从高速缓存(例如，C6 SRAM)复制到补丁存储器(例如，MS-RAM)中的单线程执行，补丁交换可能具有性能损失，但是存在不是等待时间敏感的或者不频繁地被调用(例如，过滤对设备(诸如，平台控制器中枢(PCH))的访问，这可能需要数千个核周期来完成)的多个功能和安全修补，这些功能和安全修补可以完全受益于扩展补丁能力。

(例如，供客户使用或服务器使用的)某些处理器核可采用管芯上存储(例如，用于存储功率状态变化的上下文信息的高速缓存的部分)，该管芯上存储用于存储各种环境的线程、核和/或非核电路状态(例如，上下文信息)(例如，补丁存储器的微代码补丁的运行时副本或其他副本、低功率状态的线程状态(例如，TC6/TC7)、低功率状态的核状态(例如，CC6/CC7)、虚拟机高速缓存结构(VMCS)状态、(例如，用于图形线程(GT)的)图形状态存储，其是当不在运行时被使用并且在运行时期间不被使用的部分、用于高速缓存一致性电路(例如，高速缓存盒(CBo))的转变(例如，低功率封装状态)的一致性信息的存储、当进入系统管理模式(SMM)时的线程状态，等等)。

例如，供服务器使用的处理器核可以包括称为地址孔的高速缓存(例如，C6 SRAM)的未使用部分，在该地址孔的后面具有存储和/或高速缓存(例如，C6 SRAM)的其他未使用的部分(例如，当服务器不执行图形处理时的图形状态存储)，并且高速缓存(例如，C6SRAM)的这些未使用部分可用于(例如，在“虚假”补丁实施例中)存储附加的微代码补丁微操作内容。在一个实施例中，扩展补丁内容是用于对指令进行修补的微操作，并且扩展补丁内容是微代码补丁二进制镜像的一部分，该微代码补丁二进制镜像由制造商加密并签名，并且在成功验证补丁之后的补丁加载时，将该扩展补丁内容写入高速缓存(例如，C6 SRAM)的未使用部分。在某些实施例中，扩展补丁内容(例如，还)包括微补丁匹配寄存器的列表，这些微补丁匹配寄存器(例如，当(多个)位被置位时)引起处理器执行的拦截(例如，中断)，并调用来自期望使用扩展修补(例如，“虚假”补丁)功能的任何流的增强补丁代码(例如，“虚假”补丁例程)的执行。在一个实施例中，微补丁匹配寄存器包括一个或多个位(例如，在一个实施例中，微代码补丁加载器代码，该微代码补丁加载器代码在被执行时使得补丁存储器的副本(例如，微代码补丁的包括微操作的的运行时部分以及微补丁匹配寄存器)被保存在高速缓存(例如，C6 SRAM)的一部分中，例如其中扩展补丁内容被保存在不同的部分中。在某些实施例中，增强补丁代码(例如，运行时MS-RAM的“虚假”补丁例程部分)获得独占访问权，使得仅一个线程正在(例如，在核中)执行，然后将扩展补丁内容(例如，(多个)补丁微操作)的所请求部分从高速缓存(例如，C6 SRAM)中的对应位置复制到补丁存储器(例如，MS-RAM)中。在一个实施例中，核将执行来自补丁存储器(例如，MS-RAM)(例如，图2中的补丁存储器206、图3中的补丁存储器306、图4中的补丁存储器406)的(多个)补丁微操作，并且最后将“原始”微操作从(例如，从图4中的补丁内容410中)被存储在高速缓存(例如，C6 SRAM)另一部分中的补丁存储器(例如，微代码补丁的包括微操作的运行时部分以及微补丁匹配寄存器)的副本往回复制到(例如，运行时)补丁存储器(例如，MS-RAM)中，然后可释放独占访问权并返回被中断的流。

在某些实施例中，微代码更新填充补丁存储器(例如，图2中的MS-RAM 206)和(多个)匹配寄存器(例如，图2中的(多个)微补丁匹配寄存器224)两者，这些补丁存储器和匹配寄存器用作只读存储器(例如，图2中的MS-ROM 204)内的断点，以允许跳转至补丁存储器(例如，图2中的MS-RAM 206)中的(多个)经更新的微操作。在一个实施例中，针对(被请求执行的)每个微操作、对照由(多个)匹配寄存器标识为包括补丁的微操作执行匹配操作(例如，通过将微操作指针(例如，微代码指令指针(UIP))与用于经修补的微操作的匹配寄存器中存储的所有多个指针中进行比较)，并且其中任何匹配导致(例如，执行)跳转至补丁存储器中的相应目的地微操作地址。在一个实施例中，匹配随后触发代码(例如，图5A至图5C中的微代码补丁匹配触发代码512)的执行。在一个实施例中，匹配寄存器包括微代码匹配地址(例如，只读存储器的微操作地址，例如，图2中的MS-ROM 204中用于特定微操作的地址)和补丁存储器的微代码目的地址(例如，图2中的MS-RAM 206中用于经修补的(多个)微操作的地址)。

在某些实施例中，从高速缓存(例如，C6 SRAM)的扩展补丁存储部分复制到补丁存储器(例如，MS-RAM)中的扩展补丁内容(例如，(多个)微操作)的子集(例如，少于全部)取决于调用增强补丁代码的函数。在一个实施例中，出于性能原因，增强补丁代码的执行使得仅加载(例如，复制)少于所有扩展补丁内容(例如，(多个)微操作)的子集。

例如，供客户使用的处理器核在高速缓存(例如，C6 SRAM)的部分中可能没有足够的未使用空间，并且利用了本文讨论的其他补丁扩展模式之一(例如，第二或第三模式)。例如，用于服务器使用的处理器核可能需要比高速缓存(例如，C6 SRAM)的先前未使用部分中可用的空间更多的微代码补丁存储空间。在一个实施例中，第二补丁微操作模式使用高速缓存(例如，C6SRAM)的现有部分，该现有部分在核/线程处于低功耗状态时被使用，而在运行时(例如，其中线程/核不能同时处于活动状态和睡眠状态(诸如，TC6或TC7或CC6或CC7))不被使用。在一个实施例中，当启用第二模式时，硬件初始化管理器(例如，BIOS)或软件(例如，OS或虚拟机监视器(VMM))经由控制寄存器(例如，模型专用寄存器(MSR)接口)分配系统存储器(例如，主存储器)(例如，DRAM)中的预留区域。

在一个实施例中，当启用第二模式时，在补丁加载时，如果在微代码补丁加载触发操作之前分配了预留区域，则加载时微代码补丁部分将会将扩展补丁内容(例如，微操作)存储在高速缓存的相应的线程的上下文信息存储部分(例如，SRAM的C6部分)中(例如，针对TC6/TC7低功率状态)，并且还将利用完整性保护将其加密存储在系统存储器的预留区域中。在某些实施例中，低功率状态退出代码(例如，恢复代码)(例如，实现TC6/TC7退出恢复)使得从系统存储器加载(例如，复制)扩展补丁内容的加密版本，对其进行解密，并且(例如，如果经认证)将经解密的扩展补丁内容往回存储到高速缓存(例如，C6 SRAM)的上下文信息存储部分(例如，针对TC6/TC7低功率状态)。在一个实施例中，低功率状态退出代码被存储在例如先前未在高速缓存中使用的高速缓存(例如，C6 SRAM)的(例如，不同的)部分中。在一个实施例中，利用由管芯上数字随机数生成器(DRNG)生成的(例如，高级加密标准(AES)的)密钥的(例如，(128位)加密算法来执行加密，初始化向量(IV)是由管芯上数字随机数生成器(DRNG)生成的相同位数(例如，128位)的值，计算出的密钥调度和IV被存储在位于核中的(例如，快速暂存器)寄存器中，并且基于(例如，AES-Galois/计数器模式(AES-GCM))加密算法来计算完整性。在一个实施例中，在微代码补丁完整性检查失败的情况下，线程将进入不可中断的关闭。

在某些实施例中，在运行时，第二扩展修补模式(例如，“超虚假”补丁实施例)与第一扩展修补模式(例如，“虚假”补丁实施例)以相同方式起作用，例外在于，例如从当线程或核分别不处于运行时的时候也用于存储线程或核的上下文信息的相同位置复制扩展补丁内容，而不是从先前未使用的(例如，其是未被留出用于任何用途的“孔”)部分复制扩展补丁内容。

在某些实施例中，第三扩展修补模式(例如“过虚假”补丁实施例)允许为功能的性能敏感的片段动态地重新配置运行时补丁存储器(例如，MS-RAM)(例如，以选择如图9所示的组件的适当子集)。在一个实施例中，用户(例如，平台所有者或管理员)基于控制寄存器(例如，MSR)来选择哪个扩展修补功能(例如，(多个)组件)在运行时是活动的。在某些实施例中，第三扩展修补模式(例如，“过虚假”补丁实施例)包括多个组件，这些组件是微代码补丁的部分，并且被定义为第一模式补丁组件或第二模式补丁组件。在一个实施例中，扩展补丁内容的所有多个组件将不在运行时补丁存储器(例如，MS-RAM)中适配。例如，可以由作为给定微代码补丁的一部分的两个组件，但是它们中的仅一个组件将在补丁存储器(例如，MS-RAM)中适配。在一个实施例中，控制寄存器(例如，MSR)允许选择任一组件，并且使得用于该组件的微代码(例如，微操作)从高速缓存(例如，SRAM的C6部分)被复制到补丁存储器(例如MS-RAM)中。

图5A至图9各自图示用于代码和扩展补丁内容的各种存储位置。应当理解，图5A至图9中的每个只读存储器可以是任何只读存储器，例如，图2中的只读存储器204、图3中的只读存储器304、或图4中的只读存储器404。应当理解，图5A至图9中的每个补丁存储器可以是任何补丁存储器，例如，图2中的补丁存储器206、图3中的补丁存储器306或图4中的补丁存储器406。应当理解，图5A至图9中的每个系统存储器可以是任何系统存储器，例如图1中的系统存储器108。应当理解，所有存储(例如，存储器)可以是非暂态的。

在某些实施例中，只读存储器在制造时用其(例如，如在图中所描绘)数据来加载。在某些实施例中，补丁存储器和/或高速缓存用其数据(例如，如在图中所描绘)来加载，或者固件被更新以通过由制造商发送的微代码补丁二进制镜像来引起该数据的加载。

图5A至图5C图示根据本公开的实施例的在包括只读存储器504、补丁存储器506、和高速缓存508的系统500中的扩展修补。在图5A中，只读存储器504包括用于将数据从高速缓存508复制到补丁存储器506的微代码补丁匹配触发代码512和代码516。在某些实施例中，(例如，由微代码定序器)接收指令以用于解码，并且(例如，通过将该指令的地址、指针或操作码与经修补的指令的地址、指针或操作码列表进行比较)确定该指令是要(例如，使用与存储在只读存储器504中的微操作相比附加的和/或不同的微操作)修补的指令。在某些实施例中，指令的接收(例如，以进行解码)使得(例如，通过微代码定序器)将指令(例如，用于该指令的一个或多个微操作)与经修补的指令(例如，经修补的微操作)的列表进行比较。在一个实施例中，当确定(例如，针对增强补丁)匹配时，微代码补丁匹配触发代码512随后触发存储在补丁存储器506中的增强补丁代码514(例如，“虚假”补丁代码)的执行。在某些实施例中，存储在补丁存储器506中的增强补丁代码514(例如，“虚假”补丁代码)的执行使得执行代码516以将扩展补丁内容520(例如，微操作)(的例如全部或适当子集)从高速缓存508复制到补丁存储器506，例如并且覆写已经存储在补丁存储器506中的微操作。

在图5B中，扩展补丁内容520的副本522已被保存在补丁存储器506中。在一个实施例中，副本522覆写增强补丁代码514。在另一实施例中，副本522不覆写增强补丁代码514。可选地，将扩展补丁内容的副本522保存在补丁存储器506中的完成向代码516指示，例如，因为该代码用于使得执行来自补丁存储器506的扩展补丁内容的副本522。

在图5C中，来自补丁存储器506的扩展补丁内容的副本522的执行完成，因此代码516随后使得从被覆写的数据(例如，补丁内容，但不是扩展补丁内容)的副本518加载(恢复)补丁存储器506中的(例如，全部或仅被覆写的)数据以恢复补丁内容524。在一个实施例中，在补丁内容524被存储(例如，被恢复)到补丁存储器506中之后，例如，将其指示发送到微码补丁匹配触发代码512，然后该微码补丁匹配触发代码512允许微代码定序器继续进行到对下一指令解码(例如，和/或将核从处于单线程模式中移除)。

图6图示根据本公开的实施例的在包括只读存储器604、补丁存储器606、高速缓存608、和系统存储器610的系统600中的扩展修补。尽管图6图示用于多个修补模式(例如，第一模式、第二模式、和第三模式)的存储和代码，但是应当理解，这些组件中的任何一个或多个都可以例如用于以单个修补模式操作的核。

在图6中，补丁存储器606包括增强补丁代码612，该增强补丁代码612在被执行时使得将数据(例如，微操作或多个微操作)从扩展修补存储(例如，高速缓存608中的618、620)复制到补丁存储器606。增强的补丁代码612可以包括微代码修补匹配触发代码。在某些实施例中，(例如，由微代码定序器)接收指令以进行解码，并且(例如，通过将该指令的操作码与经修补的指令的操作码列表进行比较)确定该指令是要(例如，使用与存储在只读存储器604中的微操作相比附加的和/或不同的微操作)修补的指令。在某些实施例中，接收指令以进行解码导致增强补丁代码612的执行，该增强补丁代码612将该指令(例如，其操作码)与用于(多条)经修补的指令的操作码列表进行比较。在一个实施例中，当匹配被确定时，增强补丁代码612随后使得将扩展补丁内容(例如，618或620)(例如，微操作)(的例如全部或适当子集)从高速缓存608加载到补丁存储器606，例如并且覆写已经存储在补丁存储器606中的微操作。

补丁存储器606(或只读存储器604)可以包括补丁加载时代码614，当补丁加载时代码614被执行时使得将扩展补丁代码(例如，微操作)存储(例如，并利用完整性加密)到系统存储器610中。只读存储器604(或补丁存储器606)可以包括代码616，该代码616在被执行时使得将补丁内容从高速缓存608的补丁内容存储622(例如，高速缓存的C6部分)加载到补丁存储器606中。在一个实施例中，处理器(例如，核)的重置导致代码616的执行。

所描述的高速缓存608包括两个部分618和620(尽管可以使用单个或任意多个)，这两个部分618和620被预留(例如，具有最高优先级)以用于要被关闭(例如，关断至核或该线程的执行资源的功率)的相应线程(T0和T1)的上下文信息(例如，线程状态)。在一个实施例中，线程状态包括中断时的(多个)寄存器、(多个)高速缓存和/或执行资源中的其他数据的内容。在某些实施例中，部分618和部分620中的一个或多个被用作(例如，当各个线程正在运行，并且因此尚未存储其状态时)用于微代码修补的扩展补丁存储。(例如，处于第二微代码修补模式的)所描绘的系统存储器610包括分区628，该分区628被分配用于存储例如(例如，在运行时)存储在高速缓存608的线程0的预留部分618中的扩展补丁内容(例如，微操作)的(例如，经加密的)副本，使得当预留部分618被用于存储线程0状态时，当将该线程状态恢复到线程的执行资源中时，扩展补丁内容的副本从系统存储器610的分区628被加载(复制)到高速缓存608的线程0的现在未使用但仍被预留的部分618中。(例如，处于第二微代码修补模式中的)所描绘的系统存储器610包括分区630，该分区630被分配用于存储例如(例如，在运行时)存储在高速缓存608的线程1的预留部分620中的扩展补丁内容(例如，微操作)的(例如，经加密的)副本，从而当预留部分620被用于存储线程1状态时，当将该线程状态恢复到线程的执行资源中时，扩展补丁内容的副本从系统存储器610的分区628被加载(复制)到高速缓存608的线程1的现在未使用但仍被预留的部分620中。

高速缓存608可以包括存储在补丁内容存储622中的(未扩展的)补丁内容的副本，例如，在用扩展补丁内容(例如，微操作)覆写补丁存储器606之前该补丁存储器606的副本。

高速缓存608可以包括较低功率状态退出代码624(例如，核或线程上下文信息恢复代码)，当该较低功率状态退出代码624被执行时，将扩展补丁内容从系统存储器610(例如，系统存储器610的分区628和/或分区630)复制(例如，并且解密和认证)到高速缓存608(例如，高速缓存608的部分618和/或部分620)。高速缓存608可以包括用于非核电路状态或核状态626的其他存储，例如，在扩展微码修补期间不被利用的存储。

图7图示根据本公开的实施例的在包括补丁存储器706、高速缓存708、和系统存储器710的系统700中的扩展修补。在一个实施例中，系统700实现第二扩展修补模式(例如，“超虚假”补丁实施例)。

在图7中，补丁存储器706可以包括补丁加载时代码714，当该补丁加载时代码714被执行时，使得扩展补丁代码(例如，微操作)存储到高速缓存708中(例如，存储到高速缓存的C6上下文信息存储部分(例如，块)中)并将扩展补丁代码存储(例如，并用完整性加密)到系统存储器710中。所描绘的高速缓存708包括两个部分718和720(尽管可以使用单个或任意多个)，该两个部分618和620被预留(例如，具有最高优先级)以用于要被关闭(例如，关断至核或该线程的执行资源的功率)的相应线程(T0和T1)的上下文信息(例如，线程状态)。在一个实施例中，线程状态包括中断时的(多个)寄存器、(多个)高速缓存和/或执行资源中的其他数据的内容。在某些实施例中，部分718和部分720中的一个或多个被用作(例如，当各自线程正在运行，并且因此尚未存储其状态时)用于微代码修补的扩展补丁存储。(例如，处于第二微代码修补模式的)所描绘的系统存储器710包括分区728，该分区728被分配用于存储例如(例如，在运行时)存储在高速缓存708的线程0的预留部分718中的扩展补丁内容(例如，微操作)的(例如，经加密的)副本，使得当预留部分718被用于存储线程0状态时，当将该线程状态恢复到线程的执行资源中时，扩展补丁内容的副本从系统存储器710的分区728被加载(复制)到高速缓存708的线程0的现在未使用但仍被预留的部分718中。(例如，处于第二微代码修补模式的)所描绘的系统存储器710包括分区730，该分区730被分配用于存储例如(例如，在运行是)存储在高速缓存708的线程1的预留部分720中的扩展补丁内容(例如，微操作)的(例如，经加密的)副本，使得当预留部分720被用于存储线程1状态时，当将该线程状态恢复到线程的执行资源中时，扩展补丁内容的副本从系统存储器710的分区730被加载(复制)到高速缓存708的线程1的现在未使用但仍被预留的部分720中。

高速缓存708可以包括(非扩展)补丁内容的副本722，例如，在用扩展补丁内容(例如，微操作)覆写补丁存储器706之前该补丁存储器706的副本。

高速缓存708可以包括低(例如，较低)功率状态退出代码724(例如，核或线程上下文信息恢复代码)，当该低(例如，较低)功率状态退出代码724被执行时，将扩展补丁内容从系统存储器710(例如，系统存储器710的分区728和/或分区730)复制(例如，并且解密和认证)到高速缓存708(例如，高速缓存708的部分718和/或部分720)中。

在某些实施例中，在(例如，通过执行对控制寄存器写入指令来对控制寄存器的一个或多个位置位来触发的)微代码补丁加载时，补丁加载时代码714(例如，微代码补丁加载器)(例如，在认证了由软件指定的新微代码补丁之后)执行以使扩展补丁内容(例如，微操作)存储在高速缓存的相应线程的上下文信息存储部分(例如，SRAM的C6部分)(例如，用于TC6/TC7低功率状态的718或720)中，并且将其用完整性保护加密存储在系统存储器710的预留区域中。在某些实施例中，低功率状态退出代码724(例如，恢复代码)(例如，实现TC6/TC7退出恢复)使得从系统存储器710加载(例如，复制)扩展补丁内容的加密版本，对其进行解密，并且(例如，如果经认证)将经解密的扩展补丁内容往回存储到高速缓存708(例如，C6SRAM)的上下文信息存储部分(例如，用于TC6/TC7低功率状态的718或720)中。

在一个实施例中，补丁加载时代码714的执行使得存储图7中的高速缓存708和/或系统存储器710中所描绘的项中的一个或多个(例如，任何组合)。

图8图示根据本公开的实施例的在包括补丁存储器806、高速缓存808、和系统存储器810的系统800中的扩展修补。在一个实施例中，系统800实现第二扩展修补模式(例如，“超虚假”补丁实施例)。

在图8中，补丁存储器806包括增强补丁代码812，该增强补丁代码818在被执行时使得将数据(例如，一个或多个微操作)从扩展补丁存储(例如，高速缓存808中的818、820)复制到补丁存储器806。增强补丁代码812可以包括微代码补丁匹配触发代码。在某些实施例中，(例如，由微代码定序器)接收指令以进行解码，并且(例如，通过将该指令的操作码与经修补的指令的操作码列表进行比较)确定该指令是要(例如，使用与存储在只读存储器中的微操作相比附加的和/或不同的微操作)修补的指令。在某些实施例中，接收指令以进行解码导致增强补丁代码812的执行，该增强补丁代码612将该指令(例如，其操作码)与用于(多条)经修补的指令的操作码列表进行比较。注意下面对操作码字段的讨论。在一个实施例中，当匹配被确定时，增强补丁代码812随后使得将(例如，来自818或820的)扩展补丁内容(例如，微操作)(的例如全部或适当子集)从高速缓存808复制到补丁存储器806，例如并且覆写已经存储在补丁存储器806中的微操作。

补丁存储器806(或只读存储器)可以包括补丁加载时代码，当补丁加载时代码被执行时使得将扩展补丁代码(例如，微操作)(例如，并利用完整性加密)存储到系统存储器810中。

所描绘的高速缓存808包括两个部分818和820(尽管可以使用单个或任意多个)，这两个部分818和820被预留(例如，具有最高优先级)以用于要被关闭(例如，关断至核或该线程的执行资源的功率)的相应线程(T0和T1)的上下文信息(例如，线程状态)。在一个实施例中，线程状态包括中断时(多个)寄存器、(多个)高速缓存和/或执行资源中的其他数据的内容。在某些实施例中，部分818和部分820中的一个或多个被用作(例如，当各自线程正在运行，并且因此尚未存储其状态时)用于微代码修补的扩展补丁存储。(例如，处于第二微代码修补模式的)所描绘的系统存储器810包括分区828，该分区828被分配用于存储例如(例如，在运行是)存储在高速缓存808的线程0的预留部分818中的扩展补丁内容(例如，微操作)的(例如，经加密的)副本，使得当预留部分818被用于存储线程0状态时，当将该线程状态恢复到线程的执行资源中时，扩展补丁内容的副本从系统存储器810的分区828被加载(复制)到高速缓存808的线程0的现在未使用但仍被预留的部分818中。(例如，处于第二微代码修补模式的)所描绘的系统存储器810包括分区830，该分区830被分配用于存储例如(例如，在运行时)存储在高速缓存808的线程1的预留部分820中的扩展补丁内容(例如，微操作)的(例如，经加密的)副本，使得当预留部分820被用于存储线程1状态时，当将该线程状态恢复到线程的执行资源中时，扩展补丁内容的副本从系统存储器810的分区830被加载(复制)到高速缓存808的线程1的现在未使用但仍被预留的部分820中。

高速缓存808可以包括(非扩展)补丁内容的副本822，例如，在用扩展补丁内容(例如，微操作)覆写补丁存储器806之前该补丁存储器806的副本。高速缓存808可以包括较低功率状态退出代码824(例如，核或线程上下文信息恢复代码)，当该较低功率状态退出代码828被执行时，将扩展补丁内容从系统存储器810(例如，系统存储器810的分区828和/或分区830)复制(例如，并且解密和认证)到高速缓存808(例如，高速缓存808的部分818和/或部分820)。

在一个实施例中，扩展补丁代码812的执行使得存储和/或加载图8中的高速缓存808和/或系统存储器810中所描绘的项中的一个或多个(例如，任何组合)。

在一个实施例中，退出使得将核和/或线程上下文信息存储到存储部分818或820中的功率状态(例如，TC6低功率状态或TC7低功率状态)，使得执行较低功率状态退出代码824(例如，核或线程上下文信息恢复代码)，该较低功率状态退出代码824将扩展补丁内容从系统存储器810(例如，系统存储器810的分区828和/或分区830)复制(例如，对扩展补丁内容进行解密和认证/完整性检查)到高速缓存808(例如，高速缓存808的部分818和/或部分820)中。

图9图示根据本公开的实施例的在包括控制寄存器940、只读存储器904、补丁存储器906、和高速缓存908的系统中的扩展修补。在一个实施例中，系统900实现第三扩展修补模式(例如，“过虚假”补丁实施例)。

在图9中，补丁存储器906包括增强补丁代码912，该增强补丁代码912在执行时读取存储在控制寄存器940中的值，并基于该值选择扩展补丁组件1–N(其中N是任何整数)中的一个或多个(例如，其任何组合)，并使组件(例如，一个或多个微操作)从扩展补丁存储942被复制到补丁存储器906。

在一个实施例中，增强补丁代码912的、从高速缓存908的扩展补丁组件存储942被加载的(多个)组件保持被存储在补丁存储器906中，例如，并且覆写已经存储在补丁存储器906中的微操作。在一个实施例中，扩展补丁内容保持被存储在补丁存储器中，直到核被重置，或工作负载改变(例如，从第一虚拟机到第二虚拟机的改变)。

高速缓存908可以包括存储在补丁内容存储922中的(非扩展)补丁内容的副本，例如，在用(多个)扩展补丁内容(例如，微操作)覆写补丁存储器906之前该补丁存储器906的副本。在一个实施例中，用户(例如，平台所有者或管理员)基于控制寄存器940来选择哪个扩展修补功能(例如，一个或多个组件1-N中的哪个)在运行时是活动的。在某些实施例中，第三扩展修补模式(例如，“过虚假”补丁实施例)包括多个组件1-N，该多个组件1-N例如是微代码补丁的一部分，并且也在第一修补模式或第二修补模式下定义。在一个实施例中，扩展补丁组件的所有多个组件将不在运行时补丁存储器906(例如，MS-RAM)中适配。例如，可以有作为给定微代码补丁的一部分的N个组件，但是仅适当的子集(例如，少于N个)将在补丁存储器906(例如，MS-RAM)中适配。在某些实施例中，控制寄存器940允许(例如，通过软件)选择任何(多个)组件，并且使得该组件的微代码(例如，微操作)从高速缓存的扩展补丁存储部分942(例如，SRAM的C6部分)被复制，并且随后驻留在补丁存储器906(例如，MS-RAM)中。

只读存储器904(或补丁存储器906)可以包括代码916，该代码916在被执行时使得将补丁内容从高速缓存908的补丁内容存储922(例如，高速缓存的C6部分)加载到补丁存储器906中。在一个实施例中，处理器(例如，核)的重置导致代码916的执行。

在本文的某些实施例中，补丁存储器不具有用于整个微操作集合的存储空间，因此微代码定序器可以迭代地(例如，串行地)从高速缓存(例如，SRAM的C6部分)将少于整个集合的全部的部分交换到补丁存储器(例如，MS-RAM)中，直到使得扩展修补被使用的指令执行了整个微操作集合。在一个实施例中，核到非核操作的等待时间(例如，大约40个核时钟周期)比核到系统存储器操作的等待时间(例如，大约300个核时钟周期)低。

在某些实施例中，仅微代码(例如，而不是用户供应的指令)可以访问高速缓存的特定部分(例如，C6部分)。在一个实施例中，(例如，执行BIOS或UEFI固件的)硬件初始化管理器使本文中讨论的代码中的一个或多个代码被加载到存储中，例如，被加载到高速缓存的特定部分(例如，C6部分)中。

在某些实施例中，微代码定序器(例如，微码定序器电路)包括本文所讨论的代码，例如，微代码定序器使执行扩展修补的代码例如在由微代码定序器接收到要解码的指令时被执行。微代码定序器可以利用本文讨论的任何方法或流程，例如，在图10至图12中讨论的流程中的任何流程。

图10图示根据本公开的实施例的用于扩展修补的流程图1000。所描绘的流程1000包括：1002：利用处理器的核的取出电路来取出第一指令、第二指令、和第三指令；1004：利用核的解码器电路将第一指令解码为至少一个微操作的第一集合；1006：将至少一个微操作的第一集合从解码器电路发送到核的执行电路；1008：将用于第三指令的至少一个微操作的第三集合存储在高速缓存的部分中，该部分在核转变为关断至核的电压的功率状态时存储来自核的上下文信息；1010：由核的微代码定序器向核的执行电路发送存储在微代码定序器的只读存储器中的用于第二指令的至少一个微操作的第二集合；1012：由核的微代码定序器将至少一个微操作的第三集合从高速缓存的部分加载到微代码定序器的补丁存储器中；1014：由核的微代码定序器将至少一个微操作的第三集合从补丁存储器发送至执行电路；以及1016：利用核的执行电路执行微操作的第一集合、微操作的第二集合和微操作的第三集合。

图11图示根据本公开的实施例的用于扩展修补的流程图1100。所描绘的流程1100包括：1102：利用处理器的核的取出电路来取出第一指令，第二指令和第三指令；1104：利用核的解码器电路将第一指令解码成至少一个微操作的第一集合；1106：将至少一个微操作的第一集合从解码器电路发送到核的执行电路；1108：将用于第三指令的至少一个微操作的第三集合存储在高速缓存的部分中，该部分在核转变为关断至核的电压的功率状态时存储来自核的上下文信息；1110：将至少一个微操作的第三集合的副本存储在耦合到处理器的系统存储器中；1112：由核的微代码定序器将存储在微代码定序器的只读存储器中的用于第二指令的至少一个微操作的第二集合发送给核的执行电路；1114：将至少一个微操作的第四集合存储到补丁存储器中，其中微代码定序器使得执行第四集合以使得至少一个微操作的第三集合从系统存储器加载到高速缓存的部分中；1116：由核的微代码定序器将至少一个微操作的第三集合从高速缓存的部分加载到微代码定序器的补丁存储器中；1118：由核的微代码定序器将至少一个微操作的第三集合从补丁存储器发送至执行电路；以及1120：利用核的执行电路执行微操作的第一集合、微操作的第二集合和微操作的第三集合。

图12图示根据本公开的实施例的用于扩展修补的流程图1200。所描绘的流程1200包括：1202：将第一值或第二值存储在处理器的核的控制寄存器的补丁控制字段中；1204：利用处理器的核的取出电路取出第一指令、第二指令、第三指令、和第四指令；1206：利用核的解码器电路将第一指令解码为至少一个微操作的第一集合；1208：将至少一个微操作的第一集合从解码器电路发送到核的执行电路；1210：将用于第三指令的至少一个微操作的第三集合存储在高速缓存的部分中，该部分当核转变为关断至核的电压的功率状态时存储来自核的上下文信息；1212：将用于第四指令的至少一个微操作的第四集合存储在高速缓存的部分中，该部分当核转变为关断至核的电压的功率状态时存储来自核的上下文信息；1214：由核的微代码定序器将存储在微代码定序器的只读存储器中的用于第二指令的至少一个微操作的第二集合发送至核的执行电路；1216：当第一值被存储在控制寄存器的补丁控制字段中时，由核的微代码定序器将至少一个微操作的第三集合从高速缓存的部分加载到微代码定序器的补丁存储器中，并且当第一值被存储在控制寄存器的补丁控制字段中时，由核的微代码定序器将至少一个微操作的第三集合从补丁存储器发送至执行电路；1218：当第二值被存储在控制寄存器的补丁控制字段中时，由核的微代码定序器将至少一个微操作的第四集合从高速缓存的部分加载到微代码定序器的补丁存储器中，并且当第二值被存储在控制寄存器的补丁控制字段中时，由核的微代码定序器将至少一个微操作的第四集合从补丁存储器发送至执行电路；以及1220：利用核的执行电路执行微操作的第一集合、微操作的第二集合、微操作的第三集合和微操作的第四集合。

在一个实施例中，处理器包括：核；高速缓存，该高速缓存具有用于在核转变为关断核的电压的功率状态时存储来自核的上下文信息的部分(例如，用户不可访问)；核的取出电路，该核的取出电路用于取出第一指令、第二指令、以及第三指令；核的解码器电路，该核的解码器电路耦合至取出电路，用于(例如，在不使用微代码定序器的情况下)将第一指令解码为至少一个微操的第一集合；执行电路，用于执行微操作；以及核的微代码定序器，该核的微代码定序器耦合至取出电路(和/或解码器电路)，并且包括补丁存储器和存储多个微操作的只读存储器(例如，用户不可访问的只读存储器)，其中，微代码定序器将来自存储在只读存储器的多个微操作中的、用于从取出电路接收的第二指令的至少一个微操作的第二集合发送至执行电路，并且使得对于从取出电路接收的第三指令，将至少一个微操作的第三集合从高速缓存的部分加载到补丁存储器中，并将至少一个微操作的第三集合从补丁存储器发送至执行电路。功率状态可以是根据高级配置和功率接口(ACPI)标准的C6(或更深的)功率状态。补丁存储器可以包括用于第三指令的至少一个微操作(例如，增强补丁代码)的第四集合，当微代码定序器使第四集合被执行时，第四集和使得至少一个微操作的第三集合从高速缓存的部分加载到补丁存储器。存储在耦合至处理器的非暂态存储(例如，硬件初始化管理器存储)中的固件可以包括指令，当由处理器解码并执行该指令时，该指令使得处理器将至少一个微操作的第四集合插入到用于第三指令的补丁存储器中。加载到补丁存储器中的至少一个微操作的第三集合可以覆写存储在补丁存储器中的多个微操作中的至少一个，并且当至少一个微操作的第三集合的执行完成时，微代码定序器可以重新加载多个微操作中被覆写的至少一个。对于由取出电路取出的第四指令，微代码定序器可以使与第三集合的至少一个微操作的不同第四集合从高速缓存的部分加载到补丁存储器中，并将至少一个微操作的第四集合从补丁存储器发送至执行电路。处理器可以包括耦合到处理器的系统存储器，该系统存储器包括至少一个微操作的第三集合的副本，其中补丁存储器包括至少一个微操作的第四集合，当微代码定序器使得第四集合被执行时，该第四集合使得至少一个微操作的第三集合从系统存储器被加载(例如，仅在解密和认证之后)到高速缓存的部分中。当核转变为开启至核的电压的功率状态(例如，ACPIC0)时，微代码定序器可以使第四集合被执行。

在另一个实施例中，方法包括：利用处理器的核的取出电路取出第一指令、第二指令、和第三指令；利用核的解码器电路将第一指令解码为至少一个微操作的第一集合；将至少一个微操作的第一集合从解码器电路发送到核的执行电路；将第三指令的至少一个微操作的第三集合存储在高速缓存的部分中，该部分在核转变为关断至核的电压的功率状态时存储来自核的上下文信息；由核的微代码定序器向核的执行电路发送存储在微代码定序器的只读存储器中的用于第二指令的至少一个微操作的第二集合；由核的微代码定序器将至少一个微操作的第三集合从高速缓存的部分加载到微代码定序器的补丁存储器中；由核的微代码定序器将至少一个微操作的第三集合从补丁存储器发送至执行电路；以及利用核的执行电路执行微操作的第一集合、微操作的第二集合和微操作的第三集合。根据高级配置和功率接口(ACPI)标准，功率状态可以是根据高级配置和功率接口(ACPI)标准的低(例如，C6或C7)的功率状态。该方法可以包括：将第三指令的至少一个微操作的第四集合存储到微代码定序器的补丁存储器中，其中，响应于接收到对第三指令的请求(例如，对所接收的(例如，宏)指令的微操作的请求)，微代码定序器使得第四集合的执行，该第四集合的执行使得至少一个微操作的第三集合从高速缓存的部分加载到微代码定序器的补丁存储器中，并且从补丁存储器向执行电路发送至少一个微操作的第三集合。该方法可以包括：将包括指令的固件存储在耦合至处理器的非暂态存储中，其中，由处理器对指令的解码和执行使得将第三指令的至少一个微操作的第四集合存储到微代码定序器的补丁存储器。其中，至少当将至少一个微操作的第三集合加载到补丁存储器中覆写了存储在补丁存储器中的多个微操作中的至少一个微操作时，该方法可以包括：当至少一个微操作的第三集合的执行完成时，由微代码定序器重新加载多个微操作中被覆写的至少一个。该方法可以包括：将第四指令的至少一个微操作的第四集合存储到高速缓存的部分中，该部分在核转变成关断至核的电压的功率状态时存储来自核的上下文信息；由取出电路取出第四指令；由核的微代码定序器将至少一个微操作的第四集合从高速缓存的部分加载到微代码定序器的补丁存储器；由核的微代码定序器将至少一个微操作的第四集合从补丁存储器发送到执行电路；以及利用核的执行电路执行至少一个微操作的第四集合。方法可以包括：将至少一个微操作的第三集合的副本存储在耦合至处理器的系统存储器中；并且将至少一个微操作的第四集合存储到补丁存储器中，其中该微操作定序器使得执行第四集合以使得至少一个微操作的第三集合从系统存储器加载到高速缓存的部分。该方法可包括：其中当核转变为开启至核的电压的功率状态时，微代码定序器可以使第四集合被执行。

在又一个实施例中，一种非暂态机器可读介质，其存储代码，当由机器执行该代码时，该代码使得机器用于执行方法，该方法包括：利用处理器的核的取出电路来取出第一指令、第二指令和第三指令；利用核的解码器电路将第一指令解码为至少一个微操作的第一集合；将至少一个微操作的第一集合从解码器电路发送到核的执行电路；将第三指令的至少一个微操作的第三集合存储在高速缓存的部分中，该部分在核转变为关断至核的电压的功率状态时存储来自核的上下文信息；由核的微代码定序器向核的执行电路发送存储在微代码定序器的只读存储器中的用于第二指令的至少一个微操作的第二集合；由核的微代码定序器将至少一个微操作的第三集合从高速缓存的部分加载到微代码定序器的补丁存储器中；由核的微代码定序器将至少一个微操作的第三集合从补丁存储器发送至执行电路；以及利用核的执行电路执行微操作的第一集合、微操作的第二集合和微操作的第三集合。功率状态可以是根据高级配置和功率接口(ACPI)标准的低(例如，C6或C7)的功率状态。该方法可以包括：将第三指令的至少一个微操作的第四集合存储到微代码定序器的补丁存储器中，其中，响应于接收到对第三指令的请求(例如，对所接收的(例如，宏)指令的微操作的请求)，微代码定序器使得第四集合的执行，该第四集合的执行使得至少一个微操作的第三集合从高速缓存的部分加载到微代码定序器的补丁存储器中，并且从补丁存储器向执行电路发送至少一个微操作的第三集合。该方法可以包括：将包括指令的固件存储在耦合至处理器的非暂态存储中，其中，由处理器对指令的解码和执行使得将第三指令的至少一个微操作的第四集合存储到微代码定序器的补丁存储器。其中，至少当将至少一个微操作的第三集合加载到补丁存储器中覆写了存储在补丁存储器中的多个微操作中的至少一个微操作时，该方法可以包括：当至少一个微操作的第三集合的执行完成时，由微代码定序器重新加载多个微操作中被覆写的至少一个。该方法可以包括：将第四指令的至少一个微操作的第四集合存储到高速缓存的部分中，该部分在核转变为关断至核的电压的功率状态时存储来自核的上下文信息；由取出电路取出第四指令；由核的微代码定序器将至少一个微操作的第四集合从高速缓存的部分加载到微代码定序器的补丁存储器；由核的微代码定序器将至少一个微操作的第四集合从补丁存储器发送到执行电路；以及利用核的执行电路执行至少一个微操作的第四集合。方法可以包括：将至少一个微操作的第三集合的副本存储在耦合至处理器的系统存储器中；并且将至少一个微操作的第四集合存储到补丁存储器中，其中该微操作定序器使得执行第四集合以使得至少一个微操作的第三集合从系统存储器加载到高速缓存的部分。该方法可包括：其中当核转变为开启至核的电压的功率状态时，微代码定序器可以使第四集合被执行。

在另一个实施例中，处理器包括：核；用于核的控制寄存器；高速缓存，该高速缓存具有用于当核转变成关断至核的电压的功率状态时存储来自核的上下文信息的部分；核的取出电路，该核的取出电路用于取出第一指令、第二指令、第三指令以及第四指令；核的解码器电路，该核的解码器电路耦合至取出电路以将第一指令解码成至少一个微操作的第一集合；执行电路，该执行电路用于执行微操作；以及核的微代码定序器，核的微代码定序器耦合至取出电路并且包括补丁存储器和只读存储器，该只读存储器存储多个微操作，其中该微代码定序器：将来自存储在只读存储器的多个微操作中的、用于从取出电路接收的第二指令的至少一个微操作的第二集合发送至执行电路，使得对于从取出电路接收的第三指令，将至少一个微操作的第三集合从高速缓存的部分加载到补丁存储器中，并且当第一值被存储在控制寄存器的补丁控制字段中时，将至少一个微操作的第三集合从补丁存储器发送至执行电路，对于从取出电路接收的第四指令，将至少一个微操作的第四集合从高速缓存的部分加载到补丁存储器中，并且当第二值被存储在控制寄存器的补丁控制字段中时，将至少一个微操作的第四集合从补丁存储器发送至执行电路。功率状态可以是根据高级配置和功率接口(ACPI)标准的C6功率状态。补丁存储器可以包括第三指令的至少一个微操作的第五集合，当微代码定序器使第五集合被执行时，当第一值被存储在控制寄存器的补丁控制字段时使得至少一个微操作的第三集合从高速缓存的部分加载到补丁存储器。存储在耦合至处理器的非暂态存储中的固件可以包括指令，当由处理器解码并执行该指令时，该指令使得处理器将至少一个微操作的第五集合插入到用于第三指令的补丁存储器中。加载到补丁存储器中的至少一个微操作的第三集合可以覆写存储在补丁存储器中的多个微操作中的至少一个，并且当至少一个微操作的第三集合的执行完成时，微代码定序器可以重新加载被多个微操作中被覆写的至少一个。第一值可以指示客户模式并且第二值可以指示服务器模式。处理器可以包括耦合到处理器的系统存储器，该系统存储器包括至少一个微操作的第三集合的副本，其中补丁存储器包括至少一个微操作的第五集合，当微代码定序器使得第五集合被执行时，使得至少一个微操作的第三集合从系统存储器被加载到高速缓存的部分中。当核转变为开启至核的电压的功率状态时，微代码定序器可以使第五集合被执行。

在又一个实施例中，方法包括：将第一值或第二值存储在处理器的核的控制寄存器的补丁控制字段中；利用处理器的核的取出电路取出第一指令、第二指令、第三指令和第四指令；利用核的解码器电路将第一指令解码为至少一个微操作的第一集合；将至少一个微操作的第一集合从解码器电路发送到核的执行电路；将第三指令的至少一个微操作的第三集合存储在高速缓存的部分中，该部分在核转变为关断至核的电压的功率状态时存储来自核的上下文信息；将第四指令的至少一个微操作的第四集合存储在高速缓存的部分中，该部分在核转变为关断至核的电压的功率状态时存储来自核的上下文信息；由核的微代码定序器将存储在微代码定序器的只读存储器中的第二指令的至少一个微操作的第二集合发送至核的执行电路；当第一值被存储在控制寄存器的补丁控制字段中时，由核的微代码定序器将至少一个微操作的第三集合从高速缓存的部分加载到微代码定序器的补丁存储器中，并且当第一值被存储在控制寄存器的补丁控制字段中时，由核的微代码定序器将至少一个微操作的第三集合从补丁存储器发送至执行电路；当第二值被存储在控制寄存器的补丁控制字段中时，由核的微代码定序器将至少一个微操作的第四集合从高速缓存的部分加载到微代码定序器的补丁存储器中，并且当第二值被存储在控制寄存器的补丁控制字段中时，由核的微代码定序器将至少一个微操作的第四集合从补丁存储器发送至执行电路；并且利用核的执行电路执行微操作的第一集合、微操作的第二集合、微操作的第三集合和微操作的第四组。功率状态可以是根据高级配置和功率接口(ACPI)标准的C6功率状态。该方法可以包括：将第三指令的至少一个微操作的第五集合存储到微代码定序器的补丁存储器中，其中，响应于接收到对第三指令的请求，微代码定序器使执行第五集合，该第五集合使得至少一个微操作的第三集合从高速缓存的部分加载到微代码定序器的补丁存储器中，并且当第一值被存储在控制寄存器的补丁控制字段中时，从补丁存储器向执行电路发送至少一个微操作的第三集合。该方法可以包括：将包括指令的固件存储在耦合至处理器的非暂态存储中，其中，由处理器对指令的解码和执行使得将第三指令的至少一个微操作的第五集合存储到微代码定序器的补丁存储器。该方法可以包括，其中，至少当将至少一个微操作的第三集合加载到补丁存储器中覆写了存储在补丁存储器中的多个微操作中的至少一个微操作时，该方法进一步包括当至少一个微操作的第三集合的执行完成时，由微代码定序器重新加载被多个微操作中被覆写的至少一个。该方法可以包括：将第五指令的至少一个微操作的第五集合存储到高速缓存的部分中，该部分在核转变为关断至核的电压的功率状态时，存储来自核的上下文信息；由取出电路取出第五指令；由核的微代码定序器将至少一个微操作的第五集合从高速缓存的部分加载到微代码定序器的补丁存储器；由核的微代码定序器将至少一个微操作的第五集合从补丁存储器发送到执行电路；并且利用核的执行电路执行至少一个微操作的第五集合。方法可以包括：将至少一个微操作的第三集合的副本存储在耦合至处理器的系统存储器中；并且将至少一个微操作的第五集合存储到补丁存储器中，其中该微操作定序器使得执行第五集合以使得至少一个微操作的第三集合从系统存储器加载到高速缓存的部分。该方法可包括：其中当核转变为开启至核的电压的功率状态时，微代码定序器可以使第五集合被执行。

在另一个实施例中，一种非暂态机器可读介质，存储有代码，该代码当由机器执行时，使所述机器执行包括以下步骤的方法：将第一值或第二值存储在处理器的核的控制寄存器的补丁控制字段中；利用处理器的核的取出电路取出第一指令、第二指令、第三指令和第四指令；利用核的解码器电路将第一指令解码为至少一个微操作的第一集合；将至少一个微操作的第一集合从解码器电路发送到核的执行电路；将第三指令的至少一个微操作的第三集合存储在高速缓存的部分中，该部分在核转变为关断至核的电压的功率状态时存储来自核的上下文信息；将第四指令的至少一个微操作的第四集合存储在高速缓存的部分中，该部分在核转变为关断核的电压的功率状态时存储来自核的上下文信息；由核的微代码定序器将存储在微代码定序器的只读存储器中的第二指令的至少一个微操作的第二集合发送至核的执行电路；当第一值被存储在控制寄存器的补丁控制字段中时，由核的微代码定序器将至少一个微操作的第三集合从高速缓存的部分加载到微代码定序器的补丁存储器中，并且当第一值被存储在控制寄存器的补丁控制字段中时，由核的微代码定序器将至少一个微操作的第三集合从补丁存储器发送至执行电路；当第二值被存储在控制寄存器的补丁控制字段中时，由核的微代码定序器将至少一个微操作的第四集合从高速缓存的部分加载到微代码定序器的补丁存储器中，并且当第二值被存储在控制寄存器的补丁控制字段中时，由核的微代码定序器将至少一个微操作的第四集合从补丁存储器发送至执行电路；并且利用核的执行电路执行微操作的第一集合、微操作的第二集合、微操作的第三集合、微操作的第四集合。功率状态可以是根据高级配置和功率接口(ACPI)标准的C6功率状态。该方法可以包括：将第三指令的至少一个微操作的第五集合存储到微代码定序器的补丁存储器中，其中，响应于接收到对第三指令的请求，微代码定序器使执行第五集合，该第五集合使得至少一个微操作的第三集合从高速缓存的部分加载到微代码定序器的补丁存储器中，并且当第一值被存储在控制寄存器的补丁控制字段中时，从补丁存储器向执行电路发送至少一个微操作的第三集合。该方法可以包括：将包括指令的固件存储在耦合至处理器的非暂态存储中，其中，由处理器对指令的解码和执行使得将第三指令的至少一个微操作的第五集合存储到微代码定序器的补丁存储器。该方法可以包括，其中，至少当将至少一个微操作的第三集合加载到补丁存储器中时覆写了存储在补丁存储器中的多个微操作中的至少一个微操作时，该方法进一步包括：当至少一个微操作的第三集合的执行完成时，由微代码定序器重新加载多个微操作中被覆写的至少一个。该方法可以包括：将第五指令的至少一个微操作的第五集合存储到高速缓存的部分中，该部分在核转变成关断至核的电压的功率状态时，存储来自核的上下文信息；由取出电路取出第五指令；由核的微代码定序器将至少一个微操作的第五集合从高速缓存的部分加载到微代码定序器的补丁存储器；由核的微代码定序器将至少一个微操作的第五集合从补丁存储器发送到执行电路；并且利用核的执行电路执行至少一个微操作的第五集合。方法可以包括：将至少一个微操作的第三集合的副本存储在耦合至处理器的系统存储器中；并且将至少一个微操作的第五集合存储到补丁存储器中，其中该微操作定序器使得执行第五集合以使得至少一个微操作的第三集合从系统存储器加载到高速缓存的部分。该方法可包括：其中当核转变为开启至核的电压的功率状态时，微代码定序器可以使第五集合被执行。

在又一实施例中，一种装置包括数据存储设备，该数据存储设备存储代码，该代码在由硬件处理器执行时使得该硬件处理器执行本文中所公开的任何方法。装置可以如在具体实施方式中所述。方法可以如在具体实施方式中所述。

指令集可包括一种或多种指令格式。给定的指令格式可定义各种字段(例如，位的数量、位的位置)以指定将要执行的操作(例如，操作码)以及将对其执行该操作的(多个)操作数和/或(多个)其他数据字段(例如，掩码)，等等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，可将给定指令格式的指令模板定义为具有该指令格式的字段(所包括的字段通常按照相同顺序，但是至少一些字段具有不同的位的位置，因为较少的字段被包括)的不同子集，和/或定义为具有以不同方式进行解释的给定字段。由此，ISA的每一条指令使用给定的指令格式(并且如果经定义，则按照该指令格式的指令模板中的给定的一个指令模板)来表达，并包括用于指定操作和操作数的字段。例如，示例性ADD(加法)指令具有特定的操作码和指令格式，该特定的指令格式包括用于指定该操作码的操作码字段和用于选择操作数(源1/目的地以及源2)的操作数字段；并且该ADD指令在指令流中出现将使得在操作数字段中具有选择特定操作数的特定的内容。已经推出和/或发布了被称为高级向量扩展(AVX)(AVX1和AVX2)和利用向量扩展(VEX)编码方案的SIMD扩展集(参见例如2018年5月的

64和IA-32架构软件开发者手册；并且参见2018年5月的

架构指令集扩展编程参考)。

示例性指令格式

本文中所描述的(多条)指令的实施例能以不同的格式体现。另外，在下文中详述示例性系统、架构和流水线。(多条)指令的实施例可在此类系统、架构和流水线上执行，但是不限于详述的那些系统、架构和流水线。

通用向量友好指令格式

向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量操作两者的实施例，但是替代实施例仅使用通过向量友好指令格式的向量操作。

图13A-图13B是图示根据本公开的实施例的通用向量友好指令格式及其指令模板的框图。图13A是图示根据本公开的实施例的通用向量友好指令格式及其A类指令模板的框图；而图13B是图示根据本公开的实施例的通用向量友好指令格式及其B类指令模板的框图。具体地，针对通用向量友好指令格式1300定义A类和B类指令模板，这两者都包括无存储器访问1305的指令模板和存储器访问1320的指令模板。在向量友好指令格式的上下文中的术语“通用”是指不束缚于任何特定指令集的指令格式。

尽管将描述其中向量友好指令格式支持以下情况的本公开的实施例：64字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量由16个双字尺寸的元素组成，或者替代地由8个四字尺寸的元素组成)；64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)；但是替代实施例可支持更大、更小和/或不同的向量操作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。

图13A中的A类指令模板包括：1)在无存储器访问1305的指令模板内，示出无存储器访问的完全舍入控制型操作1310的指令模板、以及无存储器访问的数据变换型操作1315的指令模板；以及2)在存储器访问1320的指令模板内，示出存储器访问的时效性1325的指令模板和存储器访问的非时效性1330的指令模板。图13B中的B类指令模板包括：1)在无存储器访问1305的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作1312的指令模板以及无存储器访问的写掩码控制的vsize型操作1317的指令模板；以及2)在存储器访问1320的指令模板内，示出存储器访问的写掩码控制1327的指令模板。

通用向量友好指令格式1300包括以下列出的按照在图13A-13B中图示的顺序的如下字段。

格式字段1340——该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。

基础操作字段1342——其内容区分不同的基础操作。

寄存器索引字段1344——其内容直接或者通过地址生成来指定源或目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ(例如，32x512、16x128、32x1024、64x1024)寄存器堆中选择N个寄存器。尽管在一个实施例中N可多达三个源寄存器和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器(例如，可支持多达两个源，其中这些源中的一个源还用作目的地；可支持多达三个源，其中这些源中的一个源还用作目的地；可支持多达两个源和一个目的地)。

修饰符(modifier)字段1346——其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问1305的指令模板与存储器访问1320的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和/或目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。

扩充操作字段1350——其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本发明的一个实施例中，该字段被分成类字段1368、α字段1352和β字段1354。扩充操作字段1350允许在单条指令而非2条、3条或4条指令中执行多组共同的操作。

比例字段1360——其内容允许用于存储器地址生成(例如，用于使用(2^比例*索引+基址)的地址生成)的索引字段的内容的按比例缩放。

位移字段1362A——其内容用作存储器地址生成的一部分(例如，用于使用(2^比例*索引+基址+位移)的地址生成)。

位移因数字段1362B(注意，位移字段1362A直接在位移因数字段1362B上的并置指示使用一个或另一个)——其内容用作地址生成的一部分；它指定将按比例缩放存储器访问的尺寸(N)的位移因数——其中N是存储器访问中的字节数量(例如，用于使用(2^比例*索引+基址+按比例缩放的位移)的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸(N)以生成将在计算有效地址中使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段1374(稍后在本文中描述)和数据操纵字段1354C确定。位移字段1362A和位移因数字段1362B不用于无存储器访问1305的指令模板和/或不同的实施例可实现这两者中的仅一个或不实现这两者中的任一个，在这个意义上，位移字段1362A和位移因数字段1362B是任选的。

数据元素宽度字段1364——其内容区分将使用多个数据元素宽度中的哪一个(在一些实施例中用于所有指令；在其他实施例中只用于指令中的一些指令)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上，该字段是任选的。

写掩码字段1370——其内容逐数据元素位置地控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩码，而B类指令模板支持合并-写掩码和归零-写掩码两者。当合并时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间保护目的地中的任何元素集免于更新；在另一实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间使目的地中的任何元素集归零；在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制正被执行的操作的向量长度的能力(即，从第一个到最后一个正被修改的元素的跨度)，然而，被修改的元素不一定要是连续的。由此，写掩码字段1370允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段1370的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此，写掩码字段1370的内容间接地标识要执行的掩码)的本公开的实施例，但是替代实施例替代地或附加地允许掩码写字段1370的内容直接指定要执行的掩码。

立即数字段1372——其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上，该字段是任选的。

类字段1368——其内容在不同类的指令之间进行区分。参考图13A-图13B，该字段的内容在A类和B类指令之间进行选择。在图13A-图13B中，圆角方形用于指示特定的值存在于字段中(例如，在图13A-图13B中分别用于类字段1368的A类1368A和B类1368B)。

A类指令模板

在A类非存储器访问1305的指令模板的情况下，α字段1352被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作1310和无存储器访问的数据变换型操作1315的指令模板分别指定舍入1352A.1和数据变换1352A.2)的RS字段1352A，而β字段1354区分要执行所指定类型的操作中的哪一种。在无存储器访问1305的指令模板中，比例字段1360、位移字段1362A和位移比例字段1362B不存在。

无存储器访问的指令模板——完全舍入控制型操作

在无存储器访问的完全舍入控制型操作1310的指令模板中，β字段1354被解释为其(多个)内容提供静态舍入的舍入控制字段1354A。尽管在本公开的所述实施例中舍入控制字段1354A包括抑制所有浮点异常(SAE)字段1356和舍入操作控制字段1358，但是替代实施例可支持这两个概念，可将这两个概念编码为同一字段，或仅具有这些概念/字段中的一个或另一个(例如，可仅具有舍入操作控制字段1358)。

SAE字段1356——其内容区分是否禁用异常事件报告；当SAE字段1356的内容指示启用抑制时，给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序。

舍入操作控制字段1358——其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段1358允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本公开的一个实施例中，舍入操作控制字段1350的内容覆盖(override)该寄存器值。

无存储器访问的指令模板－数据变换型操作

在无存储器访问的数据变换型操作1315的指令模板中，β字段1354被解释为数据变换字段1354B，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)。

在A类存储器访问1320的指令模板的情况下，α字段1352被解释为驱逐提示字段1352B，其内容区分要使用驱逐提示中的哪一个(在图13A中，对于存储器访问时效性1325的指令模板和存储器访问非时效性1330的指令模板分别指定时效性的1352B.1和非时效性的1352B.2)，而β字段1354被解释为数据操纵字段1354C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换以及目的地的向下转换)。存储器访问1320的指令模板包括比例字段1360，并任选地包括位移字段1362A或位移比例字段1362B。

向量存储器指令使用转换支持来执行来自存储器的向量加载以及向存储器的向量存储。如同寻常的向量指令，向量存储器指令以数据元素式的方式从/向存储器传输数据，其中实际被传输的元素由被选为写掩码的向量掩码的内容规定。

存储器访问的指令模板——时效性的

时效性的数据是可能足够快地被重新使用以从高速缓存操作受益的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。

存储器访问的指令模板——非时效性的

非时效性的数据是不太可能足够快地被重新使用以从第一级高速缓存中的高速缓存操作受益且应当被给予驱逐优先级的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。

B类指令模板

在B类指令模板的情况下，α字段1352被解释为写掩码控制(Z)字段1352C，其内容区分由写掩码字段1370控制的写掩码应当是合并还是归零。

在B类非存储器访问1305的指令模板的情况下，β字段1354的一部分被解释为RL字段1357A，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写掩码控制部分舍入控制类型操作1312的指令模板和无存储器访问的写掩码控制VSIZE型操作1317的指令模板分别指定舍入1357A.1和向量长度(VSIZE)1357A.2)，而β字段1354的其余部分区分要执行所指定类型的操作中的哪一种。在无存储器访问1305的指令模板中，比例字段1360、位移字段1362A和位移比例字段1362B不存在。

在无存储器访问的写掩码控制部分舍入控制型操作1310的指令模板中，β字段1354的其余部分被解释为舍入操作字段1359A，并且禁用异常事件报告(给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序)。

舍入操作控制字段1359A——正如舍入操作控制字段1358，其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段1359A允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本公开的一个实施例中，舍入操作控制字段1350的内容覆盖该寄存器值。

在无存储器访问的写掩码控制VSIZE型操作1317的指令模板中，β字段1354的其余部分被解释为向量长度字段1359B，其内容区分要执行多个数据向量长度中的哪一个(例如，128字节、256字节或512字节)。

在B类存储器访问1320的指令模板的情况下，β字段1354的一部分被解释为广播字段1357B，其内容区分是否要执行广播型数据操纵操作，而β字段1354的其余部分被解释为向量长度字段1359B。存储器访问1320的指令模板包括比例字段1360，并任选地包括位移字段1362A或位移比例字段1362B。

针对通用向量友好指令格式1300，示出完整操作码字段1374包括格式字段1340、基础操作字段1342和数据元素宽度字段1364。尽管示出了其中完整操作码字段1374包括所有这些字段的一个实施例，但是在不支持所有这些字段的实施例中，完整操作码字段1374包括少于所有的这些字段。完整操作码字段1374提供操作代码(操作码)。

扩充操作字段1350、数据元素宽度字段1364和写掩码字段1370允许逐指令地以通用向量友好指令格式指定这些特征。

写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。

在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本公开的一些实施例中，不同处理器或处理器内的不同核可支持仅A类、仅B类、或者可支持这两类。举例而言，旨在用于通用计算的高性能通用乱序核可仅支持B类，旨在主要用于图形和/或科学(吞吐量)计算的核可仅支持A类，并且旨在用于通用计算和图形和/或科学(吞吐量)计算两者的核可支持A类和B类两者(当然，具有来自这两类的模板和指令的一些混合、但是并非来自这两类的所有模板和指令的核在本公开的范围内)。同样，单个处理器可包括多个核，这多个核全部都支持相同的类，或者其中不同的核支持不同的类。举例而言，在具有单独的图形核和通用核的处理器中，图形核中的旨在主要用于图形和/或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有旨在用于通用计算的仅支持B类的乱序执行和寄存器重命名的高性能通用核。不具有单独的图形核的另一处理器可包括既支持A类又支持B类的一个或多个通用有序或乱序核。当然，在本公开的不同实施例中，来自一类的特征也可在其他类中实现。将使以高级语言编写的程序成为(例如，及时编译或静态编译)各种不同的可执行形式，这些可执行形式包括：1)仅具有由用于执行的目标处理器支持的(多个)类的指令的形式；或者2)具有替代例程并具有控制流代码的形式，该替代例程使用所有类的指令的不同组合来编写，该控制流代码选择这些例程以基于由当前正在执行代码的处理器支持的指令来执行。

示例性专用向量友好指令格式

图14A-图14D是图示根据本公开的实施例的示例性专用向量友好指令格式的框图。图14A示出专用向量友好指令格式1400，其指定各字段的位置、尺寸、解释和次序、以及那些字段中的一些字段的值，在这个意义上，该专用向量友好指令格式1400是专用的。专用向量友好指令格式1400可用于扩展x86指令集，并且由此字段中的一些字段与如在现有的x86指令集及其扩展(例如，AVX)中所使用的那些字段类似或相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段和立即数字段一致。图示来自图13A-图13B的字段，来自图14A-图14D的字段映射到来自图13A-图13B的字段。

应当理解，虽然出于说明的目的在通用向量友好指令格式1300的上下文中参考专用向量友好指令格式1400描述了本公开的实施例，但是本公开不限于专用向量友好指令格式1400，除非另有声明。例如，通用向量友好指令格式1300构想了各种字段的各种可能的尺寸，而专用向量友好指令格式1400示出为具有特定尺寸的字段。作为具体示例，尽管在专用向量友好指令格式1400中数据元素宽度字段1364被图示为一位字段，但是本公开不限于此(即，通用向量友好指令格式1300构想数据元素宽度字段1364的其他尺寸)。

通用向量友好指令格式1300包括以下列出的按照图14A中图示的顺序的如下字段。

EVEX前缀(字节0-3)1402——以四字节形式进行编码。

格式字段1340(EVEX字节0，位[7:0])——第一字节(EVEX字节0)是格式字段1340，并且它包含0x62(在本公开的一个实施例中，为用于区分向量友好指令格式的唯一值)。

第二－第四字节(EVEX字节1-3)包括提供专用能力的多个位字段。

REX字段1405(EVEX字节1，位[7-5])——由EVEX.R位字段(EVEX字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及(1357BEX字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应的VEX位字段相同的功能，并且使用1补码的形式进行编码，即ZMM0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx和bbb)进行编码，由此可通过增加EVEX.R、EVEX.X和EVEX.B来形成Rrrr、Xxxx和Bbbb。

REX’字段1310——这是REX’字段1310的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段(EVEX字节1，位[4]–R’)。在本公开的一个实施例中，该位与以下指示的其他位一起以位反转的格式存储以(在公知x86的32位模式下)与BOUND指令进行区分，该BOUND指令的实操作码字节是62，但是在MODR/M字段(在下文中描述)中不接受MOD字段中的值11；本公开的替代实施例不以反转的格式存储该指示的位以及以下其他指示的位。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R以及来自其他字段的其他RRR来形成R’Rrrr。

操作码映射字段1415(EVEX字节1，位[3:0]–mmmm)——其内容对隐含的前导操作码字节(0F、0F 38或0F 3)进行编码。

数据元素宽度字段1364(EVEX字节2，位[7]–W)——由记号EVEX.W表示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。

EVEX.vvvv 1420(EVEX字节2，位[6:3]-vvvv)——EVEX.vvvv的作用可包括如下：1)EVEX.vvvv对以反转(1补码)形式指定的第一源寄存器操作数进行编码，并且对具有两个或更多个源操作数的指令有效；2)EVEX.vvvv对针对特定向量位移以1补码的形式指定的目的地寄存器操作数进行编码；或者3)EVEX.vvvv不对任何操作数进行编码，该字段被预留，并且应当包含1111b。由此，EVEX.vvvv字段1420对以反转(1补码)的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将指定符尺寸扩展到32个寄存器。

EVEX.U 1368类字段(EVEX字节2，位[2]-U)——如果EVEX.U＝0，则它指示A类或EVEX.U0；如果EVEX.U＝1，则它指示B类或EVEX.U1。

前缀编码字段1425(EVEX字节2，位[1:0]-pp)——提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SIMD前缀的益处(EVEX前缀仅需要2位，而不是需要字节来表达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式两者的SIMD前缀(66H、F2H、F3H)的传统SSE指令，将这些传统SIMD前缀编码成SIMD前缀编码字段；并且在运行时在被提供给解码器的PLA之前被扩展成传统SIMD前缀(因此，在无需修改的情况下，PLA既可执行传统格式的这些传统指令又可执行EVEX格式的这些传统指令)。虽然较新的指令可将EVEX前缀编码字段的内容直接用作操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定的不同含义。替代实施例可重新设计PLA以支持2位SIMD前缀编码，并且由此不需要扩展。

α字段1352(EVEX字节3，位[7]–EH，也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N；也以α图示)——如先前所述，该字段是针对上下文的。

β字段1354(EVEX字节3，位[6:4]-SSS，也称为EVEX.s_2-0、EVEX.r_2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB，还以βββ图示)——如前所述，此字段是针对上下文的。

REX’字段1310——这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.V’位字段(EVEX字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。

写掩码字段1370(EVEX字节3，位[2:0]-kkk)——其内容指定写掩码寄存器中的寄存器的索引，如先前所述。在本发明的一个实施例中，特定值EVEX.kkk＝000具有暗示没有写掩码用于特定指令的特殊行为(这能以各种方式实现，包括使用硬连线到所有对象的写掩码或绕过掩码硬件的硬件来实现)。

实操作码字段1430(字节4)还被称为操作码字节。操作码的一部分在该字段中被指定。

MOD R/M字段1440(字节5)包括MOD字段1442、Reg字段1444和R/M字段1446。如先前所述的，MOD字段1442的内容将存储器访问操作和非存储器访问操作区分开。Reg字段1444的作用可被归结为两种情形：对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展，并且不用于对任何指令操作数进行编码。R/M字段1446的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。

比例、索引、基址(SIB)字节(字节6)——如先前所述的，比例字段1350的内容用于存储器地址生成。SIB.xxx 1454和SIB.bbb 1456——先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。

位移字段1362A(字节7-10)——当MOD字段1442包含10时，字节7-10是位移字段1362A，并且它与传统32位位移(disp32)一样地工作，并且以字节粒度工作。

位移因数字段1362B(字节7)——当MOD字段1442包含01时，字节7是位移因数字段1362B。该字段的位置与以字节粒度工作的传统x86指令集8位位移(disp8)的位置相同。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移之间寻址；在64字节高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段1362B是disp8的重新解释；当使用位移因数字段1362B时，通过将位移因数字段的内容乘以存储器操作数访问的尺寸(N)来确定实际位移。该类型的位移被称为disp8*N。这减小了平均指令长度(单个字节用于位移，但具有大得多的范围)。此类经压缩的位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移的冗余低阶位不需要被编码。换句话说，位移因数字段1362B替代传统x86指令集8位位移。由此，位移因数字段1362B以与x86指令集8位位移相同的方式被编码(因此，在ModRM/SIB编码规则中没有变化)，唯一的不同在于，将disp8超载至disp8*N。换句话说，在编码规则或编码长度方面没有变化，而仅在有硬件对位移值的解释方面有变化(这需要将位移按比例缩放存储器操作数的尺寸以获得字节式地址偏移)。立即数字段1372如先前所述地操作。

完整操作码字段

图14B是图示根据本公开的一个实施例的构成完整操作码字段1374的具有专用向量友好指令格式1400的字段的框图。具体地，完整操作码字段1374包括格式字段1340、基础操作字段1342和数据元素宽度(W)字段1364。基础操作字段1342包括前缀编码字段1425、操作码映射字段1415和实操作码字段1430。

寄存器索引字段

图14C是图示根据本公开的一个实施例的构成寄存器索引字段1344的具有专用向量友好指令格式1400的字段的框图。具体地，寄存器索引字段1344包括REX字段1405、REX’字段1410、MODR/M.reg字段1444、MODR/M.r/m字段1446、VVVV字段1420、xxx字段1454和bbb字段1456。

扩充操作字段

图14D是图示根据本公开的一个实施例的构成扩充操作字段1350的具有专用向量友好指令格式1400的字段的框图。当类(U)字段1368包含0时，它表明EVEX.U0(A类1368A)；当它包含1时，它表明EVEX.U1(B类1368B)。当U＝0且MOD字段1442包含11(表明无存储器访问操作)时，α字段1352(EVEX字节3，位[7]–EH)被解释为rs字段1352A。当rs字段1352A包含1(舍入1352A.1)时，β字段1354(EVEX字节3，位[6:4]–SSS)被解释为舍入控制字段1354A。舍入控制字段1354A包括一位SAE字段1356和两位舍入操作字段1358。当rs字段1352A包含0(数据变换1352A.2)时，β字段1354(EVEX字节3，位[6:4]–SSS)被解释为三位数据变换字段1354B。当U＝0且MOD字段1442包含00、01或10(表明存储器访问操作)时，α字段1352(EVEX字节3，位[7]–EH)被解释为驱逐提示(EH)字段1352B，并且β字段1354(EVEX字节3，位[6:4]–SSS)被解释为三位数据操纵字段1354C。

当U＝1时，α字段1352(EVEX字节3，位[7]–EH)被解释为写掩码控制(Z)字段1352C。当U＝1且MOD字段1442包含11(表明无存储器访问操作)时，β字段1354的一部分(EVEX字节3，位[4]–S₀)被解释为RL字段1357A；当它包含1(舍入1357A.1)时，β字段1354的其余部分(EVEX字节3，位[6-5]–S_2-1)被解释为舍入操作字段1359A，而当RL字段1357A包含0(VSIZE1357.A2)时，β字段1354的其余部分(EVEX字节3，位[6-5]-S_2-1)被解释为向量长度字段1359B(EVEX字节3，位[6-5]–L_1-0)。当U＝1且MOD字段1442包含00、01或10(表明存储器访问操作)时，β字段1354(EVEX字节3，位[6:4]–SSS)被解释为向量长度字段1359B(EVEX字节3，位[6-5]–L_1-0)和广播字段1357B(EVEX字节3，位[4]–B)。

示例性寄存器架构

图15是根据本公开的一个实施例的寄存器架构1500的框图。在所图示的实施例中，有32个512位宽的向量寄存器1510；这些寄存器被引用为zmm0到zmm31。较低的16个zmm寄存器的较低阶256个位覆盖(overlay)在寄存器ymm0-16上。较低的16个zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。专用向量友好指令格式1400对这些被覆盖的寄存器堆操作，如在以下表格中所图示。

换句话说，向量长度字段1359B在最大长度与一个或多个其他较短长度之间进行选择，其中每一个此类较短长度是前一长度的一半，并且不具有向量长度字段1359B的指令模板在最大向量长度上操作。此外，在一个实施例中，专用向量友好指令格式1400的B类指令模板对紧缩或标量单/双精度浮点数据以及紧缩或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于实施例，较高阶数据元素位置要么保持与在指令之前相同，要么归零。

写掩码寄存器1515——在所图示的实施例中，存在8个写掩码寄存器(k0至k7)，每一写掩码寄存器的尺寸是64位。在替代实施例中，写掩码寄存器1515的尺寸是16位。如先前所述，在本公开的一个实施例中，向量掩码寄存器k0无法用作写掩码；当将正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地禁止写掩码用于那条指令。

通用寄存器1525——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用以对存储器操作数寻址。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。

标量浮点栈寄存器堆(x87栈)1545，在其上面重叠了MMX紧缩整数平坦寄存器堆1550——在所图示的实施例中，x87栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点操作的八元素栈；而使用MMX寄存器来对64位紧缩整数数据执行操作，以及为在MMX与XMM寄存器之间执行的一些操作保存操作数。

本公开的替代实施例可以使用更宽的或更窄的寄存器。另外，本公开的替代实施例可以使用更多、更少或不同的寄存器堆和寄存器。

示例性核架构、处理器和计算机架构

处理器核能以不同方式、出于不同的目的、在不同的处理器中实现。例如，此类核的实现可以包括：1)旨在用于通用计算的通用有序核；2)旨在用于通用计算的高性能通用乱序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)CPU，其包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用乱序核；以及2)协处理器，其包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核。此类不同的处理器导致不同的计算机系统架构，这些计算机系统架构可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但在分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，此类协处理器有时被称为专用逻辑或被称为专用核，该专用逻辑诸如，集成图形和/或科学(吞吐量)逻辑)；以及4)芯片上系统，其可以将所描述的CPU(有时被称为(多个)应用核或(多个)应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上。接着描述示例性核架构，随后描述示例性处理器和计算机架构。

示例性核架构

有序和乱序核框图

图16A是图示根据本公开的各实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线的框图。图16B是示出根据本公开的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图。图16A-图16B中的实线框图示有序流水线和有序核，而虚线框的任选增加图示寄存器重命名的、乱序发布/执行流水线和核。考虑到有序方面是乱序方面的子集，将描述乱序方面。

在图16A中，处理器流水线1600包括取出级1602、长度解码级1604、解码级1606、分配级1608、重命名级1610、调度(也被称为分派或发布)级1612、寄存器读取/存储器读取级1614、执行级1616、写回/存储器写入级1618、异常处置级1622和提交级1624。

图16B示出处理器核1690，该处理器核1690包括前端单元1630，该前端单元1630耦合到执行引擎单元1650，并且前端单元1630和执行引擎单元1650两者都耦合到存储器单元1670。核1690可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核、或混合或替代的核类型。作为又一选项，核1690可以是专用核，诸如例如，网络或通信核、压缩引擎、协处理器核、通用计算图形处理单元(GPGPU)核、图形核，等等。

前端单元1630包括分支预测单元1632，该分支预测单元1632耦合到指令高速缓存单元1634，该指令高速缓存单元1634耦合到指令转换后备缓冲器(TLB)1636，该指令转换后备缓冲器1636耦合到指令取出单元1638，该指令取出单元1638耦合到解码单元1640。解码单元1640(或解码器或解码器单元)可对指令(例如，宏指令)解码，并且生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元1640可使用各种不同的机制来实现。合适机制的示例包括但不限于，查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中，核1690包括存储用于某些宏指令的微代码的微代码ROM或其他介质(例如，在解码单元1640中，或以其他方式在前端单元1630内)。解码单元1640耦合到执行引擎单元1650中的重命名/分配器单元1652。

执行引擎单元1650包括重命名/分配器单元1652，该重命名/分配器单元1652耦合到引退单元1654和一个或多个调度器单元的集合1656。(多个)调度器单元1656表示任何数量的不同调度器，包括预留站、中央指令窗等。(多个)调度器单元1656耦合到(多个)物理寄存器堆单元1658。(多个)物理寄存器堆单元1658中的每一个物理寄存器堆单元表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如，标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点，状态(例如，作为要执行的下一条指令的地址的指令指针)等等。在一个实施例中，(多个)物理寄存器堆单元1658包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器和通用寄存器。(多个)物理寄存器堆单元1658由引退单元1654重叠，以图示可实现寄存器重命名和乱序执行的各种方式(例如，使用(多个)重排序缓冲器和(多个)引退寄存器堆；使用(多个)未来文件、(多个)历史缓冲器、(多个)引退寄存器堆；使用寄存器映射和寄存器池，等等)。引退单元1654和(多个)物理寄存器堆单元1658耦合到(多个)执行集群1660。(多个)执行集群1660包括一个或多个执行单元的集合1662以及一个或多个存储器访问单元的集合1664。执行单元1662可执行各种操作(例如，移位、加法、减法、乘法)并可对各种数据类型(例如，标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点)执行。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但是其他实施例可包括仅一个执行单元或全都执行所有功能的多个执行单元。(多个)调度器单元1656、(多个)物理寄存器堆单元1658和(多个)执行集群1660示出为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整数流水线、标量浮点/紧缩整数/紧缩浮点/向量整数/向量浮点流水线，和/或各自具有其自身的调度器单元、(多个)物理寄存器堆单元和/或执行集群的存储器访问流水线——并且在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行集群具有(多个)存储器访问单元1664的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以是乱序发布/执行，并且其余流水线可以是有序的。

存储器访问单元的集合1664耦合到存储器单元1670，该存储器单元1670包括数据TLB单元1672，该数据TLB单元1672耦合到数据高速缓存单元1674，该数据高速缓存单元1674耦合到第二级(L2)高速缓存单元1676。在一个示例性实施例中，存储器访问单元1664可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合到存储器单元1670中的数据TLB单元1672。指令高速缓存单元1634还耦合到存储器单元1670中的第二级(L2)高速缓存单元1676。L2高速缓存单元1676耦合到一个或多个其他级别的高速缓存，并最终耦合到主存储器。

作为示例，示例性寄存器重命名的乱序发布/执行核架构可如下所述地实现流水线1600：1)指令取出1638执行取出级1602和长度解码级1604；2)解码单元1640执行解码级1606；3)重命名/分配器单元1652执行分配级1608和重命名级1610；4)(多个)调度器单元1656执行调度级1612；5)(多个)物理寄存器堆单元1658和存储器单元1670执行寄存器读取/存储器读取级1614；执行集群1660执行执行级1616；6)存储器单元1670和(多个)物理寄存器堆单元1658执行写回/存储器写入级1618；7)各单元可牵涉到异常处置级1622；以及8)引退单元1654和(多个)物理寄存器堆单元1658执行提交级1624。

核1690可支持一个或多个指令集(例如，x86指令集(具有已与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集(具有诸如NEON的任选的附加扩展))，其中包括本文中描述的(多条)指令。在一个实施例中，核1690包括用于支持紧缩数据指令集扩展(例如，AVX1、AVX2)的逻辑，由此允许使用紧缩数据来执行由许多多媒体应用使用的操作。

应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，各种方式包括时分多线程化、同时多线程化(其中单个物理核为物理核正在同时多线程化的线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后的诸如

超线程化技术中的同时多线程化)。

尽管在乱序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所图示的处理器的实施例还包括分开的指令和数据高速缓存单元1634/1674以及共享的L2高速缓存单元1676，但是替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如，第一级(L1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。

具体的示例性有序核架构

图17A-图17B图示更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块(包括相同类型和/或不同类型的其他核)中的一个逻辑块。取决于应用，逻辑块通过高带宽互连网络(例如，环形网络)与一些固定的功能逻辑、存储器I/O接口和其他必要的I/O逻辑进行通信。

图17A是根据本公开的实施例的单个处理器核以及它至管芯上互连网络1702的连接及其第二级(L2)高速缓存的本地子集1704的框图。在一个实施例中，指令解码单元1700支持具有紧缩数据指令集扩展的x86指令集。L1高速缓存1706允许对进入标量和向量单元中的、对高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元1708和向量单元1710使用分开的寄存器集合(分别为标量寄存器1712和向量寄存器1714)，并且在这些寄存器之间传输的数据被写入到存储器，并随后从第一级(L1)高速缓存1706读回，但是本公开的替代实施例可以使用不同的方法(例如，使用单个寄存器集合或包括允许数据在这两个寄存器堆之间传输而无需被写入和读回的通信路径)。

L2高速缓存的本地子集1704是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，每个处理器核一个本地子集。每个处理器核具有到其自身的L2高速缓存的本地子集1704的直接访问路径。由处理器核读取的数据被存储在其L2高速缓存子集1704中，并且可以与其他处理器核访问其自身的本地L2高速缓存子集并行地被快速访问。由处理器核写入的数据被存储在其自身的L2高速缓存子集1704中，并在必要的情况下从其他子集转储清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其他逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。

图17B是根据本公开的实施例的图17A中的处理器核的一部分的展开图。图17B包括L1高速缓存1704的L1数据高速缓存1706A部分，以及关于向量单元1710和向量寄存器1714的更多细节。具体地，向量单元1710是16宽向量处理单元(VPU)(见16宽ALU 1728)，该单元执行整数、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元1720支持对寄存器输入的混合，通过数值转换单元1722A-B支持数值转换，并且通过复制单元1724支持对存储器输入的复制。写掩码寄存器1726允许掩蔽所得的向量写入。

图18是根据本公开的实施例的可具有多于一个的核、可具有集成存储器控制器、以及可具有集成图形器件的处理器1800的框图。图18中的实线框图示具有单个核1802A、系统代理1810、一个或多个总线控制器单元的集合1816的处理器1800，而虚线框的任选增加图示具有多个核1802A-N、系统代理单元1810中的一个或多个集成存储器控制器单元的集合1814以及专用逻辑1808的替代处理器1800。

因此，处理器1800的不同实现可包括：1)CPU，其中专用逻辑1808是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核1802A-N是一个或多个通用核(例如，通用有序核、通用乱序核、这两者的组合)；2)协处理器，其中核1802A-N是旨在主要用于图形和/或科学(吞吐量)的大量专用核；以及3)协处理器，其中核1802A-N是大量通用有序核。因此，处理器1800可以是通用处理器、协处理器或专用处理器，诸如例如，网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、嵌入式处理器，等等。该处理器可以被实现在一个或多个芯片上。处理器1800可以是一个或多个基板的一部分，和/或可使用多种工艺技术(诸如例如，BiCMOS、CMOS、或NMOS)中的任何技术被实现在一个或多个基板上。

存储器层次结构包括核内的一个或多个级别的高速缓存、一个或多个共享高速缓存单元的集合1806、以及耦合到集成存储器控制器单元的集合1814的外部存储器(未示出)。共享高速缓存单元的集合1806可包括一个或多个中间级别的高速缓存，诸如，第二级(L2)、第三级(L3)、第四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)和/或以上各项的组合。虽然在一个实施例中，基于环的互连单元1812将集成图形逻辑1808、共享高速缓存单元的集合1806以及系统代理单元1810/(多个)集成存储器控制器单元1814互连，但是替代实施例可使用任何数量的公知技术来互连此类单元。在一个实施例中，在一个或多个高速缓存单元1806与核1802A-N之间维持一致性。

在一些实施例中，一个或多个核1802A-N能够实现多线程化。系统代理1810包括协调和操作核1802A-N的那些部件。系统代理单元1810可包括例如功率控制单元(PCU)和显示单元。PCU可以是对核1802A-N以及集成图形逻辑1808的功率状态进行调节所需的逻辑和部件，或可包括这些逻辑和部件。显示单元用于驱动一个或多个外部连接的显示器。

核1802A-N在架构指令集方面可以是同构的或异构的；即，核1802A-N中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不同的指令集。

示例性计算机架构

图19-22是示例性计算机架构的框图。本领域中已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含如本文中所公开的处理器和/或其他执行逻辑的各种各样的系统或电子设备一般都是合适的。

现在参考图19，所示出的是根据本公开一个实施例的系统1900的框图。系统1900可以包括一个或多个处理器1910、1915，这些处理器耦合到控制器中枢1920。在一个实施例中，控制器中枢1920包括图形存储器控制器中枢(GMCH)1990和输入/输出中枢(IOH)1950(其可以在分开的芯片上)；GMCH 1990包括存储器和图形控制器，存储器1940和协处理器1945耦合到该存储器和图形控制器；IOH 1950将输入/输出(I/O)设备1960耦合到GMCH1990。或者，存储器和图形控制器中的一个或这两者被集成在(如本文中所描述的)处理器内，存储器1940和协处理器1945直接耦合到处理器1910，并且控制器中枢1920与IOH 1950处于单个芯片中。存储器1940可以包括例如用于存储代码的修补模块1940A，该代码当被执行时使处理器执行被公开的任何方法。

附加的处理器1915的任选性在图19中通过虚线来表示。每一处理器1910、1915可包括本文中描述的处理核中的一个或多个，并且可以是处理器1800的某一版本。

存储器1940可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢1920经由诸如前端总线(FSB)之类的多分支总线、诸如快速路径互连(QPI)之类的点对点接口、或者类似的连接1995来与(多个)处理器1910、1915进行通信。

在一个实施例中，协处理器1945是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。在一个实施例中，控制器中枢1920可以包括集成图形加速器。

在物理资源1910、1915之间可以存在包括架构、微架构、热、功耗特性等一系列品质度量方面的各种差异。

在一个实施例中，处理器1910执行控制一般类型的数据处理操作的指令。嵌入在这些指令内的可以是协处理器指令。处理器1910将这些协处理器指令识别为具有应当由附连的协处理器1945执行的类型。因此，处理器1910在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器1945。(多个)协处理器1945接受并执行所接收的协处理器指令。

现在参见图20，所示出的是根据本公开的实施例的第一更具体的示例性系统2000的框图。如图20中所示，多处理器系统2000是点对点互连系统，并且包括经由点对点互连2050耦合的第一处理器2070和第二处理器2080。处理器2070和2080中的每一个都可以是处理器1800的某一版本。在本公开的一个实施例中，处理器2070和2080分别是处理器2010和1915，而协处理器2038是协处理器1945。在另一实施例中，处理器2070和2080分别是处理器1910和协处理器1945。

处理器2070和2080示出为分别包括集成存储器控制器(IMC)单元2072和2082。处理器2070还包括作为其总线控制器单元的一部分的点对点(P-P)接口2076和2078；类似地，第二处理器2080包括P-P接口2086和2088。处理器2070、2080可以经由使用点对点(P-P)接口电路2078、2088的P-P接口2050来交换信息。如图20中所示，IMC 2072和2082将处理器耦合到相应的存储器，即存储器2032和存储器2034，这些存储器可以是本地附连到相应处理器的主存储器的部分。

处理器2070、2080可各自经由使用点对点接口电路2076、2094、2086、2098的各个P-P接口2052、2054来与芯片组2090交换信息。芯片组2090可以任选地经由高性能接口2039来与协处理器2038交换信息。在一个实施例中，协处理器2038是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。

共享高速缓存(未示出)可被包括在任一处理器中，或在这两个处理器的外部但经由P-P互连与这些处理器连接，使得如果处理器被置于低功率模式，则任一个或这两个处理器的本地高速缓存信息可被存储在共享高速缓存中。

芯片组2090可以经由接口2096耦合到第一总线2016。在一个实施例中，第一总线2016可以是外围部件互连(PCI)总线或诸如PCI快速总线或另一第三代I/O互连总线之类的总线，但是本公开的范围不限于此。

如图20中所示，各种I/O设备2014可连同总线桥2018一起耦合到第一总线2016，该总线桥2018将第一总线2016耦合到第二总线2020。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU、加速器(诸如例如，图形加速器或数字信号处理(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器2015耦合到第一总线2016。在一个实施例中，第二总线2020可以是低引脚数(LPC)总线。在一个实施例中，各种设备可耦合到第二总线2020，这些设备包括例如键盘和/或鼠标2022、通信设备2027以及存储单元2028，该存储单元2028诸如可包括指令/代码和数据2030的盘驱动器或者其他大容量存储设备。此外，音频I/O 2024可以被耦合到第二总线2020。注意，其他架构是可能的。例如，代替图20的点对点架构，系统可以实现多分支总线或其他此类架构。

现在参考图21，示出的是根据本公开的实施例的第二更具体的示例性系统2100的框图。图20和21中的类似元件使用类似的附图标记，并且从图21中省略了图20的某些方面以避免混淆图21的其他方面。

图21图示处理器2070、2080可分别包括集成存储器和I/O控制逻辑(“CL”)2072和2082。因此，CL 2072、2082包括集成存储器控制器单元，并包括I/O控制逻辑。图21图示不仅存储器2032、2034耦合到CL 2072、2082，而且I/O设备2114也耦合到控制逻辑2072、2082。传统I/O设备2115被耦合到芯片组2090。

现在参考图22，示出的是根据本公开的实施例的SoC 2200的框图。图18中的类似要素使用类似的附图标记。另外，虚线框是更先进的SoC上的任选的特征。在图22中，(多个)互连单元2202被耦合到：应用处理器2210，其包括一个或多个核的集合202A-N的集合以及(多个)共享高速缓存单元1806；系统代理单元1810；(多个)总线控制器单元1816；(多个)集成存储器控制器单元1814；一个或多个协处理器的集合2220，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元2230；直接存储器访问(DMA)单元2232；以及用于耦合到一个或多个外部显示器的显示单元2240。在一个实施例中，(多个)协处理器2220包括专用处理器，诸如例如，网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器，等等。

本文公开(的机制)的各实施例可以被实现在硬件、软件、固件或此类实现方式的组合中。本公开的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。

可将程序代码(诸如，图20中图示的代码2030)应用于输入指令，以执行本文中描述的功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有处理器的任何系统，该处理器诸如例如，数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器。

程序代码可以用高级的面向过程的编程语言或面向对象的编程语言来实现，以便与处理系统通信。如果需要，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定的编程语言的范围。在任何情况下，该语言可以是编译语言或解释语言。

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，该指令表示处理器中的各种逻辑，该指令在被机器读取时使得该机器制造用于执行本文中所述的技术的逻辑。被称为“IP核”的此类表示可以被存储在有形的机器可读介质上，并可被供应给各个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。

此类机器可读存储介质可以包括但不限于通过机器或设备制造或形成的制品的非暂态、有形布置，其包括存储介质，诸如硬盘；任何其他类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、可重写紧致盘(CD-RW)以及磁光盘；半导体器件，诸如，只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其他类型的介质。

因此，本公开的实施例还包括非暂态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。

仿真(包括二进制变换、代码变形等)

在一些情况下，指令转换器可用于将指令从源指令集转换至目标指令集。例如，指令转换器可以将指令变换(例如，使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其他方式转换成要由核处理的一条或多条其他指令。指令转换器可以用软件、硬件、固件、或其组合来实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。

图23是根据本公开的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所图示的实施例中，指令转换器是软件指令转换器，但替代地，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图23示出可使用x86编译器2304来编译高级语言2302形式的程序，以生成可由具有至少一个x86指令集核的处理器2316原生执行的x86二进制代码2306。具有至少一个x86指令集核的处理器2316表示通过兼容地执行或以其他方式处理以下各项来执行与具有至少一个x86指令集核的

处理器基本相同的功能的任何处理器：1)

x86指令集核的指令集的实质部分，或2)目标为在具有至少一个x86指令集核的

处理器上运行以便取得与具有至少一个x86指令集核的

处理器基本相同的结果的应用或其他软件的目标代码版本。x86编译器2304表示可操作用于生成x86二进制代码2306(例如，目标代码)的编译器，该二进制代码可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器2316上执行。类似地，图23示出可以使用替代的指令集编译器2308来编译高级语言2302形式的程序，以生成可以由不具有至少一个x86指令集核的处理器2314(例如，具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代的指令集二进制代码2310。指令转换器2312用于将x86二进制代码2306转换成可以由不具有x86指令集核的处理器2314原生执行的代码。该转换后的代码不大可能与替代的指令集二进制代码2310相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作，并且由来自替代指令集的指令构成。因此，指令转换器2312通过仿真、模拟或任何其他过程来表示允许不具有x86指令集处理器或核的处理器或其他电子设备执行x86二进制代码2306的软件、固件、硬件或其组合。

Claims (24)

1.一种处理器，包括：

核，所述核包括：

取出电路，用于取出第一指令、第二指令和第三指令，

解码器电路，所述解码器电路耦合至所述取出电路，所述解码器电路用于将所述第一指令解码为至少一个微操作的第一集合，以及

执行电路，用于执行微操作；

高速缓存，所述高速缓存具有用于当所述核转变为关断至所述核的电压的功率状态时存储来自所述核的上下文信息的部分；以及

所述核的微代码定序器，所述微代码定序器耦合至所述取出电路并且包括补丁存储器和只读存储器，所述只读存储器存储多个微操作，其中所述微代码定序器：

将来自存储在所述只读存储器中的所述多个微操作的、用于从所述取出电路接收的所述第二指令的至少一个微操作的第二集合发送至所述执行电路，并且

对于从所述取出电路接收的所述第三指令，使至少一个微操作的第三集合从所述高速缓存的所述部分被加载到所述补丁存储器中，并将所述至少一个微操作的第三集合从所述补丁存储器发送至所述执行电路。

2.如权利要求1所述的处理器，其特征在于，所述功率状态是根据高级配置和功率接口ACPI标准的C6功率状态。

3.如权利要求1所述的处理器，其特征在于，所述补丁存储器包括用于所述第三指令的至少一个微操作的第四集合，当所述微代码定序器使所述第四集合被执行时，所述第四集合使得所述至少一个微操作的第三集合从所述高速缓存的所述部分被加载到所述补丁存储器。

4.如权利要求3所述的处理器，其特征在于，存储在耦合至所述处理器的非暂态存储中的固件包括指令，当由所述处理器解码并执行所述指令时，所述指令使得所述处理器将所述至少一个微操作的第四集合插入到用于所述第三指令的所述补丁存储器中。

5.如权利要求1所述的处理器，其特征在于，加载到所述补丁存储器中的所述至少一个微操作的第三集合覆写存储在所述补丁存储器中的多个微操作中的至少一个，并且当所述至少一个微操作的第三集合的执行完成时，所述微代码定序器重新加载所述多个微操作中的被覆写的所述至少一个微操作。

6.如权利要求1所述的处理器，其特征在于，对于由所述取出电路取出的第四指令，所述微代码定序器使与所述第三集合不同的至少一个微操作的第四集合从所述高速缓存的所述部分被加载到所述补丁存储器中，并将所述至少一个微操作的第四集合从所述补丁存储器发送至所述执行电路。

7.如权利要求1所述的处理器，进一步包括耦合至所述处理器的系统存储器，所述系统存储器包括所述至少一个微操作的第三集合的副本，其中所述补丁存储器包括至少一个微操作的第四集合，当所述微代码定序器使得所述第四集合被执行时，所述第四集合使得所述至少一个微操作的第三集合从所述系统存储器被加载到所述高速缓存的所述部分中。

8.如权利要求7所述的处理器，其特征在于，所述微代码定序器使得当所述核转变为开启至所述核的电压的功率状态时，所述第四集合被执行。

9.一种方法，包括：

利用处理器的核的取出电路取出第一指令、第二指令和第三指令；

利用所述核的解码器电路将所述第一指令解码为至少一个微操作的第一集合；

将所述至少一个微操作的第一集合从所述解码器电路发送到所述核的执行电路；

将用于所述第三指令的至少一个微操作的第三集合存储在高速缓存的部分中，所述部分在所述核转变为关断至所述核的电压的功率状态时存储来自所述核的上下文信息；

由所述核的微代码定序器向所述核的所述执行电路发送存储在所述微代码定序器的只读存储器中的用于所述第二指令的至少一个微操作的第二集合；

由所述核的所述微代码定序器将所述至少一个微操作的第三集合从所述高速缓存的所述部分加载到所述微代码定序器的补丁存储器中；

由所述核的所述微代码定序器将所述至少一个微操作的第三集合从所述补丁存储器发送至所述执行电路；以及

利用所述核的所述执行电路执行微操作的所述第一集合、微操作的所述第二集合和微操作的所述第三集合。

10.如权利要求9所述的方法，其特征在于，所述功率状态是根据高级配置和功率接口ACPI标准的C6功率状态。

11.如权利要求9所述的方法，进一步包括：将用于所述第三指令的至少一个微操作的第四集合存储到所述微代码定序器的所述补丁存储器中，其中，响应于接收到对所述第三指令的请求，所述微代码定序器使得所述第四集合执行，所述第四集合的执行使得：将所述至少一个微操作的第三集合从所述高速缓存的所述部分加载到所述微代码定序器的所述补丁存储器中，并且将所述至少一个微操作的第三集合从所述补丁存储器发送到所述执行电路。

12.如权利要求11所述的方法，进一步包括：将包括指令的固件存储在耦合至所述处理器的非暂态存储中，其中，由所述处理器对所述指令的解码和执行使得将用于所述第三指令的所述至少一个微操作的第四集合存储到所述微代码定序器的所述补丁存储器中。

13.如权利要求9所述的方法，其特征在于，至少当将所述至少一个微操作的第三集合加载到所述补丁存储器中覆写了存储在所述补丁存储器中的多个微操作中的至少一个微操作时，所述方法进一步包括：当所述至少一个微操作的第三集合的执行完成时，由所述微代码定序器重新加载所述多个微操作中被覆写的所述至少一个微操作。

14.如权利要求9所述的方法，进一步包括：

将用于所述第四指令的至少一个微操作的第四集合存储在所述高速缓存的所述部分中，所述部分在所述核转变为关断至所述核的电压的功率状态时存储来自所述核的上下文信息；

由所述取出电路取出所述第四指令；

由所述核的所述微代码定序器将所述至少一个微操作的第四集合从所述高速缓存的所述部分加载到所述微代码定序器的所述补丁存储器中；

由所述核的所述微代码定序器将所述至少一个微操作的第四集合从所述补丁存储器发送至所述执行电路；以及

利用所述核的所述执行电路执行所述至少一个微操作的第四集合。

15.如权利要求9所述的方法，进一步包括：

将所述至少一个微操作的第三集合的副本存储在耦合至所述处理器的系统存储器中；以及

将至少一个微操作的第四集合存储到所述补丁存储器中，其中所述微操作定序器使得执行所述第四集合以使得所述至少一个微操作的第三集合从所述系统存储器被加载到所述高速缓存的所述部分中。

16.如权利要求15所述的方法，其特征在于，所述微代码定序器使得当所述核转变为开启至所述核的电压的功率状态时，所述第四集合被执行。

17.一种非暂态机器可读介质，存储有代码，所述代码当由机器执行时，使所述机器执行包括以下步骤的方法：

利用处理器的核的取出电路取出第一指令、第二指令和第三指令；

利用所述核的解码器电路将所述第一指令解码为至少一个微操作的第一集合；

将所述至少一个微操作的第一集合从所述解码器电路发送到所述核的执行电路；

将用于所述第三指令的至少一个微操作的第三集合存储在高速缓存的部分中，所述部分在所述核转变为关断至所述核的电压的功率状态时存储来自所述核的上下文信息；

由所述核的微代码定序器向所述核的所述执行电路发送存储在所述微代码定序器的只读存储器中的用于所述第二指令的至少一个微操作的第二集合；

由所述核的所述微代码定序器将所述至少一个微操作的第三集合从所述高速缓存的所述部分加载到所述微代码定序器的补丁存储器中；

由所述核的所述微代码定序器将所述至少一个微操作的第三集合从所述补丁存储器发送至所述执行电路；以及

利用所述核的所述执行电路执行微操作的所述第一集合、微操作的所述第二集合和微操作的所述第三集合。

18.如权利要求17所述的非暂态机器可读介质，其特征在于，所述功率状态是根据高级配置和功率接口ACPI标准的C6功率状态。

19.如权利要求17所述的非暂态机器可读介质，进一步包括：将用于所述第三指令的至少一个微操作的第四集合存储到所述微代码定序器的所述补丁存储器中，其中，响应于接收到对所述第三指令的请求，所述微代码定序器使得所述第四集合的执行，所述第四集合的执行使得：将所述至少一个微操作的第三集合从所述高速缓存的所述部分加载到所述微代码定序器的所述补丁存储器中，并且将所述至少一个微操作的第三集合从所述补丁存储器发送到所述执行电路。

20.如权利要求19所述的非暂态机器可读介质，进一步包括：将包括指令的固件存储在耦合至所述处理器的非暂态存储中，其中，由所述处理器对所述指令的解码和执行使得将用于所述第三指令的所述至少一个微操作的第四集合存储到所述微代码定序器的所述补丁存储器中。

21.如权利要求17所述的非暂态机器可读介质，其特征在于，至少当将所述至少一个微操作的第三集合加载到所述补丁存储器中覆写了存储在所述补丁存储器中的多个微操作中的至少一个微操作时，所述方法进一步包括：当所述至少一个微操作的第三集合的执行完成时，由所述微代码定序器重新加载所述多个微操作中被覆写的所述至少一个微操作。

22.如权利要求17所述的非暂态机器可读介质，进一步包括：

将用于所述第四指令的至少一个微操作的第四集合存储在所述高速缓存的所述部分中，所述部分在所述核转变为关断至所述核的电压的功率状态时存储来自所述核的上下文信息；

由所述取出电路取出所述第四指令；

由所述核的所述微代码定序器将所述至少一个微操作的第四集合从所述高速缓存的所述部分加载到所述微代码定序器的所述补丁存储器中；

由所述核的所述微代码定序器将所述至少一个微操作的第四集合从所述补丁存储器发送至所述执行电路；以及

利用所述核的所述执行电路执行所述至少一个微操作的第四集合。

23.如权利要求17所述的非暂态机器可读介质，进一步包括：

将所述至少一个微操作的第三集合的副本存储在耦合至所述处理器的系统存储器中；以及

将至少一个微操作的第四集合存储到所述补丁存储器中，其中所述微操作定序器使得执行所述第四集合以使得所述至少一个微操作的第三集合从所述系统存储器被加载到所述高速缓存的所述部分中。

24.如权利要求23所述的非暂态机器可读介质，其特征在于，所述微代码定序器使得当所述核转变为开启至所述核的电压的功率状态时，所述第四集合被执行。

Images