CN116339827A - 用于利用描述符实现基于能力的分区切换的电路系统和方法 - Google Patents

Abstract

描述了用于实现基于能力的带描述符的分区切换的系统、方法和装置。在某些示例中，硬件处理器核心包括能力管理电路、解码器电路和执行电路，该能力管理电路用于针对存储器访问请求对能力进行检查，该能力包括地址字段和边界字段，该边界字段用于指示能力授权访问的地址范围的下边界和上边界；该解码器电路用于将单个指令解码为经解码的单个指令，该单个指令包括用于指示第一分区描述符和操作码的一个或多个字段，第一分区描述符标识指向存储器的第一分区中的第一状态元素的第一能力和指向存储器的第一分区中的第二状态元素的第二能力，操作码用于指示执行电路：将第一能力从存储器的第一分区描述符加载到第一寄存器中，以使能力管理电路能够确定第一能力的第一边界字段是否授权对存储器的第一分区中的第一状态元素的访问，以及将第二能力从存储器的第一分区描述符加载到第二寄存器中，以使能力管理电路能够确定第二能力的第二边界字段是否授权对存储器的第一分区中的第二状态元素的访问；该执行电路用于根据操作码执行经解码的单个指令。

Description

用于利用描述符实现基于能力的分区切换的电路系统和方法

技术领域

本公开总体上涉及电子器件，并且更具体地，本公开的示例涉及用于利用描述符实现基于能力的分区切换的电路系统。

背景技术

处理器或处理器集合执行来自指令集(例如，指令集体系结构(instruction setarchitecture，ISA))的指令。指令集是计算机体系结构的关于编程的部分，并且一般包括原生数据类型、指令、寄存器体系结构、寻址模式、存储器体系结构、中断和异常处置以及外部输入和输出(input/output，I/O)。应当注意，术语指令在本文中可指宏指令或指微指令，宏指令例如被提供给处理器以供执行的指令，微指令例如由处理器的解码器对宏指令进行解码得到的指令。

附图说明

在所附附图的各个图中以示例方式而非限制方式图示本公开，在附图中，类似的附图标记指示类似的要素，并且在附图中：

图1图示根据本公开的示例的硬件处理器的框图，该硬件处理器包括能力管理电路并耦合至具有多个分区的存储器。

图2A图示根据本公开的示例的能力的示例格式，该能力的示例格式包括有效性标签字段、边界字段和地址字段。

图2B图示根据本公开的示例的能力的示例格式，该能力的示例格式包括有效性标签字段、许可字段、对象类型字段、边界字段和地址字段。

图3图示根据本公开的示例的存储器，该存储器具有第一分区、用于第一分区的第一分区描述符、第二分区、以及用于第二分区的第二分区描述符。

图4图示根据本公开的示例的切换分区的方法的操作。

图5图示根据本公开的示例的硬件处理器，该硬件处理器耦合至包括一个或多个切换分区指令的存储装置。

图6图示根据本公开的示例的处理切换分区指令的方法的操作。

图7图示根据本公开的示例的硬件处理器的操作，该硬件处理器耦合至包括一个或多个初始化分区指令的存储装置。

图8图示根据本公开的示例的处理初始化分区指令的方法。

图9A是图示根据本公开的示例的通用向量友好指令格式及其A类指令模板的框图。

图9B是图示根据本公开的示例的通用向量友好指令格式及其B类指令模板的框图。

图10A是图示根据本公开的示例的用于图9A和图9B中的通用向量友好指令格式的字段的框图。

图10B是图示根据本公开的一个示例的、构成完整操作码字段的、图10A中的专用向量友好指令格式的字段的框图。

图10C是图示根据本公开的一个示例的、构成寄存器索引字段的、图10A中的专用向量友好指令格式的字段的框图。

图10D是图示根据本公开的一个示例的、构成扩充操作字段950的、图10A中的专用向量友好指令格式的字段的框图。

图11是根据本公开的一个示例的寄存器体系结构的框图。

图12A是图示根据本公开的示例的示例性有序管线和示例性寄存器重命名、乱序发出/执行管线两者的框图。

图12B是图示根据本公开的示例的要包括在处理器中的有序体系结构核心的示例性示例和示例性寄存器重命名、乱序发出/执行体系结构核心两者的框图。

图13A是根据本公开的示例的单个处理器核心连同其到管芯上互连网络的连接和该单个处理器核心的第2级(L2)缓存的本地子集的框图。

图13B是根据本公开的示例的图13A中的处理器核心的部分的展开图。

图14是根据本公开的示例的可具有多于一个的核心、可具有集成存储器控制器、并且可具有集成图形器件的处理器的框图。

图15是根据本公开的一个示例的系统的框图。

图16是根据本公开的示例的更具体的示例性系统的框图。

图17示出的是根据本公开的示例的第二更具体的示例性系统的框图。

图18示出的是根据本公开的示例的片上系统(system on a chip，SoC)的框图。

图19是根据本公开的示例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。

具体实施方式

在下列描述中，阐述了众多特定细节。然而，应当理解，可在没有这些特定细节的情况下实施本公开的示例。在其他实例中，未详细示出公知的电路、结构和技术，以免使对本描述的理解模糊。

说明书中对“一个示例”、“示例”、“某些示例”等的引用指示所描述的示例可包括特定的特征、结构或特性，但是并非每个示例都一定包括该特定的特征、结构或特性。而且，此类短语不一定是指同一示例。此外，当结合示例描述特定的特征、结构或特性时，认为结合无论是否被明确描述的其他示例而影响此类特征、结构或特性在本领域技术人员的知识范围内。

(例如，具有一个或多个核心的)(例如，硬件)处理器可执行指令(例如，指令的线程)以对数据操作，从而例如执行算术、逻辑或其他功能。例如，软件可请求操作，并且硬件处理器(例如，该硬件处理器的一个或多个核心)可响应于该请求来执行该操作。某些操作包括访问一个或多个存储器位置，以例如存储和/或读取(例如，加载)数据。在某些示例中，计算机包括请求对数据的访问(例如，加载或存储)的硬件处理器，并且存储器相对于该计算机是本地的(或远程的)。系统可以包括多个核心，例如，在例如片上系统(system-on-a-chip，SoC)的多个插槽中的每个插槽中具有核心的合适子集。每个核心(例如，每个处理器或每个插槽)可以访问数据存储装置(例如，存储器)。存储器可以包括易失性存储器(例如，动态随机存取存储器(dynamic random-access memory，DRAM))或(例如，字节可寻址的)持久(例如，非易失性)存储器(例如，非易失性RAM)(例如，与任何系统存储装置分开，诸如但不限于与硬盘驱动器分开)。持久存储器的一个示例是例如可根据外围组件互连快速(Peripheral Component Interconnect Express，PCIe)标准来访问的双列直插存储器模块(dual in-line memory module，DIMM)(例如，非易失性DIMM)(例如，

Optane^TM存储器)。

存储器可被分成单独的块(例如，一个或多个缓存行)，例如，其中出于一致性目的，每个块作为单元被管理。在某些示例中，(例如，数据)指针(例如，地址)是引用(例如，指向)数据的位置的值，例如，指针可以是(例如，虚拟)地址，并且该数据被存储(或要被存储)在该地址处(例如，在对应的物理地址处)。在某些示例中，存储器被分为多个行，并且例如，每一行具有它自己的(唯一的)地址。例如，存储器的行可包括用于512比特的数据、256比特的数据、128比特的数据、64比特的数据、32比特的数据、16比特的数据、或8比特的数据或任何其他数量的比特的存储装置。

在某些示例中，(例如，由攻击者产生的)存储器损坏由出界(out-of-bound)访问(例如，使用存储器的块的基址和超出所分配的块大小的偏移的存储器访问)或由悬摆指针(例如，引用已被解除分配的存储器的块(例如，缓冲器)的指针)引起。

例如，本文中的某些示例利用存储器损坏检测(memory corruption detection，MCD)硬件和/或方法来防止出界访问或利用悬摆指针进行的访问。在某些示例中，存储器访问经由能力(例如，而不是指针)来进行。在某些示例中，能力是可通信的(例如，不可伪造的)授权令牌，例如，程序通过该授权令牌来访问地址空间内的所有存储器和服务。在某些示例中，能力是被保持在寄存器中(例如，其中可以使用能力指令对能力进行检查、操纵和解除引用)或存储器中(例如，其中能力的完整性得到保护)的基本硬件类型。在某些示例中，能力是引用对象连同一个或多个访问权的相关联的集合的值。在某些示例中，基于能力的操作系统(operating system，OS)上的(例如，用户级)程序用于使用(例如，由OS提供至程序的)能力来访问能力保护的对象。

在基于能力的寻址方案的某些示例中，(例如，代码和/或数据)指针被仅通过使用有特权的指令创建的受保护对象(例如，“能力”)代替，这些有特权的指令仅由OS的内核或被授权这样做的某个其他有特权的进程来执行，例如，有效地使得内核(例如，管理程序级)能够控制哪些进程可访问存储器中的哪些对象(例如，无需使用单独的地址空间并且由此要求针对访问而进行上下文切换)。某些示例通过将数据存储装置扩展为(例如，对存储器(例如，以及寄存器)寻址进行扩展)具有指示特定位置是能力的附加比特(例如，该附加比特仅在被能力管理电路许可的情况下才是可写入的)来实现基于能力的寻址方案，例如以使得所有的存储器访问(例如，加载、存储和/或指令取得(fetch))必须由相应的能力授权或者被拒绝。能力的示例格式在下文参考图2A和图2B进行讨论。

某些处理器包括分区化体系结构，例如，每个分区具有对应的分区标识符(compartment identifier，“CID”)。在某些示例中，CID值被编程到处理器核心的指定(例如，控制)寄存器中。在某些示例中，CID是16比特标识符，但是可使用任何数量的比特(例如，8比特、32比特、64比特等)。在某些示例中，CID唯一地标识分区，从而允许(例如，64k个)分区在单个进程地址空间中被分配。在某些示例中，如果分区化被启用并且数据访问的标签必须与处理器的(例如，控制)寄存器中所编程的当前(例如，活跃的)分区标识符匹配(例如，标签的部分必须是CID值)，则所有的数据访问都被标记。

在某些示例中，每个分区包括多个信息项(例如，类别)，例如，多个状态元素。在某些示例中，单个分区内的每个信息项(例如，单个分区内的每个状态元素)包括对该所存储的信息的相应能力(例如，地址和安全性元数据)。

在某些示例中，每个分区都有相应的分区描述符，例如，存储单个分区内存储的对应的一个或多个信息项的一个或多个能力(例如，每个项存储在其分区的相应存储区域中，例如，如图3中所示)。在某些示例中，每个分区描述符存储在存储器中(例如，而不是寄存器中)，并且包括指向该分区描述符的指针(或能力)。下面参考图3讨论分区的示例格式及其相应的分区描述符。

在某些示例中，利用分区包括从第一分区(例如，其元素(例如，状态元素)当前在处理器(例如，核心)的寄存器内和/或由处理器(例如，核心)的寄存器标识)切换到第二分区(如，其元素在存储器内和/或在存储器内被标识，并且将被加载到处理器核心的寄存器中)。

然而，在某些示例中，切换分区需要更新(例如，保存和/或恢复)多个“功能”类型的寄存器(例如，及其对应的元数据，参见例如图2A-图2B)，例如，用于以下中的每一项的一个或多个寄存器：默认数据区域、栈、代码、线程本地存储等。在某些示例中，切换分区是为了附加地更新(例如，保存和/或恢复)通用(例如，数据)寄存器和/或专用(例如数据)寄存器，例如，浮点寄存器、向量(例如，高级向量扩展(Advanced Vector Extension，AVX))寄存器、二维矩阵(例如，高级矩阵扩展(Advanced Matrix Extension，AMX)))寄存器等。

本文的示例涉及利用描述符的(例如，快速)基于能力的分区切换。本文的示例涉及用于利用描述符执行(例如，快速)基于能力的分区切换的指令。在某些示例中，每个描述符用于存储引用程序存储器的不同区域(例如，以及数据寄存器)的多个能力。本文的示例涉及用于执行基于能力的分区的状态元素的(例如，快速)基于能力的分区切换的指令。

在某些示例中，使用多个不同的指令更新每个寄存器是耗时的。本文的示例涉及单个指令，该单个指令从描述相应分区的描述符加载对应的寄存器及其状态，例如，以便使用单个指令恢复分区的整个寄存器状态(例如，而不只是进程上下文)。本文的示例涉及单个指令，该单个指令将对来自对应的寄存器的状态元素(例如，和数据)的能力存储至相应分区的描述符，例如，从而保存第一分区的整个寄存器状态(例如，而不只是进程上下文)，并且使用单个指令恢复第二分区的整个寄存器状态(例如，而不只是进程上下文)。本文的示例定义了存储器内描述符，该存储器内描述符包含针对每个存储器区域(例如，数据、栈、描影栈、代码、线程本地存储等)的能力以及在分区之间切换时要保存和恢复的数据寄存器值。本文的示例定义了用于调用这些保存和/或恢复操作的指令。

本文的某些示例包括能力管理电路，该能力管理电路用于针对存储器访问请求对能力进行检查，该能力包括地址字段和边界字段，该边界字段用于指示能力授权访问的地址范围的下边界和上边界。

本文的某些示例涉及单个指令，该单个指令包括用于指示第一分区描述符和操作码的一个或多个字段，该第一分区描述符标识指向存储器的第一分区中的第一状态元素的第一能力和指向存储器的第一分区中的第二状态元素的第二能力，该操作码用于指示执行电路要进行：将第一能力从第一分区描述符加载到第一寄存器中，以使能力管理电路能够确定第一能力的第一边界字段是否授权对存储器的第一分区中的第一状态元素的(例如，尝试的)(例如，后续的)(一个或多个)访问，以及将第二能力从存储器的第一分区加载到第二寄存器中，以使能力管理电路能够确定第二能力的第二边界字段是否授权对存储器的第一分区中的第二状态元素的(例如，尝试的)(例如，后续的)(一个或多个)访问。在某些示例中，例如，在加载那些状态元素的描述符内的能力之前，还针对用于引用分区描述符的能力检查对应的边界(例如，与由各种状态元素组成的分区本身相反)。在某些示例中，当经由每个状态元素的能力已经加载到其中的寄存器对各个状态元素执行后续访问时，检查来自各个状态元素的能力的边界(例如，当执行描影栈访问时，检测来自描影栈能力的边界)。这些示例是对(例如，的计算机)处理器本身的运行的改进，因为它们允许针对由第一能力和第二能力保护的存储器的第一分区将由第一分区描述符指示的第一能力加载到第一寄存器中，以及将由第一分区描述符指示的第二能力加载到第二寄存器中，例如，并且因此不需要调用多个指令。本文中公开的指令是对(例如，计算机的)处理器本身的运行的改进，这是因为这些指令通过经由在计算机内(例如，在计算机的解码器电路和/或执行电路内)创建电气路径、电气地改变通用计算机(例如，通用计算机的解码器电路和/或执行电路)来实现以上的功能。这些电气路径创建用于执行特定功能的专用机器。

本文的某些示例涉及单个指令，其中单个指令的一个或多个字段指示第二分区描述符和操作码，该第二分区描述符标识指向存储器的第二分区中的第三状态元素的第三能力和指向存储器的第二分区中的第四状态元素的第四能力，该操作码进一步用于指示执行电路要进行：在加载之前，将第三能力从第一寄存器存储到第二分区描述符中，以及将第四能力从第二寄存器存储到存储器的第二分区描述符中。这些示例是对(例如，计算机的)处理器本身的运行的改进，因为它们允许将来自第一寄存器的第三状态元素和来自第二寄存器的第四状态元素存储到第二分区描述符中，例如，并且因此不需要调用多个指令。本文中公开的指令是对(例如，计算机的)处理器本身的运行的改进，这是因为这些指令通过经由在计算机内(例如，在计算机的解码器电路和/或执行电路内)创建电气路径、电气地改变通用计算机(例如，通用计算机的解码器电路和/或执行电路)来实现以上的功能。这些电气路径创建用于执行特定功能的专用机器。

本文的某些示例涉及单个指令，该单个指令包括用于指示以下各项的一个或多个字段：第一分区描述符在存储器中的位置，用于存储指向存储器的第一分区中的第一状态元素的第一能力和指向存储器的第一分区中的第二状态元素的第二能力；以及操作码，用于指示执行电路要以分区描述符的格式在该位置将存储器初始化为具有用于第一能力和第二能力的空间。这些示例是对(例如，计算机的)处理器本身的运行的改进，因为它们允许以具有用于第一能力和第二能力的空间的分区描述符格式在该位置初始化存储器。本文中公开的指令是对(例如，计算机的)处理器本身的运行的改进，这是因为这些指令通过经由在计算机内(例如，在计算机的解码器电路和/或执行电路内)创建电气路径、电气地改变通用计算机(例如，通用计算机的解码器电路和/或执行电路)来实现以上的功能。这些电气路径创建用于执行特定功能的专用机器。

本文中公开的指令是对(例如，计算机的)处理器本身的运行的改进。不具有此类指令作为其指令集的部分的指令解码电路(例如，解码器电路104)不会如本文中所讨论那样进行解码。不具有此类指令作为其指令集的部分的执行电路(例如，执行电路106)不会如本文中所讨论的那样执行。例如，切换分区指令和/或初始化分区指令。本文中的示例是对(例如，计算机的)处理器本身的运行的改进，这是因为这些示例提供了增强的安全性(例如，安全性强化)。

在某些示例中，本文的指令不是XSAVE指令，例如，不仅是保存处理器的扩展状态的指令。

本文的某些(例如，64比特或更高模式)指令将能力保存和/或加载到不仅是数据元素的状态元素，例如，该状态元素不仅是来自数据寄存器和/或控制寄存器的值。本文的某些指令是用户级指令(例如，可在用户空间中访问)，用于将能力保存和/或加载到状态元素(例如，不仅是数据元素的状态元素，例如，该状态元素不仅是来自数据寄存器和/或控制寄存器的值)。本文的某些指令利用分区描述符来将能力保存和/或加载到状态元素(例如，不仅是数据元素的状态元素，例如，该状态元素不仅是来自数据寄存器和/或控制寄存器的值)。本文的某些指令利用分区描述符及其忙碌标志来将能力从(例如，共享地址空间的多个分区中的)分区保存和/或加载到状态元素(例如，不仅是数据元素的状态元素，例如，该状态元素不仅是来自数据寄存器和/或控制寄存器的值)。本文的某些指令在将能力保存和/或加载到状态元素(例如，不仅是数据元素的状态元素，例如，该状态元素不仅是来自数据寄存器和/或控制寄存器的值)中实现一致性(例如，安全性)检查。本文的某些指令在将能力保存和/或加载到状态元素(例如，不仅是数据元素的状态元素，例如，该状态元素不仅是来自数据寄存器和/或控制寄存器的值)中实现能力检查。

在某些示例中，本文的指令不是(例如，32比特模式)任务状态段(Task-StateSegment，TSS)指令，例如，不仅是在不同的软件单元(例如，系统段)中保存恢复任务所需的状态信息的指令。在某些示例中，附加于(或替代于)从以下各项保存状态，本文的指令还将功能保存到(一个或多个)状态元素：(一个或多个)通用寄存器(例如，EAX、ECX、EDX、EBX、ESP、EBP、ESI和EDI寄存器中存储的状态)、(一个或多个)段选择器寄存器(例如，ES、CS、SS、DS、FS和GS寄存器中存储的状态)、(一个或多个)标志寄存器(例如，EFLAGS寄存器中存储的状态)、和/或(一个或多个)指令指针寄存器(例如，EIP寄存器中存储的状态)。

某些示例使用允许数据区域被赋予“类型”从而只能由具有相同类型的代码对其进行访问的“密封的能力”。然而，在这些示例中的某些示例中，密封的能力仅更新代码和数据能力寄存器，而如本文所述，许多其他寄存器可能需要更新。此外，在这些示例中的某些示例中，运行时仍然需要在进入使用这些能力定义的分区之前分别加载代码和数据能力寄存器的内容。本文的某些示例涉及克服这些问题的指令，例如，在代码和数据能力寄存器之外更新其他寄存器的指令。

现在转向附图，图1图示根据本公开的示例的硬件处理器100(例如，核心)的框图，该硬件处理器100包括能力管理电路108并且耦合至具有多个分区142的存储器134。虽然能力管理电路108被描绘为在执行电路106内，但应当理解，能力管理电路可以位于其他地方，例如，在硬件处理100的另一组件中(例如，在取得电路102内)或与硬件处理器100的所描绘的组件分开。

所描绘的硬件处理器100包括用于(例如，从存储器134)取得指令的硬件取得电路102，该指令例如用于请求对存储能力(例如，或指针)的存储器的(一个或多个)块的访问的指令和/或用于请求通过指向存储器134的(一个或多个)块的能力110(例如，或指针)来访问存储器134的该(一个或多个)块的指令。所描绘的硬件处理器100包括用于对指令解码的硬件解码器电路104，该指令例如用于请求对存储能力(例如，或指针)的存储器的(一个或多个)块的访问的指令和/或用于请求通过指向存储器134的(一个或多个)块的能力110(例如，或指针)来访问存储器134的该(一个或多个)块的指令。所描绘的硬件处理器106用于执行经解码的指令，该指令例如用于请求对存储能力(例如，或指针)的存储器的(一个或多个)块的访问的指令和/或用于请求通过指向存储器134的(一个或多个)块的能力110(例如，或指针)来访问存储器134的该(一个或多个)块的指令。

在某些示例中，指令利用分区描述符140，例如，在存储器134中将指针和/或能力存储到对应的分区142中的多个信息项(例如，类别)，例如，多个状态元素。参考图3对这进行进一步讨论。

在某些示例中，指令利用(例如，将其作为操作对象)指向存储特定分区描述符140的地址的指针112，例如，其中分区描述符包括一个或多个(例如，多个)指向存储在其分区142中的对应的项(例如，状态元素)的指针和/或能力。在某些示例中，指令利用(例如，将其作为操作对象)指向存储特定分区描述符140的地址的能力112(例如，地址和安全性元数据)，例如，其中分区描述符包括一个或多个(例如，多个)指向存储在其分区142中的对应的项(例如，状态元素)的指针和/或能力。

在某些示例中，能力管理电路108用于响应于接收到被请求用于取得、解码和/或执行的指令而检查该指令是能力指令还是非能力指令(例如，不知晓能力的指令)，例如，并且(i)如果是能力指令，则允许对存储能力(例如，引用堆对象的全局变量中的能力)的存储器134的访问，和/或(ii)如果是非能力指令，则不允许对存储(1)(例如，分区描述符140中的)能力和/或(2)(例如，分区142中的)受能力保护的数据和/或指令(例如对象)的存储器134的访问。在某些示例中，能力管理电路108用于通过检查以下各项来检查指令是能力指令还是非能力指令：(i)指令的字段(例如，操作码)(例如，检查该字段的指示指令是能力指令还是非能力指令的对应的一个或多个比特)，和/或(ii)特定的寄存器是否为“能力”型寄存器(例如，而不是通用数据寄存器)(例如，意指某个(某些)寄存器不被用于存储一个或多个能力)。在某些示例中，能力管理电路108用于管理能力，例如，仅能力管理电路用于设置和/或清除(例如，存储器中和/或(一个或多个)寄存器中的)有效性标签。在某些示例中，能力管理电路108用于响应于寄存器被非能力指令写入而清除该寄存器中的能力的有效性标签。在某些示例中，能力管理电路不许可通过能力指令对分区描述符内的各个能力的单独访问。在某些示例中，分区描述符具有预定格式，该预定格式具有能力的特定位置，这将显式有效性标签比特集呈递为不必要，例如，与将检查显式有效性标签比特的通常能力指令相反。在某些示例中，不需要能力指令来使用能力以访问非能力数据，例如，能力指令用于对能力进行升级、初始化、或对能力执行一些其他受限操作。

存储器中存储的能力

在某些示例中，存储器134中(例如，分区描述符140中)用于能力110的源存储位置(例如，虚拟地址)是用于将能力从存储器134(例如，从分区描述符140)加载到(一个或多个)寄存器114中的指令(例如，微代码或微指令)(例如，具有助记符LoadCap)的操作对象。在某些示例中，存储器134中(例如，分区描述符140中)用于能力110的目的地存储位置(例如，虚拟地址)是用于将能力从(一个或多个)寄存器114存储到存储器134中(例如，分区描述符140中)的(例如，用户级或管理程序级)指令(例如，微代码或微指令)(例如，具有助记符StoreCap)的操作对象。

在某些示例中，分区描述符由指针标识。在某些示例中，(在其中存储一个或多个能力的)分区描述符由其自身的能力标识，并因此受该能力的保护(例如，与分区描述符中存储的一个或多个能力分隔)。

存储在存储器(例如，存储器的分区)中并受能力保护的信息(例如，状态、数据、 和/或指令)

在某些示例中，受“带边界的能力”110的边界保护的状态、数据和/或指令(例如，对象)的存储器134中(例如，分区142中)的源存储位置(例如，虚拟地址)是用于将受这些边界保护的状态、数据和/或指令(例如，对象)从存储器134(例如，从分区142)加载到(一个或多个)寄存器114的(例如，管理程序级或用户级)指令(例如，微代码或微指令)(例如，具有助记符LoadData(加载数据))的操作对象。在某些示例中，要受“带边界的能力”110的边界保护的状态、数据和/或指令(例如，对象)的存储器134中(例如，分区142中)的目的地存储位置(例如，虚拟地址)是用于将受这些边界保护的状态、数据和/或指令(例如，对象)从(一个或多个)寄存器114存储到存储器134中(例如，分区142中)的(例如，管理程序级或用户级)指令(例如，微代码或微指令)(例如，具有助记符StoreData(存储数据))的操作对象。在某些示例中，指令被请求以供通过执行用户代码或OS代码148(例如，或被授权这样做的某个有特权的进程)来执行。在某些示例中，指令集体系结构(instruction setarchitecture，ISA)包括用于操纵边界字段的一个或多个指令，例如，以设置对象的下边界和/或上边界。

在某些示例中，受“带元数据和/或边界”110的元数据和/或边界保护的状态、数据和/或指令(例如，对象)的存储器134中(例如，分区142中)的源存储位置(例如，虚拟地址)是用于将受这些元数据和/或边界保护的状态、数据和/或指令(例如，对象)从存储器134(例如，从分区142)加载到(一个或多个)寄存器114的(例如，管理程序级或用户级)指令(例如，微代码或微指令)(例如，具有助记符LoadData(加载数据))的操作对象。在某些示例中，要受“带元数据和/或边界”110的元数据和/或边界保护的状态、数据和/或指令(例如，对象)的存储器134中(例如，分区142中)的目的地存储位置(例如，虚拟地址)是用于将受这些元数据和/或边界保护的状态、数据和/或指令(例如，对象)从(一个或多个)寄存器114存储到存储器134中(例如，分区142中)的(例如，管理程序级或用户级)指令(例如，微代码或微指令)(例如，具有助记符StoreData(存储数据))的操作对象。在某些示例中，指令被请求以供通过执行用户代码或OS代码148(例如，或被授权这样做的某个有特权的进程)来执行。在某些示例中，指令集体系结构(ISA)包括用于操纵(一个或多个)能力字段(例如，图2A-图2B中的字段)的一个或多个指令，例如，以设置对象在存储器中的(一个或多个)元数据和/或边界。

在某些实施例中，能力管理电路108通过实施以下各项来对能力数据(例如，元数据)的改变实施安全性属性例如以用于单个指令的执行：(i)出处有效性，确保有效的能力只能由显式地(例如，并非通过字节操纵)这样做的指令从其他有效的能力来构造(例如，其中该属性适用于寄存器中和存储器中的能力)；(ii)能力单调性，确保当任何指令构造新能力(例如，除了在密封的能力操纵和异常引发中)时，它不能超出该新能力所源于的能力的许可和边界；和/或(iii)可达能力单调性，确保在任意代码的任何执行中，在执行被出让给另一域之前，可达能力的集合(例如，当前程序状态经由寄存器、存储器、密封、解封和/或构造子能力可访问的那些能力)不会增加。

在某些示例中，能力管理电路108(例如，在引导时)向固件提供初始能力，从而允许跨整个地址空间的数据访问和指令取得。附加地，在某些实施例中，清除存储器中所有的标签。进一步的能力随后可以在它们从固件被传递至引导加载程序、从引导加载程序被传递至管理程序、从管理程序被传递至OS、以及从OS被传递至应用时被推导(例如，根据单调性属性)。在推导链中的每个阶段处，边界和许可可能受限，以进一步限制访问。例如，OS可仅将针对地址空间的受限部分的能力分派给用户软件，从而防止对地址空间的其他部分的使用。在某些示例中，能力随其携载有意向性，例如，当进程将能力作为参数传递至系统调用时，OS内核可以仅使用该能力来确保它不会访问用户进程不打算访问的其他进程存储器(例如，即使内核实际上可能具有通过其保有的其他能力来访问整个地址空间的许可也是如此)。在某些示例中，这可以防止“迷惑性代理人”问题，例如，其中当具有较多特权的一方代表具有较少特权的一方来运作时，该具有较多特权的一方使用过多的特权来执行不打算被授权的操作。在某些示例中，这防止内核在指向用户空间缓冲器的指针作为系统调用参数被传递时溢出该缓冲器上的边界。在某些示例中，能力管理电路108的这些体系结构属性提供基于能力的OS、编译器和运行时可在其上实现具有存储器安全性和分区化的某种编程语言(例如，C和/或C++)的基础。

在某些示例中，能力被存储在单个数据行中。在某些示例中，能力被存储在多个数据行中。例如，存储器块可以是具有指向一个(例如，第一)行(例如，行1)的地址138的存储器134的(例如，物理)可寻址存储器136的数据的行1和行2。某些示例具有总大小为X的存储器，其中X是任何正整数。尽管可寻址存储器136被示出为与某些区域(例如，(一个或多个)分区描述符140和分区142)分隔，但应当理解，这些区域(例如，(一个或多个)分区描述符140和分区142)可以在可寻址存储器136内。

在某些示例中，能力(例如，能力的一个或多个字段)自身也被存储在存储器134中，例如，被存储在用于能力的数据结构144(例如，表)中。在某些示例中，(例如，有效性)标签146被存储在用于存储器中所存储的能力的数据结构144中。在某些示例中，(例如，数据结构144中的)标签146不可由非能力(例如，加载和/或存储)指令访问。在某些示例中，(例如，有效性)标签连同能力一起被存储在存储器中(例如，被存储在一个连续块中)。在某些示例中，能力被存储在分区描述符140中，例如，其中分区描述符由指向该分区描述符的指针(或能力)112指示(例如，标识)。

所描绘的硬件处理器100包一个或多个寄存器114，例如，以下各项中的一项或任何组合(例如，以下各项中的全部)：(一个或多个)影子栈指针(例如，能力)寄存器116、(一个或多个)栈指针(例如，能力)寄存器118、(一个或多个)数据能力寄存器120、(一个或多个)线程本地存储能力寄存器122、(一个或多个)代码能力寄存器124、(一个或多个)通用(例如，数据)寄存器126、或(一个或多个)专用(例如，数据)寄存器128。在某些示例中，用户仅被允许对寄存器114的适当子集(例如，而不是全部)进行访问。

在某些示例中，存储器134包括栈152(例如，以及影子栈154)。栈可用于推入(例如，将数据加载至栈上)和/或弹出(例如，从栈移除或拉出数据)。在一个示例中，栈是后进先出(last in,first out，LIFO)数据结构。作为示例，栈可以是调用栈、数据栈、或调用和数据栈。在一个示例中，第一线程的上下文可以被推入到栈和/或从栈弹出。例如，在切换至第二线程(例如，及其上下文)时，可以将第一线程的上下文推入至栈。发送至栈的上下文(例如，上下文数据)可以包括(例如，本地)变量和/或用于线程的簿记数据。(例如，存储在栈指针寄存器118中的)栈指针可以被递增或递减，以指向期望的栈元素。

在某些示例中，除了(例如，单独的)栈152(例如，如本文中所讨论的)之外，例如，还使用影子栈154。在一个示例中，术语影子栈通常可以指用于存储控制信息的栈，控制信息例如：可以影响程序控制流或传输(例如，返回地址和(例如，非能力)数据值)的信息。在一个示例中，影子栈154存储例如线程的控制信息(例如，(一个或多个)指针或(一个或多个)其他地址)，并且(例如，数据)栈可以存储其他数据，例如，线程的(例如，本地)变量和/或簿记数据。

在某些示例中，一个或多个影子栈154可被包括并被用于保护装置和/或方法免受破坏和/或增加安全性。(一个或多个)影子栈(例如，图1中的影子栈154)可表示与栈(例如，图1中的栈152)分开的一个或多个附加栈类型的数据结构。在一个示例中，影子栈(或多个影子栈)用于存储控制信息而不存储数据(例如，不存储具有存储在栈上的类型的、例如用户级别应用程序将写入和/或修改的参数和其他数据)。在一个示例中，存储在影子栈(或多个影子栈)上的控制信息是返回地址相关信息(例如，实际返回地址、用于验证返回地址的信息、和/或其他返回地址信息)。在一个示例中，影子栈用于存储线程的每个返回地址(例如，与其上下文或其他数据先前已被推入在(例如，数据)栈上的线程对应的返回地址)的副本。例如，当函数或过程已被调用时，针对调用者的返回地址的副本可以已被推入到影子栈上。返回信息可以是例如标识影子栈的最新元素(例如，顶部)的影子栈指针(shadow stackpointer，SSP)。在某些示例中，阴影栈可在用户级别模式(例如，当前特权级别(currentprivilege level，CPL)等于3，例如，最低特权级别)下或在监督特权级别模式(例如，当前特权级别(CPL)小于3，例如，比CPL＝3更高的特权级别)下被读取和/或写入。在一个示例中，多个影子栈可被包括，但是一次(例如，针对每个逻辑处理器)仅一个影子栈可以被允许是当前影子栈。在某些示例中，存在用于存储(例如，当前)影子栈指针的处理器的(例如，一个)寄存器。

在某些示例中，影子栈(例如，能力)寄存器116存储能力(例如，带安全性元数据的指针)，该能力指示存储器134中影子栈154(例如，其顶部)中对应的元素(例如，其地址)。在某些示例中，影子栈寄存器118存储能力(例如，带安全性元数据的指针)，该能力指示存储器134中栈152(例如，其顶部)中对应的元素(例如，其地址)。

在某些示例中，(一个或多个)数据能力寄存器120存储能力(例如，带安全性元数据的指针)，该能力指示存储器134中对应的数据(例如，受能力保护的数据)(例如，其地址)。

在某些示例中，(一个或多个)线程本地存储能力寄存器122存储能力(例如，带安全性元数据的指针)，该能力指示存储器134中对应的线程本地存储(例如，受能力保护的线程本地存储)(例如，其地址)。在某些示例中，线程本地存储(thread-local storage，TLS)是分配变量的机制，通过这种机制，每个现有线程都有一个变量实例，例如，使用线程本地的静态存储器或全局存储器。

在某些示例中，(一个或多个)代码能力寄存器124存储能力(例如，带安全性元数据的指针)，该能力指示存储器134中对应的代码(例如，指令块)(例如，受能力保护的代码)(例如，其地址)。

在某些示例中，(一个或多个)通用(例如，数据)寄存器126用于存储值(例如，数据)。在某些示例中，(一个或多个)通用(例如，数据)寄存器126不受能力保护(例如，但其可以用于存储能力)。在某些示例中，(例如，64比特宽)的(一个或多个)通用(例如，数据)寄存器126包括RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP和R8到R15。

在某些示例中，(一个或多个)专用(例如，数据)寄存器128用于存储值(例如，数据)。在某些示例中，(一个或多个)专用(例如，数据)寄存器128不受能力保护(例如，但在某些示例中，其可以用于存储能力)。在某些示例中，(一个或多个)专用(例如，数据)寄存器128包括以下中的一项或其任何组合：浮点数据寄存器(例如，用于存储浮点格式的数据)、向量(例如，高级向量扩展(AVX))寄存器、二维矩阵(例如，高级矩阵扩展(AMX))寄存器等。

在某些示例中，(一个或多个)寄存器114包括仅专用于能力的(一个或多个)寄存器，例如，寄存器CAX、CBX、CCX、CDX等。

硬件处理器100包括至存储器134的耦合(例如，连接)。在某些示例中，存储器134是硬件处理器本地的存储器(例如，系统存储器)。在某些示例中，存储器134是与硬件存储器分开的存储器，例如，服务器的存储器。注意，本文中的附图可能没有描绘所有的数据通信连接。本领域普通技术人员将会领会，这是为了不使附图中的某些细节模糊。注意，附图中的双向箭头可以不要求双向通信，例如，它可指示单向通信(例如，去往或来自那个组件或设备)。可在本文中的某些示例中利用通信路径中的任何或所有组合。

硬件处理器100包括例如用于控制对存储器134(例如，其可寻址存储器136)的访问(例如，由执行单元106进行的访问)的存储器管理电路130。硬件处理器100(例如，存储器管理电路130)可包括加密/解密电路132，例如，用于存储器134的加密或解密数据。

存储器134可包括虚拟机监测器代码150。在计算的某些示例中，虚拟机(virtualmachine，VM)是计算机系统的仿真。在某些示例中，VM基于特定的计算机体系结构，并且提供底层物理计算机系统的功能。它们的实现方式可涉及专业的硬件、固件、软件或其组合。在某些示例中，虚拟机监测器(virtual machine monitor，VMM)(也称为管理程序)是一种软件程序，该软件程序当被执行时使得能够创建、管理和支配VM实例，并管理在物理主机机器之上的虚拟化环境的操作。在某些示例中，VMM是虚拟化环境和实现方式背后的主软件。在某些示例中，当被安装在主机机器(例如，处理器)上时，VMM促进VM的创建，例如，每个VM创建有单独的操作系统(OS)和应用。VMM可通过分配必要的计算、存储器、存储和其他输入/输出(I/O)资源(诸如但不限于存储器管理电路130)来管理这些VM的后端操作。VMM可提供集中化接口，用于管理被安装在单个主机机器上或跨不同的经互连的主机而散布的VM的完整的操作、状态和可用性。

本文的某些示例利用包含指向分区描述符140的相应分区142中的一个或多个状态元素(例如，以及数据和/或指令)的能力的分区描述符140。在某些示例中，硬件处理器100使用分区化体系结构，例如，每个分区142具有对应的分区标识符(“CID”)。在某些示例中，CID值被编程到处理器核心的指定(例如，控制)寄存器中。在某些示例中，CID是16比特标识符，但是可使用任何数量的比特(例如，8比特、32比特、64比特等)。在某些示例中，CID唯一地标识分区142，从而允许(例如，64k个)分区142在可寻址存储器136的单个进程地址空间中被分配。在某些示例中，如果分区化被启用并且访问的标签必须与处理器的(一个或多个)寄存器114中的(例如，控制)寄存器中所编程的当前(例如，活跃的)分区标识符匹配(例如，标签的部分必须是CID值)，则所有的访问都被标记。

在某些示例中，每个分区142包括多个信息项(例如，类别)，例如，多个状态元素。在某些示例中，单个分区142内的每个信息项(例如，单个分区142内的每个状态元素)包括对该所存储的信息的相应能力(例如，地址和安全性元数据)。

在某些示例中，每个分区142具有相应分区描述符140，例如，存储用于在单个分区142内存储的对应的一个或多个信息项的一个或多个能力。在某些示例中，每个分区描述符140存储在存储器中(例如，而不在寄存器中)，并且包括指向该分区描述符140的指针(或能力)。下面参考图3讨论分区的示例格式及其相应的分区描述符。

在某些示例中，利用分区包括从第一分区(例如，其元素(例如，状态元素)当前在处理器100(例如，核心)的寄存器内114和/或由处理器100(例如，核心)的寄存器114标识)切换到第二分区(如，其元素在存储器134内和/或在存储器134内被标识，并且将被加载到处理器100(例如，核心)的寄存器114中)。

在某些示例中，指令用于：例如，经由能力管理电路108使用用于实施例如存储器安全和低开销分区化的、基于能力的访问控制，在硬件处理器100中加载能力、存储能力和/或在能力之间切换(例如，将活跃的第一能力切换为不活跃，以及将不活跃的第二能力切换为活跃)。在某些示例中，硬件处理器100(例如，其解码器电路104和/或执行电路106)执行单个指令，该单个指令用于(i)将对元素(例如，包括状态元素)的能力从寄存器114(例如，寄存器114中的任何一个或其组合的内容)保存到用于分区142的分区描述符140，和/或(ii)将对元素(例如，包括状态元素)的能力从分区142的分区描述符140加载到寄存器114(例如，寄存器114中的任何一个或组合)。在某些示例中，元素包括状态元素、数据元素、和/或代码元素。在某些示例中，元素由相应能力(例如，存储在对应的分区描述符140中的相应能力)标识。

在某些示例中，硬件处理器100(例如，其解码器电路104和/或执行电路106)执行(例如，可在用户空间中访问的)单个用户级指令，该单个用户级指令用于将能力保存和/或加载到状态元素(例如，不仅是数据元素的状态元素，例如，不仅是来自数据寄存器和/或控制寄存器的值)。本文的某些指令利用分区描述符140来将能力保存和/或加载到状态元素(例如，不仅是数据元素的状态元素，例如，该状态元素不仅是来自数据寄存器和/或控制寄存器的值)。本文的某些指令利用分区描述符140及其忙碌标志(例如，如图3中所示)来将能力从(例如，共享地址空间的多个分区中的)分区保存和/或加载到状态元素(例如，不仅是数据元素的状态元素，例如，该状态元素不仅是来自数据寄存器和/或控制寄存器的值)。本文的某些指令由能力管理电路108在将能力保存和/或加载到状态元素(例如，不仅是数据元素的状态元素，例如，该状态元素不仅是来自数据寄存器和/或控制寄存器的值)中实现一致性(例如，安全性)检查。本文的某些指令由能力管理电路108在将能力保存和/或加载到状态元素(例如，不仅是数据元素的状态元素，例如，该状态元素不仅是来自数据寄存器和/或控制寄存器的值)中实现能力检查。

能力可具有不同的格式和/或字段。在某些示例中，能力是基准体系结构的本机(例如，整数)指针类型的宽度的两倍以上，例如，64比特平台上的128比特或129比特能力以及32比特平台上的64比特或65比特能力。在某些示例中，每个能力包括针对体系结构的自然大小(例如，32或64比特)的(例如，整数)地址和能力的其余(例如，32或64)比特中的附加元数据(例如，该附加元数据被压缩以便适配能力的这些其余的比特)。在某些示例中，每个能力包括(例如，1比特的)有效性“标签”(或者与该有效性“标签”相关联)，该有效性“标签”的值被体系结构(例如，被能力管理电路108)维持在寄存器和存储器中(例如，在标签146中)。在某些示例中，能力的每个元素均对保护模型作出贡献，并且由硬件(例如，能力管理电路108)来实施。

在某些示例中，当被存储在存储器中时，有效能力用于取决于能力大小而被自然地对齐(例如，在64比特或128比特边界处)，其中，能力大小是存储器内标签被维持所按照的粒度。在某些示例中，用数据进行的部分的或完整的覆写(而不是用有效能力进行的完整的覆写)引起存储器内标签被清除，从而防止损坏的能力稍后被解除引用。在某些示例中，能力压缩降低了能力的存储器占用，例如使得完整的能力(包括地址、许可和边界)在某个宽度(例如，128比特加1比特的带外标签)内适配。在某些示例中，能力压缩利用地址与边界之间的冗余，该冗余在指针典型地落在其相关联的分配(或靠近于该分配)的情况下发生。在某些示例中，压缩方案使用浮点表示，允许针对小型对象的高精度边界，但是针对较大的分配使用更强的对齐和填充。

图2A图示根据本公开的示例的能力110的示例格式，其包括有效性标签110A字段、边界110B字段和地址110C(例如，虚拟地址)字段。

在某些示例中，能力110的格式包括以下各项中的任一项或以下各项的任何组合。跟踪能力的有效性的有效性标签110A如果例如为无效，则能力无法被用于加载、存储、指令取得或其他操作。在某些示例中，从无效能力提取字段(包括该能力的地址)仍然是可能的。在某些示例中，能力知晓的指令在能力被加载和被存储时，并且在能力被访问、被操纵和被使用的时，对标签(例如，在期望的情况下)进行维护。边界110B，标识能力授权访问(例如，加载、存储、指令取得或其他操作)的地址空间部分的下边界和/或上边界。地址110C(例如，虚拟地址)，用于受能力保护的数据(例如，对象)的地址。

在某些示例中，有效性标签110A提供完整性保护，边界110B对值能够如何被使用(例如，用于存储器访问)进行限制，和/或地址110C是存储被能力保护的对应数据(或指令)的存储器地址。

图2B图示根据本公开的示例的能力110的示例格式，其包括有效性标签110A字段、(一个或多个)许可110D字段、对象类型110E字段、边界110B字段、以及地址110C字段。

在某些示例中，能力110的格式包括以下各项中的任一项或以下各项的任何组合。跟踪能力的有效性的有效性标签110A如果例如为无效，则能力无法被用于加载、存储、指令取得或其他操作。在某些示例中，从无效能力提取字段(包括该能力的地址)仍然是可能的。在某些示例中，能力知晓的指令在能力被加载和被存储时，并且在能力被访问、被操纵和被使用的时，对标签(例如，在期望的情况下)进行维护。边界110B，标识能力授权访问(例如，加载、存储、指令取得或其他操作)的地址空间(例如，范围)部分的下边界和/或上边界。地址110C(例如，虚拟地址)，用于受能力保护的数据(例如，对象)的地址。许可110D包括例如通过限制数据和/或能力的加载和存储或通过阻止指令取得来控制能力能够如何被使用的值(例如，掩码)。标识对象的对象类型110E，例如(例如，采用支持“struct(结构)”作为复合数据类型(或记录)声明的(例如C++)编程语言，此种复合数据类型(或记录)声明在存储器块中在一个名称下定义物理上分组的变量列表，允许不同的变量经由单个指针或通过返回同一地址的、结构声明的名称被访问)，第一对象类型可被用于人名的结构，并且第二对象类型被用于他们的实体邮寄地址(例如，如在雇员目录中所使用的)结构。在某些示例中，如果对象类型110E不等于某个值(例如，-1)，则能力(利用此种对象类型)“被密封”并且无法被修改或被解除引用。密封的能力可以被用于实现不透明指针类型，例如使得受控的非单调性可以被用于支持细粒度的地址内空间分区化。

在某些示例中，许可110D包括以下各项中的一项或多项：“加载(Load)”，用于允许从被能力保护的存储器进行加载；“存储(Store)”，用于允许到被能力保护的存储器的存储；“执行(Execute)”，用于允许被能力保护的指令的执行；“加载能力(LoadCap)”，用于将有效能力从存储器加载到寄存器中；“存储能力(StoreCap)”，用于将有效能力从寄存器存储到存储器中；“密封(Seal)”，用于对未经密封的能力进行密封；“解封(Unseal)”，用于对经密封的能力进行解封；“系统(System)”，用于访问系统寄存器和指令；“分支密封对(BranchSealedPair)”，用于在解封分支中使用；“分区ID(CompartmentID)”，用于用作分区ID；“可变加载(MutableLoad)”，用于在可变许可的情况下加载(例如，能力)寄存器；和/或“用户[N](User[N])”，用于软件定义的许可(其中N是大于0的任何正整数)。

在某些示例中，有效性标签110A提供完整性保护，(一个或多个)许可110D限制可以对被能力保护的对应数据(或指令)执行的操作，边界110B限制值可以如何被使用(例如，例如用于存储器访问)，对象类型110E支持更高级别的软件封装，和/或地址110C是存储被能力保护的对应数据(或指令)的存储器地址。

在某些示例中，能力(例如，值)包括以下字段中的一个字段或以下字段的任何组合：地址值(例如，64比特)，边界(例如，87比特)，标志(例如，8比特)，对象类型(例如，15比特)，许可(例如，16比特)，标签(例如，1比特)，全局(例如，1比特)和/或执行性(例如，1比特)。在某些示例中，标志和“能力边界”的较低的56比特共享利用“能力值”进行的编码。

在某些示例中，能力是单独可撤销的能力(individually revocablecapability，IRC)。在某些示例中，每个地址空间都具有能力表，能力表用于存储与每个存储器分配相关联的能力，并且每个指向该分配的指针都包含字段(例如，表索引)，该字段引用对应的表条目(例如，该条目中的标签)。在某些示例中，IRC确切地缓解空间脆弱性。

在某些示例中，能力(CAP)的分区描述符格式包括以下中的一者或多者：(i)能力表(CAP_TAB)地址、(ii)CAP_CURSOR能力表条目索引、(iii)默认数据能力(default datacapability，DDC)能力表条目索引、(iv)当前代码能力(current code capability，CCC)能力表条目索引、(v)指令指针(例如，RIP)、(vi)栈指针(例如，RSP)、和/或(vii)忙碌标志，用于阻止重新进入活跃的分区。

在某些示例中，能力(例如，作为已经被扩展为具有安全性元数据的指针，该安全性元数据例如边界、许可和/或类型信息)的格式溢出指针(例如，64比特)格式中的可用比特。在某些示例中，为了支持在不对寄存器进行扩展的情况下将能力存储在通用寄存器堆中，本文中的示例在逻辑上将多个寄存器(例如，针对256比特能力，4个寄存器)组合，以使得能力可以跨该多个底层寄存器被划分，例如使得具有较窄的大小的通用寄存器可以与相较于(例如，大小较窄的)指针而言更宽格式的能力一起被利用。

图3图示根据本公开的示例的存储器134，该存储器134具有分区301中的第一分区“-1”、用于第一分区的第一分区描述符300-1、分区301中的第二分区“-2”、以及用于第二分区的第二分区描述符300-2。

在某些示例中，分区301是图1中的分区142的实例。在某些示例中，分区描述符300-1和300-2是图1中的分区描述符140的实例。

在图3中，分区301中的第一分区“-1”在逻辑上与第二(或其他)分区分离，例如，使得第一分区不能被第二(或其他)分区访问，而第二分区也不能被第一(或其他)分区访问。

第一分区描述符300-1包括以下各项中的任何一项或其组合：(i)影子栈能力302-1，指示(例如，指向)存储在第一分区中的(一个或多个)影子栈元素318-1(例如，其中(一个或多个)影子栈元素是指向和/或来自图1中的(一个或多个)影子栈指针(例如，能力)寄存器116的元素)，(ii)栈能力304-1，指示(例如，指向)存储在第一分区中的(一个或多个)栈元素320-1(例如，其中(一个或多个)栈元素是指向和/或来自图1中的(一个或多个)栈指针(例如，能力)寄存器118的元素)，(iii)数据能力306-1，指示(例如，指向)存储在第一分区中的(一个或多个)数据元素322-1(例如，其中(一个或多个)数据元素是指向和/或来自图1中的(一个或多个)数据能力寄存器120的元素)，(iv)线程本地存储能力308-1，指示(例如，指向)存储在第一分区中的(一个或多个)线程本地存储元素324-1(例如，其中(一个或多个)线程本地存储元素是指向和/或来自图1中的(一个或多个)线程本地存储能力寄存器122的元素)，(v)代码能力310-1，指示(例如，指向)存储在第一分区中的(一个或多个)代码元素326-1(例如，其中(一个或多个)代码元素是指向和/或来自图1中的(一个或多个)代码能力寄存器124的元素)，或(vi)数据寄存器312-1，存储来自用于该分区的(一个或多个)寄存器的(一个或多个)数据元素(例如，其中(一个或多个)数据元素是指向和/或来自图1中的(一个或多个)通用(例如，数据)寄存器126和/或(一个或多个)专用(例如，数据)寄存器128的元素)。

第二分区描述符300-2包括以下各项中的任何一项或其组合：(i)影子栈能力302-2，指示(例如，指向)存储在第二分区中的(一个或多个)影子栈元素318-2(例如，其中(一个或多个)影子栈元素是指向和/或来自图1中的(一个或多个)影子栈指针(例如，能力)寄存器116的元素)，(ii)栈能力304-2，指示(例如，指向)存储在第二分区中的(一个或多个)栈元素320-2(例如，其中(一个或多个)栈元素是指向和/或来自图1中的(一个或多个)栈指针(例如，能力)寄存器118的元素)，(iii)数据能力306-2，指示(例如，指向)存储在第二分区中的(一个或多个)数据元素322-2(例如，其中(一个或多个)数据元素是指向和/或来自图1中的(一个或多个)数据能力寄存器120的元素)，(iv)线程本地存储能力308-2，指示(例如，指向)存储在第二分区中的(一个或多个)线程本地存储元素324-2(例如，其中(一个或多个)线程本地存储元素是指向和/或来自图1中的(一个或多个)线程本地存储能力寄存器122的元素)，(v)代码能力310-2，指示(例如，指向)存储在第二分区中的(一个或多个)代码元素326-2(例如，其中(一个或多个)代码元素是指向和/或来自图1中的(一个或多个)代码能力寄存器124的元素)，或(vi)数据寄存器312-2，存储来自用于该分区的(一个或多个)寄存器的(一个或多个)数据元素(例如，其中(一个或多个)数据元素是指向和/或来自图1中的(一个或多个)通用(例如，数据)寄存器126和/或(一个或多个)专用(例如，数据)寄存器128的元素)。

在某些示例中，处理器(例如，物理核心或逻辑核心)用于在分区之间进行切换(例如，其中在任何给定时间只有一个分区活跃)，例如，当根据该分区的(一个或多个)状态元素对该分区的数据执行该分区的代码时。对于从分区1切换到分区2的请求，在某些示例中，处理器(例如，图1中的处理器100)用于(例如，响应于单个指令的执行而)将来自(一个或多个)寄存器(例如，图1中的(一个或多个)寄存器114)的分区1描述符300-1以及对应的元素填充到分区301中的分区1，接着将由分区2描述符300-2所指示的、来自分区2描述符300-2的元素和/或来自分区301中的分区2的对应的元素填充到(一个或多个)寄存器(例如，图1中的(一个或多个)寄存器114)，从分区2切换到分区1，反之亦然。

在某些示例中，每个描述符都包括忙碌标志，忙碌标志用于帮助避免损坏已经包含所保存的元素(例如，所保存的状态)的描述符和/或避免从空描述符加载。在某些示例中，第一分区描述符300-1包括描述符忙碌标志316-1，例如，该描述符忙碌标志316-1当被设置时，向处理器指示第一分区在该处理器(例如，核心)中活跃，例如，寄存器被加载以用于执行该第一分区的代码，和/或第二分区描述符300-2包括描述符忙碌标志316-2，例如，该描述符忙碌标志当被设置时，向处理器指示第二分区在该处理器(例如，核心)中活跃，例如，寄存器被加载用于执行该第二分区的代码。

在某些示例中，在任何时间仅单个忙碌标志活跃(例如，从第二“非活跃”值(例如，0)设置为第一“活跃”值(例如，1))(例如，在一个线程中仅一个忙碌标志活跃)。在某些示例中，例如，处理器用于在将元素从分区描述符(例如，及其分区)加载到(一个或多个)寄存器中时设置忙碌标志，并在将元素从(一个或多个)寄存器存储到分区描述符(例如，及其分区)开始或完成时清除忙碌标志。

在某些示例中，每个描述符包括对哪些寄存器(例如，数据寄存器)将被保存和/或恢复的指示(例如，指示该内容的比特映射)，例如，指示这样的寄存器的适当子集：其内容将被保存到存储器中(例如，分区描述符和/或分区中)和/或将其内容从存储器(例如，从分区描述符和/或分区)恢复到寄存器的适当子集中，因为自动保存和/或恢复所有寄存器可能会引入重大的、不必要的开销。在某些示例中，第一分区描述符300-1包括数据寄存器比特映射314-1，例如，当为多个寄存器的每个寄存器设置对应的比特时，数据寄存器比特映射314-1向处理器指示：(i)哪些(一个或多个)寄存器要使其内容被保存到存储器中(例如，分区描述符和/或分区中)和/或(ii)哪些(一个或多个)寄存器要使其内容从存储器(例如，从分区描述符和/或分区)恢复。在一个示例中，比特映射指示：(i)图1中的多个通用(例如，数据)寄存器126中的哪个通用(例如，数据)寄存器和/或多个专用(例如，数据)寄存器128中的哪个专用(例如，数据)寄存器要使其内容被保存到存储器中(例如，分区描述符和/或分区中)和/或(ii)图1中的多个通用(例如，数据)寄存器126中的哪个通用(例如，数据)寄存器和/或多个专用(例如，数据)寄存器128中的哪个专用(例如，数据)寄存器要使其内容从存储器(例如，从分区描述符和/或分区中)恢复。在某些示例中，在每个分区描述符中附加地指定分区ID，并且当进入分区时，用于指定当前分区ID的寄存器加载有来自被加载的描述符的分区ID值。

在某些示例中，描述符内的一个或多个(例如，每个能力)被单独标记以避免能力伪造，但这仍然可能使所保存的数据寄存器潜在地容易受到攻击。相反，在某些示例中，对描述符的访问可能会被限制为需要描述符本身的有效能力(例如，作为访问描述符中的一个或多个其他能力的能力)。在某些示例中，描述符的能力被这样标记：例如，使得对描述符的任意读取或写入不被许可，并且对描述符的(例如，仅)完整保存和/或恢复操作被许可。

在某些示例中，描述符被加密(例如，通过图1中的加密/解密电路132)，使得即使对包含描述符的存储器提供未授权的访问，攻击者也将无法访问(例如，公开或破坏)明文能力和/或寄存器内容。在某些示例中，能力本身被加密，以缓解伪造和破坏企图，这可以避免对有效性标签的需要。在某些示例中，每个能力可以跨越多个寄存器。

图4图示根据本公开的示例的切换分区的方法的操作400，例如，切换分区是由单个切换分区指令的执行引起的。在如本文所实现的(例如，包括能力管理电路的)处理器和/或配置有(一个或多个)可执行指令的一个或多个计算机系统的控制下，执行操作400中的一些或全部(或本文描述的其他过程，或其变体和/或其组合)，并将操作400实现为通过硬件或其组合在一个或多个处理器上共同执行的代码(例如，可执行指令、一个或多个计算机程序或一个或多个应用)。代码例如以包括可由一个或多个处理器执行的指令的计算机程序的形式被存储在计算机可读存储介质上。计算机可读存储介质是非暂态的。在一些实施例中，操作400中的一项或多项(或全部)由其他附图的处理器执行。

操作400包括：在框402处，切换分区的请求，例如，从当前在处理器(例如，核心)上执行的源分区(具有对应的源分区描述符)切换到要在处理器(例如，核心)上执行的目的地分区(具有对应的目的地分区描述符)。操作400进一步包括：在框404处，检查源分区描述符是否被标记为忙碌，并且如果否(例如，源分区描述符被设置为非活跃)，则在432处生成异常；并且如果是(例如，源分区描述符被设置为活跃)，则在406处将来自每个所要求的的寄存器的元素保存到源分区描述符(例如，以及保存到源分区中)。操作400进一步包括：在框408处，对于每个(例如，数据)寄存器，检查(例如，数据)寄存器比特映射是否指示该寄存器应当被保存，并且如果是，则在410处将来自寄存器的元素保存到源分区描述符中(例如，以及保存到源分区中)，接着在412处清除该寄存器；并且如果否(例如，所有寄存器的元素都被保存)，则在414处以完成保存寄存器继续，接着在416处，将源分区描述符标记为不忙碌(例如，设置为非活跃)。操作400进一步包括：在框418处，检查目的地分区描述符是否被标记为忙碌(例如，已经设置为活跃)，并且如果是，则在432处生成异常；并且如果否(例如，当前非活跃)，则在420处，从目的地分区描述符(例如，以及从目的地分区)将元素加载到每个所要求的寄存器中。操作400进一步包括：在框422处，检查(例如，数据)寄存器比特映射是否指示该寄存器应当被加载，并且如果是，则在424处，从目的地分区描述符(例如，以及从目的地分区)将元素加载到寄存器中；并且如果否(例如，所有的寄存器都没有被加载)，则重复424直到寄存器被加载，并且当完成时，在426处以完成加载寄存器继续，接着在428处，将目的地分区描述符标记为忙碌(例如，当前活跃)，接着在430处，在目的地分区描述符中的代码能力内编码的经授权的目的地分区入口点处继续进行执行。

示例切换分区指令格式

在某些示例中，切换分区(SwitchCompartment)指令用于从(i)以第一(例如，源)分区描述符作为第一操作对象(例如，寄存器或存储器)的第一(例如，源)分区切换到(ii)以第二(例如，目的地)分区描述符作为第二操作对象(例如，寄存器或存储器)的第二(例如，目的地)分区。

在某些示例中，SwitchCompartment指令的格式为：

SwitchCompartment目的地，源

其中，目的地是用于标识第二(例如，目的地)分区描述符的目的地操作对象(例如，其中目的地是(i)存储指向第二(例如，目的地)分区描述符的指针或能力的存储器地址，(ii)存储指向第二(例如，目的地)分区描述符的指针或能力的寄存器，或(iii)第二(例如，目的地)分区的存储器地址；

其中，源是用于标识第一(例如，源)分区描述符的源操作对象(例如，其中源是(i)存储指向第一(例如，源)分区描述符的指针或能力的存储器地址，(ii)存储指向第一(例如，源)分区描述符的指针或能力的寄存器，或(iii)第一(例如，源)分区描述符的存储器地址；并且

SwitchCompartment是(例如，与操作码对应的)助记符，该助记符指示执行电路要进行：使当前寄存器值被保存到由源操作对象引用的分区描述符中，清除(例如，归零)所保存的寄存器以避免向目的地分区公开所保存的寄存器的内容(例如，检查该描述符中嵌入的比特映射，以确定要加载哪个寄存器)，以及从由目的地操作对象引用的分区描述符加载新寄存器值(例如，并检查该描述符中嵌入的比特映射，以确定要加载哪个寄存器)。在某些示例中，源或目的地操作对象中的一者或两者是能力寄存器。在某些示例中，源或目的地操作对象可以被指定为空值(例如，0)，者将使SwitchCompartment跳过对缺失的分区描述符的访问。

在某些示例中，第一分区是第一功能(例如，作为云中的服务)，并且第二分区是第二功能(例如，作为云中的服务)，例如，其中两者都是相同进程的部分，但使用分区划来避免插槽至插槽通信。

图5图示根据本公开的示例的硬件处理器500，该硬件处理器500耦合至包括一个或多个切换分区指令504的存储装置502。在某些示例中，切换分区指令根据本文中的公开内容中的任何内容。在某些示例中，切换分区指令包括指示以下内容的字段：它被允许(例如，有能力)访问存储在存储器134中的(某个或某些)元素(例如，分区描述符140和/或对应的隔间142中的字段)和访问对应的寄存器114(例如，如图1中所示)。在某些示例中，分区描述符140中的源分区描述符由指向该源分区描述符的指针(例如，能力)112A标识，并且分区描述符140中的目的地的分区描述符由指向该目标分区描述符的指针(例如，能力)112B标识。

在某些示例中，切换分区指令的执行包括检查是否允许对分区描述符和/或对应的分区中的字段的访问(例如，具有该能力)。

在某些示例中，源分区描述符包括保护该分区中的元素的对应的字段(例如对象)的一个或多个能力。

例如，参考图3，其中第一分区描述符300-1包括以下各项中的任何一项或其组合：(i)影子栈能力302-1，指示(例如，指向)存储在第一分区中的(一个或多个)影子栈元素318-1(例如，其中(一个或多个)影子栈元素是指向和/或来自图1中的(一个或多个)影子栈指针(例如，能力)寄存器116的元素)，(ii)栈能力304-1，指示(例如，指向)存储在第一分区中的(一个或多个)栈元素320-1(例如，其中(一个或多个)栈元素是指向和/或来自图1中的(一个或多个)栈指针(例如，能力)寄存器118的元素)，(iii)数据能力306-1，指示(例如，指向)存储在第一分区中的(一个或多个)数据元素322-1(例如，其中(一个或多个)数据元素是指向和/或来自图1中的(一个或多个)数据能力寄存器120的元素)，(iv)线程本地存储能力308-1，指示(例如，指向)存储在第一分区中的(一个或多个)线程本地存储元素324-1(例如，其中(一个或多个)线程本地存储元素是指向和/或来自图1中的(一个或多个)线程本地存储能力寄存器122的元素)，(v)代码能力310-1，指示(例如，指向)存储在第一分区中的(一个或多个)代码元素326-1(例如，其中(一个或多个)代码元素是指向和/或来自图1中的(一个或多个)代码能力寄存器124的元素)，或(vi)数据寄存器312-1，存储来自用于该分区的(一个或多个)寄存器的(一个或多个)数据元素(例如，其中(一个或多个)数据元素是指向和/或来自图1中的(一个或多个)通用(例如，数据)寄存器126和/或(一个或多个)专用(例如，数据)寄存器128的元素)。

例如，参考图3，其中第二分区描述符300-2包括以下各项中的任何一项或其组合：(i)影子栈能力302-2，指示(例如，指向)存储在第二分区中的(一个或多个)影子栈元素318-2(例如，其中(一个或多个)影子栈元素是指向和/或来自图1中的(一个或多个)影子栈指针(例如，能力)寄存器116的元素)，(ii)栈能力304-2，指示(例如，指向)存储在第二分区中的(一个或多个)栈元素320-2(例如，其中(一个或多个)栈元素是指向和/或来自图1中的(一个或多个)栈指针(例如，能力)寄存器118的元素)，(iii)数据能力306-2，指示(例如，指向)存储在第二分区中的(一个或多个)数据元素322-2(例如，其中(一个或多个)数据元素是指向和/或来自图1中的(一个或多个)数据能力寄存器120的元素)，(iv)线程本地存储能力308-2，指示(例如，指向)存储在第二分区中的(一个或多个)线程本地存储元素324-2(例如，其中(一个或多个)线程本地存储元素是指向和/或来自图1中的(一个或多个)线程本地存储能力寄存器122的元素)，(v)代码能力310-2，指示(例如，指向)存储在第二分区中的(一个或多个)代码元素326-2(例如，其中(一个或多个)代码元素是指向和/或来自图1中的(一个或多个)代码能力寄存器124的元素)，或(vi)数据寄存器312-2，存储来自用于该分区的(一个或多个)寄存器的(一个或多个)数据元素(例如，其中(一个或多个)数据元素是指向和/或来自图1中的(一个或多个)通用(例如，数据)寄存器126和/或(一个或多个)专用(例如，数据)寄存器128的元素)。

在某些示例中，例如，响应于执行切换分区操作的请求，指令504(例如，宏指令)从存储装置502被取得，并且被发送到解码器506。在所描绘的示例中，解码器506(例如，解码器电路)将指令解码为经解码的指令(例如，一个或多个微指令或微操作)。经解码的指令随后被发送以供执行，例如，经由调度器电路508来调度经解码的指令以供执行。

在(例如，其中处理器/核心支持乱序(out-of-order，OoO)执行的)某些示例中，处理器包括耦合至寄存器堆114(例如，以及存储器134)的寄存器重命名/分配器电路508，以分配资源并对寄存器(例如，与指令的初始源和最终目的地相关联的寄存器)执行寄存器重命名。在某些示例中，(例如，对于乱序执行)，处理器包括耦合至解码器506的一个或多个调度器电路508。(一个或多个)调度器电路可调度与经解码的指令相关联的一个或多个操作(包括从切换分区指令504解码出的一个或多个操作)，例如以用于在执行电路510上执行。在所描绘的示例中，能力管理电路108在执行电路510内。

作为一个示例，经解码的切换分区指令504用于导致从(i)以第一(例如，源)分区描述符作为第一操作对象(例如，寄存器或存储器)的第一(例如，源)分区切换到(ii)以第二(例如，目的地)分区描述符作为第二操作对象(例如，寄存器或存储器)的第二(例如，目的地)分区。在某些示例中，执行包括由能力管理电路108检查针对该切换所请求的加载和存储是否被许可。

在某些示例中，写回电路514被包括以将指令的结果写回到目的地(例如，将它们写入到寄存器512)，例如，因此那些结果在处理器内是可见的(例如，在产生那些结果的执行电路外部是可见的)。

这些组件中的一个或多个组件(例如，解码器506、寄存器重命名/寄存器分配器/调度器508、执行电路510、寄存器(例如，寄存器堆)512、存储器134或写回电路514)可以在硬件处理器的单个核心中(以及例如在各自具有这些组件的实例的多个核心中)。

图6图示根据本公开的示例的处理切换分区指令的方法的操作600。在某些示例中，处理器(例如，或者处理器核心)例如响应于接收到执行来自软件的指令的请求而执行方法。所描绘的方法的操作600包括通过以下步骤处理单个切换分区指令：在602处，取得切换分区指令，该切换分区指令包括用于指示以下各项的字段：第一(例如，源)分区描述符、第二(例如，目的地)分区描述符、以及操作码，该操作码用于指示执行电路要从具有第一(例如，源)分区描述符的第一(例如，源)分区切换到具有第二(例如，目的地)分区描述符的第二(例如，目的地)分区中；在604处，将指令解码为经解码的指令；在606处，取回与字段相关联的数据；(可选地)在608处，调度经解码的指令以供执行；在610处，根据操作码执行经解码的指令；以及在612处，提交所执行指令的结果。

示例初始化分区指令格式

在某些示例中，初始化分区(InitializeCompartment)指令初始化描述符内的信息(例如，元数据)。在某些示例中，初始化分区(InitializeCompartment)指令用于使由目的地操作对象引用的存储器以分区描述符格式被初始化为：具有用于(例如，来自能力寄存器的)该分区所要求的能力和例如由源(例如，寄存器或存储器)操作对象中的比特映射所指定的(例如，来自数据寄存器的)其他信息的全部的空间。例如，比特映射可以指定是否应该在比特映射内使用单独的比特来保存每个通用寄存器和每个专用寄存器。在某些示例中，比特位图由编译器生成。

在某些示例中，InitializeCompartment指令的格式为：

InitializeCompartment目的地，源

其中，目的地是用于标识(例如，目的地)分区描述符的目的地操作对象(例如，其中目的地是(i)存储指向第二(例如，目的地)分区描述符的指针或能力的存储器地址，(ii)存储指向第二(例如，目的地)分区描述符的指针或能力的寄存器，或(iii)第二(例如，目的地)分区的存储器地址；

其中源是(例如，经由诸如但不限于寄存器比特映射的分区数据)标识(一个或多个)其他寄存器(例如，图1中的寄存器114)的源操作对象(例如，寄存器)，该(一个或多个)其他寄存器要使其元素被存储到分区描述符(例如，以及对应的分区)中；并且

InitializeCompartment是(例如，与操作码对应的)助记符，该助记符指示执行电路要使由目的地操作对象引用的存储器以分区描述符的格式被初始化(例如，填充)为：具有用于(例如，来自能力寄存器的)该分区所要求的能力和例如由源(例如，寄存器或存储器)操作对象中的值(例如，比特映射)所指定的(例如，来自数据寄存器的)其他数据的全部的空间。在某些示例中，源或目的地操作对象中的一者或两者是能力寄存器。忙碌标志可以由InitializeCompartment最初地进行设置，以便后续的、将新分区描述符指定为其源操作对象的SwitchCompartment指令成功。

图7图示根据本公开的示例的硬件处理器700，该硬件处理器700耦合至包括一个或多个初始化分区指令704的存储装置702。在某些示例中，初始化分区指令根据本文中的公开内容中的任何内容。在某些示例中，初始化分区指令包括指示以下内容的字段：它被允许(例如，有能力)访问存储在存储器134中的(某个或某些)元素(例如，分区描述符140和/或对应的隔间142中的字段)和访问对应的寄存器114(例如，如图1中所示)。在某些示例中，分区描述符140中的(例如，目的地)分区描述符由指向该(例如，目的地)分区描述符的指针(例如，能力)112标识。在某些示例中，分区数据716(例如，寄存器比特映射)被包括，以指示(例如，图1中的)寄存器114中的哪些寄存器将使其元素被保存到(例如，目的地)分区描述符(例如，以及对应的分区)中。在某些示例中，初始化分区指令的执行包括检查是否允许对分区描述符和/或对应的分区中的字段的访问(例如，具有该能力)。

在某些示例中，(例如，目的地)分区描述符格式包括保护该分区中的元素的对应的字段(例如，对象)的一个或多个能力。

例如，参考图3，其中第一分区描述符300-1被初始化为包括以下各项中的任何一项或其组合：(i)影子栈能力302-1，指示(例如，指向)存储在第一分区中的(一个或多个)影子栈元素318-1(例如，其中(一个或多个)影子栈元素是指向和/或来自图1中的(一个或多个)影子栈指针(例如，能力)寄存器116的元素)，(ii)栈能力304-1，指示(例如，指向)存储在第一分区中的(一个或多个)栈元素320-1(例如，其中(一个或多个)栈元素是指向和/或来自图1中的(一个或多个)栈指针(例如，能力)寄存器118的元素)，(iii)数据能力306-1，指示(例如，指向)存储在第一分区中的(一个或多个)数据元素322-1(例如，其中(一个或多个)数据元素是指向和/或来自图1中的(一个或多个)数据能力寄存器120的元素)，(iv)线程本地存储能力308-1，指示(例如，指向)存储在第一分区中的(一个或多个)线程本地存储元素324-1(例如，其中(一个或多个)线程本地存储元素是指向和/或来自图1中的(一个或多个)线程本地存储能力寄存器122的元素)，(v)代码能力310-1，指示(例如，指向)存储在第一分区中的(一个或多个)代码元素326-1(例如，其中(一个或多个)代码元素是指向和/或来自图1中的(一个或多个)代码能力寄存器124的元素)，或(vi)数据寄存器312-1，存储来自用于该分区的(一个或多个)寄存器的(一个或多个)数据元素(例如，其中(一个或多个)数据元素是指向和/或来自图1中的(一个或多个)通用(例如，数据)寄存器126和/或(一个或多个)专用(例如，数据)寄存器128的元素)。

例如，参考图3，其中第二分区描述符300-2被初始化为包括以下各项中的任何一项或其组合：(i)影子栈能力302-2，指示(例如，指向)存储在第二分区中的(一个或多个)影子栈元素318-2(例如，其中(一个或多个)影子栈元素是指向和/或来自图1中的(一个或多个)影子栈指针(例如，能力)寄存器116的元素)，(ii)栈能力304-2，指示(例如，指向)存储在第二分区中的(一个或多个)栈元素320-2(例如，其中(一个或多个)栈元素是指向和/或来自图1中的(一个或多个)栈指针(例如，能力)寄存器118的元素)，(iii)数据能力306-2，指示(例如，指向)存储在第二分区中的(一个或多个)数据元素322-2(例如，其中(一个或多个)数据元素是指向和/或来自图1中的(一个或多个)数据能力寄存器120的元素)，(iv)线程本地存储能力308-2，指示(例如，指向)存储在第二分区中的(一个或多个)线程本地存储元素324-2(例如，其中(一个或多个)线程本地存储元素是指向和/或来自图1中的(一个或多个)线程本地存储能力寄存器122的元素)，(v)代码能力310-2，指示(例如，指向)存储在第二分区中的(一个或多个)代码元素326-2(例如，其中(一个或多个)代码元素是指向和/或来自图1中的(一个或多个)代码能力寄存器124的元素)，或(vi)数据寄存器312-2，存储来自用于该分区的(一个或多个)寄存器的(一个或多个)数据元素(例如，其中(一个或多个)数据元素是指向和/或来自图1中的(一个或多个)通用(例如，数据)寄存器126和/或(一个或多个)专用(例如，数据)寄存器128的元素)。

在某些示例中，例如，响应于执行初始化分区操作的请求，指令(例如，宏指令)704从存储装置702被取得，并且被发送到解码器706。在所描绘的示例中，解码器706(例如，解码器电路)将指令解码为经解码的指令(例如，一个或多个微指令或微操作)。经解码的指令随后被发送以供执行，例如，经由调度器电路708来调度经解码的指令以供执行。

在(例如，其中处理器/核心支持乱序(out-of-order，OoO)执行的)某些示例中，处理器包括耦合至寄存器堆114(例如，以及存储器134)的寄存器重命名/分配器电路708，以分配资源并对寄存器(例如，与指令的初始源和最终目的地相关联的寄存器)执行寄存器重命名。在某些示例中，(例如，对于乱序执行)，处理器包括耦合至解码器706的一个或多个调度器电路708。(一个或多个)调度器电路可调度与经解码的指令相关联的一个或多个操作(包括从初始化分区指令704解码出的一个或多个操作)，例如以用于在执行电路710上执行。在所描绘的示例中，能力管理电路108在执行电路710内。

作为示例，经解码的初始化分区指令704用于使由目的地操作对象(例如，能力或指针112)引用的存储器134以分区描述符140的格式被初始化(例如，填充)为：具有用于(例如，来自能力寄存器的)该分区142所要求的能力的全部的空间，并且具有用于例如由源(例如，寄存器或存储器)操作对象中的分区数据716(例如，比特映射)所指定的(例如，来自数据寄存器的)任何其他信息的空间。在某些示例中，执行包括由能力管理电路108检查针对该初始化所请求的加载和存储是否被许可。

在某些示例中，写回电路714被包括以将指令的结果写回到目的地(例如，将它们写入到存储器134)，例如，因此那些结果在存储器134内是可见的(例如，在产生那些结果的执行电路外部是可见的)。

这些组件中的一个或多个组件(例如，解码器706、寄存器重命名/寄存器分配器/调度器708、执行电路710、寄存器(例如，寄存器堆)712、存储器134或写回电路714)可以在硬件处理器的单个核心中(以及例如在各自具有这些组件的实例的多个核心中)。

图8图示根据本公开的示例的处理初始化分区指令的方法的操作800。在某些示例中，初始化分区指令被线程创建例程(例如，多线程(pthread))调用。在某些示例中，处理器(例如，或者处理器核心)例如响应于接收到执行来自软件的指令的请求而执行方法。所描绘的方法的操作800包括通过以下步骤处理单个初始化分区指令：在802处，取得初始化分区指令，该初始化分区指令包括用于指示以下各项的一个或多个字段：(例如，目的地)分区描述符和用于指示哪个(哪些)寄存器要使其信息(例如，状态元素的(一个或多个)能力)被保存的(可选的)分区数据(例如，如参考图3所讨论的寄存器比特映射)、以及操作码，该操作码用于指示执行电路要进行：使用于存储(例如，目的地)分区描述符的存储器以该分区描述符的格式被初始化(例如，填充)为：具有用于例如该分区所要求的能力以及例如由源(例如，寄存器或存储器)操作对象中的分区数据(例如，比特映射)指定的(例如，来自数据寄存器的)其他信息的全部的空间；在804处，将指令解码为经解码的指令；在806处，取回与字段相关联的数据；(可选地)在808处，调度经解码的指令以供执行；在810处，根据操作码执行经解码的指令；以及在812处，提交所执行指令的结果。

下文详述可在上文中使用的示例性体系结构、系统等。下文详述用于能力指令的示例性指令格式。

可以根据下列示例来描述所公开的技术的至少一些示例：

示例1。一种装置，包括：

能力管理电路，该能力管理电路用于针对存储器访问请求对能力进行检查，该能力包括地址字段和边界字段，该边界字段用于指示能力授权访问的地址范围的下边界和上边界；

解码器电路，该解码器电路用于将单个指令解码为经解码的单个指令，该单个指令包括用于指示第一分区描述符和操作码的一个或多个字段，第一分区描述符标识指向存储器的第一分区中的第一状态元素的第一能力和指向存储器的第一分区中的第二状态元素的第二能力，操作码用于指示执行电路要进行：将第一能力从存储器的第一分区描述符加载到第一寄存器中，以使能力管理电路能够确定第一能力的第一边界字段是否授权对存储器的第一分区中的第一状态元素的访问，以及将第二能力从存储器的第一分区描述符加载到第二寄存器中，以使能力管理电路能够确定第二能力的第二边界字段是否授权对存储器的第一分区中的第二状态元素的访问；以及

执行电路，用于根据操作码来执行经解码的单个指令。

示例2。如示例1所述的装置，其中，一个或多个字段包括第一分区描述符能力和操作码，该第一分区描述符能力包括存储器中的第一分区描述符的第一分区描述符地址字段、以及用于指示存储器中的第一分区描述符的下边界和上边界的第一分区描述符边界字段，该操作码用于进一步指示执行电路要进行：响应于由能力管理电路确定来自第一分区描述符地址字段的第一分区描述符地址在来自第一分区描述符边界字段的下边界和上边界内，访问存储器中的第一分区描述符。

示例3。如示例1所述的装置，其中：

单个指令的一个或多个字段指示第二分区描述符，该第二分区描述符标识指向存储器的第二分区中的第三状态元素的第三能力、以及指向存储器的第二分区中的第四状态元素的第四能力；并且

操作码用于进一步指示执行电路要进行：在加载之前，将第三能力从第一寄存器存储到存储器的第二分区描述符中，以及将第四能力从第二寄存器存储到存储器的第二分区描述符中。

示例4。如示例3所述的装置，其中，操作码用于进一步指示执行电路要进行：

在加载之前设置第二分区描述符的忙碌标志，以停止将第一能力从存储器的第一分区描述符加载到第一寄存器中，并停止将第二能力从存储器的第一分区描述符加载到第二寄存器中；以及

响应于存储的完成而清除忙碌标志。

示例5。如示例3所述的装置，其中，操作码用于进一步指示执行电路要在加载之前清除第一寄存器和第二寄存器。

示例6。如示例1所述的装置，其中：

第一分区描述符用于存储第三状态元素集；并且

操作码用于进一步指示执行电路要将第三状态元素集从第一分区描述符加载到第三寄存器集中。

示例7。如示例6所述的装置，其中，第一分区描述符包括用于指示第三状态元素集要加载到的第三寄存器集的适当子集的比特映射字段。

示例8。如示例1所述的装置，其中：

解码器电路用于将第二单个指令解码为经解码的第二单个指令，该第二单个指令包括用于指示以下各项的一个或多个字段：第一分区描述符在存储器中的位置，用于存储指向存储器的第一分区中的第一状态元素的第一能力和指向存储器的第一分区中的第二状态元素的第二能力；以及操作码，用于指示执行电路要以分区描述符的格式在该位置将存储器初始化为具有用于第一能力和第二能力的空间；并且

执行电路用于根据第二单个指令的操作码来执行经解码的第二单个指令。

示例9。一种方法，包括：

通过处理器核心的能力管理电路，针对存储器访问请求对能力进行检查，该能力包括地址字段和边界字段，该边界字段用于指示能力授权访问的地址范围的下边界和上边界；

通过处理器核心的解码器电路，将单个指令解码为经解码的单个指令，该单个指令包括用于指示第一分区描述符和操作码的一个或多个字段，第一分区描述符标识指向存储器的第一分区中的第一状态元素的第一能力和指向存储器的第一分区中的第二状态元素的第二能力，操作码指示处理器核心的执行电路要进行：将第一能力从存储器的第一分区描述符加载到第一寄存器中，以使能力管理电路能够确定第一能力的第一边界字段是否授权对存储器的第一分区中的第一状态元素的访问，以及将第二能力从存储器的第一分区描述符加载到第二寄存器中，以使能力管理电路能够确定第二能力的第二边界字段是否授权对存储器的第一分区中的第二状态元素的访问；以及

通过执行电路，根据操作码来执行经解码的单个指令。

示例10。如示例9所述的方法，其中，一个或多个字段包括第一分区描述符能力和操作码，该第一分区描述符能力包括存储器中的第一分区描述符的第一分区描述符地址字段、以及用于指示存储器中的第一分区描述符的下边界和上边界的第一分区描述符边界字段，该操作码用于进一步指示执行电路要进行：响应于由能力管理电路确定来自第一分区描述符地址字段的第一分区描述符地址在来自第一分区描述符边界字段的下边界和上边界内，访问存储器中的第一分区描述符。

示例11。如示例9所述的方法，其中：

单个指令的一个或多个字段指示第二分区描述符，该第二分区描述符标识指向存储器的第二分区中的第三状态元素的第三能力、以及指向存储器的第二分区中的第四状态元素的第四能力；并且

操作码进一步指示执行电路要进行：在加载之前，将第三能力从第一寄存器存储到存储器的第二分区描述符中，以及将第四能力从第二寄存器存储到存储器的第二分区描述符中。

示例12。如示例11所述的方法，其中，操作码进一步指示执行电路要进行：

在加载之前设置第二分区描述符的忙碌标志，以停止将第一能力从存储器的第一分区描述符加载到第一寄存器中，并停止将第二能力从存储器的第一分区描述符加载到第二寄存器中；以及

响应于存储的完成而清除忙碌标志。

示例13。如示例11所述的方法，其中，操作码进一步指示执行电路要在加载之前清除第一寄存器和第二寄存器。

示例14。如示例9所述的方法，其中：

第一分区描述符存储第三状态元素集；并且

操作码进一步指示执行电路要将第三状态元素集从第一分区描述符加载到第三寄存器集中。

示例15。如示例14所述的方法，其中，第一分区描述符包括指示第三状态元素集要加载到的第三寄存器集的适当子集的比特映射。

示例16。如示例9所述的方法，进一步包括：

通过解码器电路，将第二单个指令解码为经解码的第二单个指令，该第二单个指令包括用于指示以下各项的一个或多个字段：第一分区描述符在存储器中的位置，用于存储指向存储器的第一分区中的第一状态元素的第一能力和指向存储器的第一分区中的第二状态元素的第二能力；以及操作码，用于指示执行电路要以分区描述符的格式在该位置将存储器初始化为具有用于第一能力和第二能力的空间；以及

通过执行电路，根据第二单个指令的操作码来执行经解码的第二单个指令。

示例17。一种存储代码的非暂态机器可读介质，该代码在由机器执行时使得机器执行包括以下操作的方法：

通过处理器核心的能力管理电路，针对存储器访问请求对能力进行检查，该能力包括地址字段和边界字段，该边界字段用于指示能力授权访问的地址范围的下边界和上边界；

通过处理器核心的解码器电路，将单个指令解码为经解码的单个指令，该单个指令包括用于指示第一分区描述符和操作码的一个或多个字段，第一分区描述符标识指向存储器的第一分区中的第一状态元素的第一能力和指向存储器的第一分区中的第二状态元素的第二能力，操作码指示处理器核心的执行电路要进行：将第一能力从存储器的第一分区描述符加载到第一寄存器中，以使能力管理电路能够确定第一能力的第一边界字段是否授权对存储器的第一分区中的第一状态元素的访问，以及将第二能力从存储器的第一分区描述符加载到第二寄存器中，以使能力管理电路能够确定第二能力的第二边界字段是否授权对存储器的第一分区中的第二状态元素的访问；以及

通过执行电路，根据操作码来执行经解码的单个指令。

示例18。如示例17所述的非暂态机器可读介质，其中，一个或多个字段包括第一分区描述符能力和操作码，该第一分区描述符能力包括存储器中的第一分区描述符的第一分区描述符地址字段、以及用于指示存储器中的第一分区描述符的下边界和上边界的第一分区描述符边界字段，该操作码用于进一步指示执行电路要进行：响应于由能力管理电路确定来自第一分区描述符地址字段的第一分区描述符地址在来自第一分区描述符边界字段的下边界和上边界内，访问存储器中的第一分区描述符。

示例19。如示例17所述的非暂态机器可读介质，其中：

单个指令的一个或多个字段指示第二分区描述符，该第二分区描述符标识指向存储器的第二分区中的第三状态元素的第三能力、以及指向存储器的第二分区中的第四状态元素的第四能力；并且

操作码进一步指示执行电路要进行：在加载之前，将第三能力从第一寄存器存储到存储器的第二分区描述符中，以及将第四能力从第二寄存器存储到存储器的第二分区描述符中。

示例20。如示例19所述的非暂态机器可读介质，其中，操作码进一步指示执行电路要进行：

在加载之前设置第二分区描述符的忙碌标志，以停止将第一能力从存储器的第一分区描述符加载到第一寄存器中，并停止从存储器的第一分区描述符加载第二能力；以及

响应于存储的完成而清除忙碌标志。

示例21。如示例19所述的非暂态机器可读介质，其中，操作码进一步指示执行电路要在加载之前清除第一寄存器和第二寄存器。

示例22。如示例17所述的非暂态机器可读介质，其中：

第一分区描述符存储第三状态元素集；并且

操作码进一步指示执行电路要将第三状态元素集从第一分区描述符加载到第三寄存器集中。

示例23。如示例22所述的非暂态机器可读介质，其中，第一分区描述符包括指示第三状态元素集要加载到的第三寄存器集的适当子集的比特映射。

示例24。如示例17所述的非暂态机器可读介质，其中，方法进一步包括：

通过解码器电路，将第二单个指令解码为经解码的第二单个指令，该第二单个指令包括用于指示以下各项的一个或多个字段：第一分区描述符在存储器中的位置，用于存储指向存储器的第一分区中的第一状态元素的第一能力和指向存储器的第一分区中的第二状态元素的第二能力；以及操作码，用于指示执行电路要以分区描述符的格式在该位置将存储器初始化为具有用于第一能力和第二能力的空间；以及

通过执行电路，根据第二单个指令的操作码来执行经解码的第二单个指令。

在又另一示例中，一种装置包括数据存储设备，该数据存储设备存储代码，该代码在由硬件处理器执行时使得该硬件处理器执行本文中所公开的任何方法。一种装置可以如具体实施方式中所描述。一种方法可以如具体实施方式中所描述。

指令集可包括一种或多种指令格式。给定的指令格式可定义各种字段(例如，比特的数量、比特的位置)以指定将要执行的操作(例如，操作码)以及将对其执行该操作的(一个或多个)操作对象和/或(一个或多个)其他数据字段(例如，掩码)，等等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，可将给定指令格式的指令模板定义为具有该指令格式的字段(所包括的字段通常按照相同顺序，但是至少一些字段具有不同的比特的位置，因为较少的字段被包括)的不同子集，和/或定义为具有以不同方式进行解释的给定字段。由此，ISA的每一个指令使用给定的指令格式(并且如果经定义，则按照该指令格式的指令模板中的给定的一个指令模板)来表达，并包括用于指定操作和操作对象的字段。例如，示例性ADD(加法)指令具有特定的操作码和指令格式，该特定的指令格式包括用于指定该操作码的操作码字段和用于选择操作对象(源1/目的地以及源2)的操作对象字段；并且该ADD指令在指令流中出现将使得在操作对象字段中具有选择特定操作对象的特定的内容。已经推出和/或发布了被称为高级向量扩展(Advanced Vector Extension，AVX)(AVX1和AVX2)和利用向量扩展(Vector Extension，VEX)编码方案的SIMD扩展集(参见例如2018年11月的

64和IA-32体系结构软件开发者手册；并且参见2018年10月的英特尔/>

体系结构指令集扩展编程参考)。

示例性指令格式

本文中所描述的(一个或多个)指令的示例能以不同的格式体现。另外，在下文中详述示例性系统、体系结构和管线。(一个或多个)指令的示例可在此类系统、体系结构和管线上执行，但是不限于详述的那些系统、体系结构和管线。

通用向量友好指令格式

向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量操作两者的示例，但是替代示例仅使用通过向量友好指令格式的向量操作。

图9A-图9B是图示根据本公开的示例的通用向量友好指令格式及其指令模板的框图。图9A是图示根据本公开的示例的通用向量友好指令格式及其A类指令模板的框图；而图9B是图示根据本公开的示例的通用向量友好指令格式及其B类指令模板的框图。具体地，针对通用向量友好指令格式900定义A类和B类指令模板，这两者都包括无存储器访问905的指令模板和存储器访问920的指令模板。在向量友好指令格式的上下文中的术语“通用”是指不束缚于任何特定指令集的指令格式。

尽管将描述其中向量友好指令格式支持以下情况的本公开的示例：64字节向量操作对象长度(或大小)与32比特(4字节)或64比特(8字节)数据元素宽度(或大小)(并且由此，64字节向量由16个双字大小的元素组成，或者替代地由8个四字大小的元素组成)；64字节向量操作对象长度(或大小)与16比特(2字节)或8比特(1字节)数据元素宽度(或大小)；32字节向量操作对象长度(或大小)与32比特(4字节)、64比特(8字节)、16比特(2字节)或8比特(1字节)数据元素宽度(或大小)；以及16字节向量操作对象长度(或大小)与32比特(4字节)、64比特(8字节)、16比特(2字节)、或8比特(1字节)数据元素宽度(或大小)；但是替代示例可支持更大、更小和/或不同的向量操作对象大小(例如，256字节向量操作对象)与更大、更小或不同的数据元素宽度(例如，128比特(16字节)数据元素宽度)。

图9A中的A类指令模板包括：1)在无存储器访问905的指令模板内，示出无存储器访问的完全舍入控制型操作910的指令模板、以及无存储器访问的数据变换型操作915的指令模板；以及2)在存储器访问920的指令模板内，示出存储器访问的时效性925的指令模板和存储器访问的非时效性930的指令模板。图9B中的B类指令模板包括：1)在无存储器访问905的指令模板内，示出无存储器访问的写入掩码控制的部分舍入控制型操作912的指令模板以及无存储器访问的写入掩码控制的vsize型操作917的指令模板；以及2)在存储器访问920的指令模板内，示出存储器访问的写入掩码控制927的指令模板。

通用向量友好指令格式900包括以下列出的按照在图9A-9B中图示的顺序的如下字段。

格式字段940——该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是可选的。

基础操作字段942——其内容区分不同的基础操作。

寄存器索引字段944——其内容直接或者通过地址生成来指定源或目的地操作对象在寄存器中或者在存储器中的位置。这些字段包括足够数量的比特以从PxQ(例如，32x512、16x128、32x1024、64x1024)寄存器堆中选择N个寄存器。尽管在一个示例中N可最多三个源寄存器和一个目的地寄存器，但是替代示例可支持更多或更少的源和目的地寄存器(例如，可支持最多两个源，其中这些源中的一个源还用作目的地；可支持最多三个源，其中这些源中的一个源还用作目的地；可支持最多两个源和一个目的地)。

修饰符(modifier)字段946——其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问905的指令模板与存储器访问920的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和/或目的地是寄存器)。尽管在一个示例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代示例可支持更多、更少或不同的方式来执行存储器地址计算。

扩充操作字段950——其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本公开的一个示例中，该字段被分成类字段968、α字段952和β字段954。扩充操作字段950允许在单个指令而非2个、3个或4个指令中执行多组共同的操作。

缩放字段960——其内容允许用于存储器地址生成(例如，用于使用(2^缩放*索引+基址)的地址生成)的索引字段的内容的按比例缩放。

位移字段962A——其内容用作存储器地址生成的一部分(例如，用于使用(2^缩放*索引+基址+位移)的地址生成)。

位移因数字段962B(注意，位移字段962A直接在位移因数字段962B上的并置指示使用一个或另一个)——其内容用作地址生成的一部分；它指定将按比例缩放存储器访问的大小(N)的位移因数——其中N是存储器访问中的字节数量(例如，用于使用(2^缩放*索引+基址+按比例缩放的位移)的地址生成)。忽略冗余的低阶比特，并且因此将位移因数字段的内容乘以存储器操作对象总大小(N)以生成将在计算有效地址中使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段974(稍后在本文中描述)和数据操纵字段954C确定。位移字段962A和位移因数字段962B不用于无存储器访问905的指令模板和/或不同的示例可实现这两者中的仅一个或不实现这两者中的任一个，在这个意义上，位移字段962A和位移因数字段962B是可选的。

数据元素宽度字段964——其内容区分将使用多个数据元素宽度中的哪一个(在一些示例中用于所有指令；在其他示例中只用于指令中的一些指令)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上，该字段是可选的。

写入掩码字段970——其内容逐数据元素位置地控制目的地向量操作对象中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写入掩蔽，而B类指令模板支持合并-写入掩蔽和归零-写入掩蔽两者。当合并时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间保护目的地中的任何元素集免于更新；在另一示例中，保持其中对应掩码比特具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间使目的地中的任何元素集归零；在一个示例中，目的地的元素在对应掩码比特具有0值时被设为0。该功能的子集是控制正被执行的操作的向量长度的能力(即，从第一个到最后一个正被修改的元素的跨度)，然而，被修改的元素不一定要是连续的。由此，写入掩码字段970允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写入掩码字段970的内容选择了多个写入掩码寄存器中的包含要使用的写入掩码的一个写入掩码寄存器(并且由此，写入掩码字段970的内容间接地标识要执行的掩蔽)的本公开的示例，但是替代示例替代地或附加地允许掩码写字段970的内容直接指定要执行的掩蔽。

立即数字段972——其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上，该字段是可选的。

类字段968——其内容在不同类的指令之间进行区分。参考图9A-图9B，该字段的内容在A类和B类指令之间进行选择。在图9A-图9B中，圆角方形用于指示特定的值存在于字段中(例如，在图9A-图9B中分别用于类字段968的A类968A和B类968B)。

A类指令模板

在A类非存储器访问905的指令模板的情况下，α字段952被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作910和无存储器访问的数据变换型操作915的指令模板分别指定舍入952A.1和数据变换952A.2)的RS字段952A，而β字段954区分要执行所指定类型的操作中的哪一种。在无存储器访问905的指令模板中，缩放字段960、位移字段962A和位移缩放字段962B不存在。

无存储器访问的指令模板——完全舍入控制型操作

在无存储器访问的完全舍入控制型操作910的指令模板中，β字段954被解释为其(一个或多个)内容提供静态舍入的舍入控制字段954A。尽管在本公开的所述示例中舍入控制字段954A包括抑制所有浮点异常(suppress all floating point exception，SAE)字段956和舍入操作控制字段958，但是替代示例可支持这两个概念，可将这两个概念编码为同一字段，或仅具有这些概念/字段中的一个或另一个(例如，可仅具有舍入操作控制字段958)。

SAE字段956——其内容区分是否禁用异常事件报告；当SAE字段956的内容指示启用抑制时，给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序。

舍入操作控制字段958——其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段958允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本公开的一个示例中，舍入操作控制字段950的内容覆盖(override)该寄存器值。

无存储器访问的指令模板－数据变换型操作

在无存储器访问的数据变换型操作915的指令模板中，β字段954被解释为数据变换字段954B，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)。

在A类存储器访问920的指令模板的情况下，α字段952被解释为驱逐提示字段952B，其内容区分要使用驱逐提示中的哪一个(在图9A中，对于存储器访问时效性925的指令模板和存储器访问非时效性930的指令模板分别指定时效性的952B.1和非时效性的952B.2)，而β字段954被解释为数据操纵字段954C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换以及目的地的向下转换)。存储器访问920的指令模板包括缩放字段960，并可选地包括位移字段962A或位移缩放字段962B。

向量存储器指令使用转换支持来执行来自存储器的向量加载以及向存储器的向量存储。如同寻常的向量指令，向量存储器指令以数据元素式的方式从/向存储器传输数据，其中实际被传输的元素由被选为写入掩码的向量掩码的内容规定。

存储器访问的指令模板——时效性的

时效性的数据是可能足够快地被重新使用以从缓存操作受益的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。

存储器访问的指令模板——非时效性的

非时效性的数据是不太可能足够快地被重新使用以从第一级缓存中的缓存操作受益且应当被给予驱逐优先级的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。

B类指令模板

在B类指令模板的情况下，α字段952被解释为写入掩码控制(Z)字段952C，其内容区分由写入掩码字段970控制的写入掩蔽应当是合并还是归零。

在B类非存储器访问905的指令模板的情况下，β字段954的一部分被解释为RL字段957A，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写入掩码控制部分舍入控制类型操作912的指令模板和无存储器访问的写入掩码控制向量长度(vector length，VSIZE)型操作917的指令模板分别指定舍入957A.1和VSIZE 957A.2)，而β字段954的其余部分区分要执行所指定类型的操作中的哪一种。在无存储器访问905的指令模板中，缩放字段960、位移字段962A和位移缩放字段962B不存在。

在无存储器访问的写入掩码控制部分舍入控制型操作910的指令模板中，β字段954的其余部分被解释为舍入操作字段959A，并且禁用异常事件报告(给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序)。

舍入操作控制字段959A——正如舍入操作控制字段958，其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段959A允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本公开的一个示例中，舍入操作控制字段950的内容覆盖该寄存器值。

在无存储器访问的写入掩码控制VSIZE型操作917的指令模板中，β字段954的其余部分被解释为向量长度字段959B，其内容区分要执行多个数据向量长度中的哪一个(例如，128字节、256字节或512字节)。

在B类存储器访问920的指令模板的情况下，β字段954的一部分被解释为广播字段957B，其内容区分是否要执行广播型数据操纵操作，而β字段954的其余部分被解释为向量长度字段959B。存储器访问920的指令模板包括缩放字段960，并可选地包括位移字段962A或位移缩放字段962B。

针对通用向量友好指令格式900，示出完整操作码字段974包括格式字段940、基础操作字段942和数据元素宽度字段964。尽管示出了其中完整操作码字段974包括所有这些字段的一个示例，但是在不支持所有这些字段的示例中，完整操作码字段974包括少于所有的这些字段。完整操作码字段974提供操作代码(操作码)。

扩充操作字段950、数据元素宽度字段964和写入掩码字段970允许逐指令地以通用向量友好指令格式指定这些特征。

写入掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。

在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本公开的一些示例中，不同处理器或处理器内的不同核心可支持仅A类、仅B类、或者可支持这两类。举例而言，旨在用于通用计算的高性能通用乱序核心可仅支持B类，旨在主要用于图形和/或科学(吞吐量)计算的核心可仅支持A类，并且旨在用于通用计算和图形和/或科学(吞吐量)计算两者的核心可支持A类和B类两者(当然，具有来自这两类的模板和指令的一些混合、但是并非来自这两类的所有模板和指令的核心在本公开的范围内)。同样，单个处理器可包括多个核心，这多个核心全部都支持相同的类，或者其中不同的核心支持不同的类。举例而言，在具有单独的图形核心和通用核心的处理器中，图形核心中的旨在主要用于图形和/或科学计算的一个核心可仅支持A类，而通用核心中的一个或多个可以是具有旨在用于通用计算的仅支持B类的乱序执行和寄存器重命名的高性能通用核心。不具有单独的图形核心的另一处理器可包括既支持A类又支持B类的一个或多个通用有序或乱序核心。当然，在本公开的不同示例中，来自一类的特征也可在其他类中实现。将使以高级语言编写的程序成为(例如，及时编译或静态编译)各种不同的可执行形式，这些可执行形式包括：1)仅具有由用于执行的目标处理器支持的(一个或多个)类的指令的形式；或者2)具有替代例程并具有控制流代码的形式，该替代例程使用所有类的指令的不同组合来编写，该控制流代码选择这些例程以基于由当前正在执行代码的处理器支持的指令来执行。

示例性专用向量友好指令格式

图10A是图示根据本公开的示例的示例性专用向量友好指令格式的框图。图10A示出专用向量友好指令格式1000，其指定各字段的位置、大小、解释和次序、以及那些字段中的一些字段的值，在这个意义上，该专用向量友好指令格式1000是专用的。专用向量友好指令格式1000可用于扩展x86指令集，并且由此字段中的一些字段与如在现有的x86指令集及其扩展(例如，AVX)中所使用的那些字段类似或相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段和立即数字段一致。图示来自图9A-图9B的字段，来自图10A的字段映射到来自图9A-图9B的字段。

应当理解，虽然出于说明的目的在通用向量友好指令格式900的上下文中参考专用向量友好指令格式1000描述了本公开的示例，但是本公开不限于专用向量友好指令格式1000，除非另有声明。例如，通用向量友好指令格式900构想了各种字段的各种可能的大小，而专用向量友好指令格式1000示出为具有特定大小的字段。作为具体示例，尽管在专用向量友好指令格式1000中数据元素宽度字段964被图示为一比特字段，但是本公开不限于此(即，通用向量友好指令格式900构想数据元素宽度字段964的其他大小)。

通用向量友好指令格式900包括以下列出的按照图10A中图示的顺序的如下字段。

EVEX前缀(字节0-3)1002——以四字节形式进行编码。

格式字段940(EVEX字节0，比特[7:0])——第一字节(EVEX字节0)是格式字段940，并且它包含0x62(在本公开的一个示例中，为用于区分向量友好指令格式的唯一值)。

第二－第四字节(EVEX字节1-3)包括提供专用能力的多个比特字段。

REX字段1005(EVEX字节1，比特[7-5])——由EVEX.R比特字段(EVEX字节1，比特[7]–R)、EVEX.X比特字段(EVEX字节1，比特[6]–X)以及(957BEX字节1，比特[5]–B)组成。EVEX.R、EVEX.X和EVEX.B比特字段提供与对应的VEX比特字段相同的功能，并且使用1补码的形式进行编码，例如，ZMM0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个比特(rrr、xxx和bbb)进行编码，由此可通过对EVEX.R、EVEX.X和EVEX.B相加来形成Rrrr、Xxxx和Bbbb。

REX’字段910——这是REX’字段910的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’比特字段(EVEX字节1，比特[4]–R’)。在本公开的一个示例中，该比特与以下指示的其他比特一起以比特反转的格式存储以(在公知x86的32比特模式下)与BOUND指令进行区分，该BOUND指令的实操作码字节是62，但是在MOD R/M字段(在下文中描述)中不接受MOD字段中的值11；本公开的替代示例不以反转的格式存储该指示的比特以及以下其他指示的比特。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R以及来自其他字段的其他RRR来形成R’Rrrr。

操作码映射字段1015(EVEX字节1，比特[3:0]–mmmm)——其内容对隐含的前导操作码字节(0F、0F 38或0F 3)进行编码。

数据元素宽度字段964(EVEX字节2，比特[7]–W)——由记号EVEX.W表示。EVEX.W用于定义数据类型(32比特数据元素或64比特数据元素)的粒度(大小)。

EVEX.vvvv 1020(EVEX字节2，比特[6:3]-vvvv)——EVEX.vvvv的作用可包括如下：1)EVEX.vvvv对以反转(1补码)形式指定的第一源寄存器操作对象进行编码，并且对具有两个或更多个源操作对象的指令有效；2)EVEX.vvvv对针对特定向量位移以1补码的形式指定的目的地寄存器操作对象进行编码；或者3)EVEX.vvvv不对任何操作对象进行编码，该字段被预留，并且应当包含1111b。由此，EVEX.vvvv字段1020对以反转(1补码)的形式存储的第一源寄存器指定符的4个低阶比特进行编码。取决于该指令，额外不同的EVEX比特字段用于将指定符大小扩展到32个寄存器。

EVEX.U 968类字段(EVEX字节2，比特[2]-U)——如果EVEX.U＝0，则它指示A类或EVEX.U0；如果EVEX.U＝1，则它指示B类或EVEX.U1。

前缀编码字段1025(EVEX字节2，比特[1:0]-pp)——提供了用于基础操作字段的附加比特。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SIMD前缀的益处(EVEX前缀仅需要2比特，而不是需要字节来表达SIMD前缀)。在一个示例中，为了支持使用以传统格式和以EVEX前缀格式两者的SIMD前缀(66H、F2H、F3H)的传统SSE指令，将这些传统SIMD前缀编码成SIMD前缀编码字段；并且在运行时在被提供给解码器的PLA之前被扩展成传统SIMD前缀(因此，在无需修改的情况下，PLA既可执行传统格式的这些传统指令又可执行EVEX格式的这些传统指令)。虽然较新的指令可将EVEX前缀编码字段的内容直接用作操作码扩展，但是为了一致性，特定示例以类似的方式扩展，但允许由这些传统SIMD前缀指定的不同含义。替代示例可重新设计PLA以支持2比特SIMD前缀编码，并且由此不需要扩展。

α字段952(EVEX字节3，比特[7]–EH，也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写入掩码控制、以及EVEX.N；也以α图示)——如先前所述，该字段是针对上下文的。

β字段954(EVEX字节3，比特[6:4]-SSS，也称为EVEX.s_2-0、EVEX.r_2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB，还以βββ图示)——如前所述，此字段是针对上下文的。

REX’字段910——这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.V’比特字段(EVEX字节3，比特[3]–V’)。该比特以比特反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。

写入掩码字段970(EVEX字节3，比特[2:0]-kkk)——其内容指定写入掩码寄存器中的寄存器的索引，如先前所述。在本公开的一个示例中，特定值EVEX.kkk＝000具有暗示没有写入掩码用于特定指令的特殊行为(这能以各种方式实现，包括使用硬连线到所有对象的写入掩码或绕过掩蔽硬件的硬件来实现)。

实操作码字段1030(字节4)还被称为操作码字节。操作码的一部分在该字段中被指定。

MOD R/M字段1040(字节5)包括MOD字段1042、Reg字段1044和R/M字段1046。如先前所述的，MOD字段1042的内容将存储器访问操作和非存储器访问操作区分开。Reg字段1044的作用可被归结为两种情形：对目的地寄存器操作对象或源寄存器操作对象进行编码；或者被视为操作码扩展，并且不用于对任何指令操作对象进行编码。R/M字段1046的作用可包括如下：对引用存储器地址的指令操作对象进行编码；或者对目的地寄存器操作对象或源寄存器操作对象进行编码。

缩放、索引、基址(Sacle,Index,Base，SIB)字节(字节6)——如先前所述的，缩放字段950的内容用于存储器地址生成。SIB.xxx 1054和SIB.bbb 1056——先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。

位移字段962A(字节7-10)——当MOD字段1042包含10时，字节7-10是位移字段962A，并且它与传统32比特位移(disp32)一样地工作，并且以字节粒度工作。

位移因数字段962B(字节7)——当MOD字段1042包含01时，字节7是位移因数字段962B。该字段的位置与以字节粒度工作的传统x86指令集8比特位移(disp8)的位置相同。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移之间寻址；在64字节缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8比特；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段962B是disp8的重新解释；当使用位移因数字段962B时，通过将位移因数字段的内容乘以存储器操作对象访问的大小(N)来确定实际位移。该类型的位移被称为disp8*N。这减小了平均指令长度(单个字节用于位移，但具有大得多的范围)。此类经压缩的位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移的冗余低阶比特不需要被编码。换句话说，位移因数字段962B替代传统x86指令集8比特位移。由此，位移因数字段962B以与x86指令集8比特位移相同的方式被编码(因此，在ModRM/SIB编码规则中没有变化)，唯一的不同在于，将disp8超载至disp8*N。换句话说，在编码规则或编码长度方面没有变化，而仅在有硬件对位移值的解释方面有变化(这需要将位移按比例缩放存储器操作对象的大小以获得字节式地址偏移)。立即数字段972如先前所述地操作。

完整操作码字段

图10B是图示根据本公开的一个示例的构成完整操作码字段974的具有专用向量友好指令格式1000的字段的框图。具体地，完整操作码字段974包括格式字段940、基础操作字段942和数据元素宽度(W)字段964。基础操作字段942包括前缀编码字段1025、操作码映射字段1015和实操作码字段1030。

寄存器索引字段

图10C是图示根据本公开的一个示例的构成寄存器索引字段944的具有专用向量友好指令格式1000的字段的框图。具体地，寄存器索引字段944包括REX字段1005、REX’字段1010、MODR/M.reg字段1044、MODR/M.r/m字段1046、VVVV字段1020、xxx字段1054和bbb字段1056。

扩充操作字段

图10D是图示根据本公开的一个示例的构成扩充操作字段950的具有专用向量友好指令格式1000的字段的框图。当类(U)字段968包含0时，它表明EVEX.U0(A类968A)；当它包含1时，它表明EVEX.U1(B类968B)。当U＝0且MOD字段1042包含11(表明无存储器访问操作)时，α字段952(EVEX字节3，比特[7]–EH)被解释为rs字段952A。当rs字段952A包含1(舍入952A.1)时，β字段954(EVEX字节3，比特[6:4]–SSS)被解释为舍入控制字段954A。舍入控制字段954A包括一比特SAE字段956和两比特舍入操作字段958。当rs字段952A包含0(数据变换952A.2)时，β字段954(EVEX字节3，比特[6:4]–SSS)被解释为三比特数据变换字段954B。当U＝0且MOD字段1042包含00、01或10(表明存储器访问操作)时，α字段952(EVEX字节3，比特[7]–EH)被解释为驱逐提示(EH)字段952B，并且β字段954(EVEX字节3，比特[6:4]–SSS)被解释为三比特数据操纵字段954C。

当U＝1时，α字段952(EVEX字节3，比特[7]–EH)被解释为写入掩码控制(Z)字段952C。当U＝1且MOD字段1042包含11(表明无存储器访问操作)时，β字段954的一部分(EVEX字节3，比特[4]–S₀)被解释为RL字段957A；当它包含1(舍入657A.1)时，β字段954的其余部分(EVEX字节3，比特[6-5]–S_2-1)被解释为舍入操作字段959A，而当RL字段957A包含0(VSIZE657.A2)时，β字段954的其余部分(EVEX字节3，比特[6-5]-S_2-1)被解释为向量长度字段959B(EVEX字节3，比特[6-5]–L_1-0)。当U＝1且MOD字段1042包含00、01或10(表明存储器访问操作)时，β字段954(EVEX字节3，比特[6:4]–SSS)被解释为向量长度字段959B(EVEX字节3，比特[6-5]–L_1-0)和广播字段957B(EVEX字节3，比特[4]–B)。

示例性寄存器体系结构

图11是根据本公开的一个示例的寄存器体系结构1100的框图。在所图示的示例中，有32个512比特宽的向量寄存器1110；这些寄存器被引用为zmm0到zmm31。较低的16个zmm寄存器的较低阶256个比特覆盖(overlay)在寄存器ymm0-16上。较低的16个zmm寄存器的较低阶128个比特(ymm寄存器的较低阶128个比特)覆盖在寄存器xmm0-15上。专用向量友好指令格式1000对这些被覆盖的寄存器堆操作，如在以下表格中所图示。

换句话说，向量长度字段959B在最大长度与一个或多个其他较短长度之间进行选择，其中每一个此类较短长度是前一长度的一半，并且不具有向量长度字段959B的指令模板在最大向量长度上操作。此外，在一个示例中，专用向量友好指令格式1000的B类指令模板对紧缩(packed)或标量单/双精度浮点数据以及紧缩或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于示例，较高阶数据元素位置要么保持与在指令之前相同，要么归零。

写入掩码寄存器1115——在所图示的示例中，存在8个写入掩码寄存器(k0至k7)，每一写入掩码寄存器的大小是64比特。在替代示例中，写入掩码寄存器1115的大小是16比特。如先前所述，在本公开的一个示例中，向量掩码寄存器k0无法用作写入掩码；当将正常指示k0的编码用作写入掩码时，它选择硬连线的写入掩码0xFFFF，从而有效地禁止写入掩蔽用于那个指令。

通用寄存器1125——在所图示的示例中，有十六个64比特通用寄存器，这些寄存器与现有的x86寻址模式一起使用以对存储器操作对象寻址。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。

标量浮点栈寄存器堆(x87栈)1145，在其上面重叠了MMX紧缩整数平坦寄存器堆1150——在所图示的示例中，x87栈是用于使用x87指令集扩展来对32/64/80比特浮点数据执行标量浮点操作的八元素栈；而使用MMX寄存器来对64比特紧缩整数数据执行操作，以及为在MMX与XMM寄存器之间执行的一些操作保存操作对象。

本公开的替代示例可以使用更宽的或更窄的寄存器。另外，本公开的替代示例可以使用更多、更少或不同的寄存器堆和寄存器。

示例性核心体系结构、处理器和计算机体系结构

处理器核心能以不同方式、出于不同的目的、在不同的处理器中实现。例如，此类核心的实现可以包括：1)旨在用于通用计算的通用有序核心；2)旨在用于通用计算的高性能通用乱序核心；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核心。不同处理器的实现可包括：1)CPU，其包括旨在用于通用计算的一个或多个通用有序核心和/或旨在用于通用计算的一个或多个通用乱序核心；以及2)协处理器，其包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核心。此类不同的处理器导致不同的计算机系统体系结构，这些计算机系统体系结构可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但在分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，此类协处理器有时被称为专用逻辑或被称为专用核心，该专用逻辑诸如，集成图形和/或科学(吞吐量)逻辑)；以及4)片上系统，其可以将所描述的CPU(有时被称为(一个或多个)应用核心或(一个或多个)应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上。接着描述示例性核心体系结构，随后描述示例性处理器和计算机体系结构。

示例性核心体系结构

有序和乱序核心框图

图12A是图示根据本公开的示例的示例性有序管线和示例性寄存器重命名、乱序发出/执行管线两者的框图。图12B是示出根据本公开的示例的要包括在处理器中的有序体系结构核心的示例性示例和示例性寄存器重命名、乱序发出/执行体系结构核心两者的框图。图12A-图12B中的实线框图示有序管线和有序核心，而虚线框的可选增加图示寄存器重命名的、乱序发出/执行管线和核心。考虑到有序方面是乱序方面的子集，将描述乱序方面。

在图12A中，处理器管线1200包括取得(fetch)级1202、长度解码阶段1204、解码阶段1206、分配阶段1208、重命名阶段1210、调度(也被称为调遣或发出)级1212、寄存器读取/存储器读取阶段1214、执行阶段1216、写回/存储器写入阶段1218、异常处置阶段1222和提交阶段1224。

图12B示出处理器核心1290，该处理器核心1290包括前端单元1230，该前端单元1230耦合到执行引擎单元1250，并且前端单元1230和执行引擎单元1250两者都耦合到存储器单元1270。核心1290可以是精简指令集计算(reduced instruciton set computing，RISC)核心、复杂指令集计算(complex instruction set computing，CISC)核心、超长指令字(very long instruction word，VLIW)核心、或混合或替代性核心类型。作为又一选项，核心1290可以是专用核心，诸如例如，网络或通信核心、压缩引擎、协处理器核心、通用计算图形处理单元(general purpose computing graphics processing unit，GPGPU)核心、图形核心，等等。

前端单元1230包括分支预测单元1232，该分支预测单元1232耦合到指令缓存单元1234，该指令缓存单元1234耦合到指令转译后备缓冲器(translation loodaside buffer，TLB)1236，该指令转译后备缓冲器1236耦合到指令取得单元1238，该指令取得单元1238耦合到解码单元1240。解码单元1240(或解码器或解码器单元)可对指令(例如，宏指令)解码，并且生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元1240可使用各种不同的机制来实现。合适机制的示例包括但不限于，查找表、硬件实现、可编程逻辑阵列(programmable logic array，PLA)、微代码只读存储器(read only memory，ROM)等。在一个示例中，核心1290包括存储用于某些宏指令的微代码的微代码ROM或其他介质(例如，在解码单元1240中，或以其他方式在前端单元1230内)。解码单元1240耦合到执行引擎单元1250中的重命名/分配器单元1252。

执行引擎单元1250包括重命名/分配器单元1252，该重命名/分配器单元1252耦合到引退单元1254和一个或多个调度器单元的集合1256。(一个或多个)调度器单元1256表示任何数量的不同调度器，包括预留站、中央指令窗等。(一个或多个)调度器单元1256耦合到(一个或多个)物理寄存器堆单元1258。(一个或多个)物理寄存器堆单元1258中的每一个物理寄存器堆单元表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如，标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点，状态(例如，作为要执行的下一个指令的地址的指令指针)等等。在一个示例中，(一个或多个)物理寄存器堆单元1258包括向量寄存器单元、写入掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供体系结构向量寄存器、向量掩码寄存器和通用寄存器。(一个或多个)物理寄存器堆单元1258由引退单元1254重叠，以图示可实现寄存器重命名和乱序执行的各种方式(例如，使用(一个或多个)重排序缓冲器和(一个或多个)引退寄存器堆；使用(一个或多个)未来的堆、(一个或多个)历史缓冲器、(一个或多个)引退寄存器堆；使用寄存器图谱和寄存器池，等等)。引退单元1254和(一个或多个)物理寄存器堆单元1258耦合到(一个或多个)执行集群1260。(一个或多个)执行集群1260包括一个或多个执行单元的集合1262以及一个或多个存储器访问单元的集合1264。执行单元1262可执行各种操作(例如，移位、加法、减法、乘法)并可对各种数据类型(例如，标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点)执行。尽管一些示例可以包括专用于特定功能或功能集合的多个执行单元，但是其他示例可包括仅一个执行单元或全都执行所有功能的多个执行单元。(一个或多个)调度器单元1256、(一个或多个)物理寄存器堆单元1258和(一个或多个)执行集群1260示出为可能有多个，因为某些示例为某些类型的数据/操作创建分开的管线(例如，标量整数管线、标量浮点/紧缩整数/紧缩浮点/向量整数/向量浮点管线，和/或各自具有其自身的调度器单元、(一个或多个)物理寄存器堆单元和/或执行集群的存储器访问管线——并且在分开的存储器访问管线的情况下，实现其中仅该管线的执行集群具有(一个或多个)存储器访问单元1264的某些示例)。还应当理解，在使用分开的管线的情况下，这些管线中的一个或多个可以是乱序发出/执行，并且其余管线可以是有序的。

存储器访问单元的集合1264耦合到存储器单元1270，该存储器单元1270包括数据TLB单元1272，该数据TLB单元1272耦合到数据缓存单元1274，该数据缓存单元1274耦合到第二级(L2)缓存单元1276。在一个示例性示例中，存储器访问单元1264可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合到存储器单元1270中的数据TLB单元1272。指令缓存单元1234还耦合到存储器单元1270中的第二级(L2)缓存单元1276。L2缓存单元1276耦合到一个或多个其他级别的缓存，并最终耦合到主存储器。

在某些示例中，预取电路1278被包括以预取数据，例如，从而预测访问地址以及将针对那些地址的数据(例如，从存储器1280)带到一个或多个缓存中。

作为示例，示例性寄存器重命名的乱序发出/执行核心体系结构可如下所述地实现管线1200：1)指令取得1238执行取得阶段1202和长度解码阶段1204；2)解码单元1240执行解码阶段1206；3)重命名/分配器单元1252执行分配阶段1208和重命名阶段1210；4)(一个或多个)调度器单元1256执行调度阶段1212；5)(一个或多个)物理寄存器堆单元1258和存储器单元1270执行寄存器读取/存储器读取阶段1214；执行集群1260执行执行阶段1216；6)存储器单元1270和(一个或多个)物理寄存器堆单元1258执行写回/存储器写入阶段1218；7)各单元可牵涉到异常处置阶段1222；以及8)引退单元1254和(一个或多个)物理寄存器堆单元1258执行提交阶段1224。

核心1290可支持一个或多个指令集(例如，x86指令集(具有已与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集(具有诸如NEON的可选的附加扩展))，其中包括本文中描述的(一个或多个)指令。在一个示例中，核心1290包括用于支持紧缩数据指令集扩展(例如，AVX1、AVX2)的逻辑，由此允许使用紧缩数据来执行由许多多媒体应用使用的操作。

应当理解，核心可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，各种方式包括时分多线程化、同时多线程化(其中单个物理核心为物理核心正在同时多线程化的线程中的每一个线程提供逻辑核心)、或其组合(例如，时分取得和解码以及此后的诸如

超线程化技术中的同时多线程化)。

尽管在乱序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序体系结构中使用寄存器重命名。尽管所图示的处理器的示例还包括分开的指令和数据缓存单元1234/1274以及共享的L2缓存单元1276，但是替代示例可以具有用于指令和数据两者的单个内部缓存，诸如例如，第一级(L1)内部缓存或多个级别的内部缓存。在一些示例中，该系统可包括内部缓存和在核心和/或处理器外部的外部缓存的组合。或者，所有缓存都可以在核心和/或处理器的外部。

具体的示例性有序核心体系结构

图13A-图13B图示更具体的示例性有序核心体系结构的框图，该核心将是芯片中的若干逻辑块(包括相同类型和/或不同类型的其他核心)中的一个逻辑块。取决于应用，逻辑块通过高带宽互连网络(例如，环形网络)与一些固定的功能逻辑、存储器I/O接口和其他必要的I/O逻辑进行通信。

图13A是根据本公开的示例的单个处理器核心以及它至管芯上互连网络1302的连接及其第二级(L2)缓存的本地子集1304的框图。在一个示例中，指令解码单元1300支持具有紧缩数据指令集扩展的x86指令集。L1缓存1306允许对进入标量和向量单元中的、对缓存存储器的低等待时间访问。尽管在一个示例中(为了简化设计)，标量单元1308和向量单元1310使用分开的寄存器集合(分别为标量寄存器1312和向量寄存器1314)，并且在这些寄存器之间传输的数据被写入到存储器，并随后从第一级(L1)缓存1306读回，但是本公开的替代示例可以使用不同的方法(例如，使用单个寄存器集合或包括允许数据在这两个寄存器堆之间传输而无需被写入和读回的通信路径)。

L2缓存的本地子集1304是全局L2缓存的一部分，该全局L2缓存被划分成多个分开的本地子集，每个处理器核心一个本地子集。每个处理器核心具有到其自身的L2缓存的本地子集1304的直接访问路径。由处理器核心读取的数据被存储在其L2缓存子集1304中，并且可以与其他处理器核心访问其自身的本地L2缓存子集并行地被快速访问。由处理器核心写入的数据被存储在其自身的L2缓存子集1304中，并在必要的情况下从其他子集转储清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核心、L2缓存和其他逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012比特宽。

图13B是根据本公开的示例的图13A中的处理器核心的一部分的展开图。图13B包括L1缓存1304的L1数据缓存1306A部分，以及关于向量单元1313和向量寄存器1314的更多细节。具体地，向量单元1313是16宽向量处理单元(VPU)(见16宽ALU 1328)，该单元执行整数、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元1320支持对寄存器输入的混合，通过数值转换单元1322A-B支持数值转换，并且通过复制单元1324支持对存储器输入的复制。写入掩码寄存器1326允许谓词所得的向量写入。

图14是根据本公开的示例的可具有多于一个的核心、可具有集成存储器控制器、以及可具有集成图形器件的处理器1400的框图。图14中的实线框图示具有单个核心1402A、系统代理1410、一个或多个总线控制器单元的集合1416的处理器1400，而虚线框的可选增加图示具有多个核心1402A-N、系统代理单元1410中的一个或多个集成存储器控制器单元的集合1414以及专用逻辑1408的替代处理器1400。

因此，处理器1400的不同实现可包括：1)CPU，其中专用逻辑1408是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核心)，并且核心1402A-N是一个或多个通用核心(例如，通用有序核心、通用乱序核心、这两者的组合)；2)协处理器，其中核心1402A-N是旨在主要用于图形和/或科学(吞吐量)的大量专用核心；以及3)协处理器，其中核心1402A-N是大量通用有序核心。因此，处理器1400可以是通用处理器、协处理器或专用处理器，诸如例如，网络或通信处理器、压缩引擎、图形处理器、GPGPU(general purpose graphicsprocessing unit，通用图形处理单元)、高吞吐量的集成众核(many integrated core，MIC)协处理器(包括30个或更多核心)、嵌入式处理器，等等。该处理器可以被实现在一个或多个芯片上。处理器1400可以是一个或多个基板的一部分，和/或可使用多种工艺技术(诸如例如，BiCMOS、CMOS、或NMOS)中的任何技术被实现在一个或多个基板上。

存储器层次体系包括核心内的一个或多个级别的缓存、一个或多个共享缓存单元的集合1406、以及耦合到集成存储器控制器单元的集合1414的外部存储器(未示出)。共享缓存单元的集合1406可包括一个或多个中间级别的缓存，诸如，第二级(L2)、第三级(L3)、第四级(L4)或其他级别的缓存、最后一级缓存(last level cache，LLC)和/或以上各项的组合。虽然在一个示例中，基于环的互连单元1412将集成图形逻辑1408、共享缓存单元的集合1406以及系统代理单元1410/(一个或多个)集成存储器控制器单元1414互连，但是替代示例可使用任何数量的公知技术来互连此类单元。在一个示例中，在一个或多个缓存单元1406与核心1402A-N之间维持一致性。

在一些示例中，一个或多个核心1402A-N能够实现多线程化。系统代理1410包括协调和操作核心1402A-N的那些组件。系统代理单元1410可包括例如功率控制单元(powercontrol unit，PCU)和显示单元。PCU可以是对核心1402A-N以及集成图形逻辑1408的功率状态进行调节所需的逻辑和组件，或可包括这些逻辑和组件。显示单元用于驱动一个或多个外部连接的显示器。

核心1402A-N在体系结构指令集方面可以是同构的或异构的；即，核心1402A-N中的两个或更多个核心可能能够执行相同的指令集，而其他核心可能能够执行该指令集的仅仅子集或不同的指令集。

示例性计算机体系结构

图15-图18是示例性计算机体系结构的框图。本领域中已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(digital signal processor，DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含如本文中所公开的处理器和/或其他执行逻辑的各种各样的系统或电子设备一般都是合适的。

现在参考图15，所示出的是根据本公开一个示例的系统1500的框图。系统1500可以包括一个或多个处理器1510、1515，这些处理器耦合到控制器中枢1520。在一个示例中，控制器中枢1520包括图形存储器控制器中枢(graphics memory controller hub，GMCH)1590和输入/输出中枢(Input/Output Hub，IOH)1550(其可以在分开的芯片上)；GMCH 1590包括存储器和图形控制器，存储器1540和协处理器1545耦合到该存储器和图形控制器；IOH1550将输入/输出(input/output，I/O)设备1560耦合到GMCH 1590。或者，存储器和图形控制器中的一个或这两者被集成在(如本文中所描述的)处理器内，存储器1540和协处理器1545直接耦合到处理器1510，并且控制器中枢1520与IOH 1550处于单个芯片中。存储器1540可包括代码1540A，例如，以存储在被执行时使处理器执行本公开的任何方法的代码。

附加的处理器1515的可选性在图15中通过虚线来表示。每一处理器1510、1515可包括本文中描述的处理核心中的一个或多个，并且可以是处理器1400的某一版本。

存储器1540可以是例如动态随机存取存储器(dynamic random memory，DRAM)、相变存储器(phase change memory，PCM)或这两者的组合。对于至少一个示例，控制器中枢1520经由诸如前端总线(frontside bus，FSB)之类的多点分支(multi-drop)总线、诸如快速路径互连(Quickpath Interconnect，QPI)之类的点到点接口、或者类似的连接1595来与(一个或多个)处理器1510、1515进行通信。

在一个示例中，协处理器1545是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。在一个示例中，控制器中枢1520可以包括集成图形加速器。

在物理资源1510、1515之间可以存在包括体系结构、微体系结构、热、功耗特性等一系列品质度量方面的各种差异。

在一个示例中，处理器1510执行控制一般类型的数据处理操作的指令。嵌入在这些指令内的可以是协处理器指令。处理器1510将这些协处理器指令识别为具有应当由附连的协处理器1545执行的类型。因此，处理器1510在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发出到协处理器1545。(一个或多个)协处理器1545接受并执行所接收的协处理器指令。

现在参见图16，所示出的是根据本公开的示例的第一更具体的示例性系统1600的框图。如图16中所示，多处理器系统1600是点到点互连系统，并且包括经由点到点互连1650耦合的第一处理器1670和第二处理器1680。处理器1670和1680中的每一个都可以是处理器1400的某一版本。在本公开的一个示例中，处理器1670和1680分别是处理器1510和1515，而协处理器1638是协处理器1545。在另一示例中，处理器1670和1680分别是处理器1510和协处理器1545。

处理器1670和1680示出为分别包括集成存储器控制器(integrated memorycontroller，IMC)单元1672和1682。处理器1670还包括作为其总线控制器单元的一部分的点到点(point-to-point，P-P)接口1676和1678；类似地，第二处理器1680包括P-P接口1686和1688。处理器1670、1680可以经由使用点到点(P-P)接口电路1678、1688的P-P接口1650来交换信息。如图16中所示，IMC 1672和1682将处理器耦合到相应的存储器，即存储器1632和存储器1634，这些存储器可以是本地附连到相应处理器的主存储器的部分。

处理器1670、1680可各自经由使用点到点接口电路1676、1694、1686、1698的各个P-P接口1652、1654来与芯片组1690交换信息。芯片组1690可以可选地经由高性能接口1639来与协处理器1638交换信息。在一个示例中，协处理器1638是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。

共享缓存(未示出)可被包括在任一处理器中，或在这两个处理器的外部但经由P-P互连与这些处理器连接，使得如果处理器被置于低功率模式，则任一个或这两个处理器的本地缓存信息可被存储在共享缓存中。

芯片组1690可以经由接口1696耦合到第一总线1616。在一个示例中，第一总线1616可以是外围组件互连(Peripheral Component Interconnect，PCI)总线或诸如PCI快速(PCI Express)总线或另一第三代I/O互连总线之类的总线，但是本公开的范围不限于此。

如图16中所示，各种I/O设备1614可连同总线桥1618一起耦合到第一总线1616，该总线桥1618将第一总线1616耦合到第二总线1620。在一个示例中，诸如协处理器、高吞吐量MIC处理器、GPGPU、加速器(诸如例如，图形加速器或数字信号处理(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器1615耦合到第一总线1616。在一个示例中，第二总线1620可以是低引脚数(low pin count，LPC)总线。在一个示例中，各种设备可耦合到第二总线1620，这些设备包括例如键盘和/或鼠标1622、通信设备1627以及存储单元1628，该存储单元1628诸如可包括指令/代码和数据1630的盘驱动器或者其他大容量存储设备。此外，音频I/O 1624可以被耦合到第二总线1620。注意，其他体系结构是可能的。例如，代替图16的点到点体系结构，系统可以实现多分支总线或其他此类体系结构。

现在参考图17，示出的是根据本公开的示例的第二更具体的示例性系统1700的框图。图16和17中的类似元件使用类似的附图标记，并且从图17中省略了图16的某些方面以避免混淆图17的其他方面。

图17图示处理器1670、1680可分别包括集成存储器和I/O控制逻辑(“controllogic，CL”)1672和1682。因此，CL 1672、1682包括集成存储器控制器单元，并包括I/O控制逻辑。图17图示不仅存储器1632、1634耦合到CL 1672、1682，而且I/O设备1714也耦合到控制逻辑1672、1682。传统I/O设备1715被耦合到芯片组1690。

现在参考图18，示出的是根据本公开的示例的SoC 1800的框图。图14中的类似要素使用类似的附图标记。另外，虚线框是更先进的SoC上的可选的特征。在图18中，(一个或多个)互连单元1802被耦合到：应用处理器1810，其包括一个或多个核心的集合1402A-N的集合以及(一个或多个)共享缓存单元1406；系统代理单元1410；(一个或多个)总线控制器单元1416；(一个或多个)集成存储器控制器单元1414；一个或多个协处理器的集合1820，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(static random access memory，SRAM)单元1830；直接存储器访问(direct memoryaccess，DMA)单元1832；以及用于耦合到一个或多个外部显示器的显示单元1840。在一个示例中，(一个或多个)协处理器1820包括专用处理器，诸如例如，网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器，等等。

本文公开的(例如，机制的)示例可以被实现在硬件、软件、固件或此类实现方式的组合中。本公开的示例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。

可将程序代码(诸如，图16中图示的代码1630)应用于输入指令，以执行本文中描述的功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有处理器的任何系统，该处理器诸如例如，数字信号处理器(DSP)、微控制器、专用集成电路(application specific integrated circuit，ASIC)或微处理器。

程序代码可以用高级的面向过程的编程语言或面向对象的编程语言来实现，以便与处理系统通信。如果需要，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定的编程语言的范围。在任何情况下，该语言可以是编译语言或解释语言。

至少一个示例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，该指令表示处理器中的各种逻辑，该指令在被机器读取时使得该机器制造用于执行本文中所述的技术的逻辑。被称为“IP核心”的此类表示可以被存储在有形的机器可读介质上，并可被供应给各个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。

此类机器可读存储介质可以包括但不限于通过机器或设备制造或形成的制品的非暂态、有形布置，其包括存储介质，诸如硬盘；任何其他类型的盘，包括软盘、光盘、致密盘只读存储器(compact disk read-only memory，CD-ROM)、可重写致密盘(compack diskrewritable，CD-RW)以及磁光盘；半导体器件，诸如，只读存储器(ROM)、诸如动态随机存取存储器(dynamic random access memory，DRAM)和静态随机存取存储器(static randomaccess memory，SRAM)的随机存取存储器(random access memory，RAM)、可擦除可编程只读存储器(erasable programmable read-only memories，EPROM)、闪存、电可擦除可编程只读存储器(electrically erasable programmable read-only memory，EEPROM)；相变存储器(phase change memory，PCM)；磁卡或光卡；或适于存储电子指令的任何其他类型的介质。

因此，本公开的示例还包括非暂态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(Hardware Description Language，HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些示例也被称为程序产品。

仿真(包括二进制转译、代码变形等)

在一些情况下，指令转换器可用于将指令从源指令集转换至目标指令集。例如，指令转换器可以将指令转译(例如，使用静态二进制转译、包括动态编译的动态二进制转译)、变形、仿真或以其他方式转换成要由核心处理的一个或多个其他指令。指令转换器可以用软件、硬件、固件、或其组合来实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。

图19是根据本公开的示例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所图示的示例中，指令转换器是软件指令转换器，但替代地，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图19示出可使用x86编译器1904来编译高级语言1902形式的程序，以生成可由具有至少一个x86指令集核心的处理器1916原生执行的x86二进制代码1906。具有至少一个x86指令集核心的处理器1916表示通过兼容地执行或以其他方式处理以下各项来执行与具有至少一个x86指令集核心的

处理器基本相同的功能的任何处理器：1)/>

x86指令集核心的指令集的实质部分，或2)目标为在具有至少一个x86指令集核心的/>

处理器上运行以便取得与具有至少一个x86指令集核心的/>

处理器基本相同的结果的应用或其他软件的目标代码版本。x86编译器1904表示可操作用于生成x86二进制代码1906(例如，目标代码)的编译器，该二进制代码可通过或不通过附加的链接处理在具有至少一个x86指令集核心的处理器1916上执行。类似地，图19示出可以使用替代性指令集编译器1908来编译高级语言1902形式的程序，以生成可以由没有至少一个x86指令集核心的处理器1914(例如，具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核心的处理器)原生执行的替代性指令集二进制代码1910。指令转换器1912用于将x86二进制代码1906转换成可以由没有x86指令集核心的处理器1914原生执行的代码。该转换后的代码不大可能与替代性指令集二进制代码1910相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作，并且由来自替代指令集的指令构成。因此，指令转换器1912通过仿真、模拟或任何其他过程来表示允许没有x86指令集处理器或核心的处理器或其他电子设备执行x86二进制代码1906的软件、固件、硬件或其组合。/>

Claims (24)

1.一种装置，包括：

能力管理电路，所述能力管理电路用于针对存储器访问请求对能力进行检查，所述能力包括地址字段和边界字段，所述边界字段用于指示所述能力授权访问的地址范围的下边界和上边界；

解码器电路，所述解码器电路用于将单个指令解码为经解码的单个指令，所述单个指令包括用于指示第一分区描述符和操作码的一个或多个字段，所述第一分区描述符标识指向所述存储器的第一分区中的第一状态元素的第一能力和指向所述存储器的所述第一分区中的第二状态元素的第二能力，所述操作码用于指示执行电路要进行：将所述第一能力从所述存储器的所述第一分区描述符加载到第一寄存器中，以使所述能力管理电路能够确定所述第一能力的第一边界字段是否授权对所述存储器的所述第一分区中的所述第一状态元素的访问，以及将所述第二能力从所述存储器的所述第一分区描述符加载到第二寄存器中，以使所述能力管理电路能够确定所述第二能力的第二边界字段是否授权对所述存储器的所述第一分区中的所述第二状态元素的访问；以及

所述执行电路，用于根据所述操作码来执行所述经解码的单个指令。

2.如权利要求1所述的装置，其中，所述一个或多个字段包括第一分区描述符能力和操作码，所述第一分区描述符能力包括所述存储器中的所述第一分区描述符的第一分区描述符地址字段、以及用于指示所述存储器中的所述第一分区描述符的下边界和上边界的第一分区描述符边界字段，所述操作码用于进一步指示所述执行电路要进行：响应于由所述能力管理电路确定来自所述第一分区描述符地址字段的第一分区描述符地址在来自所述第一分区描述符边界字段的所述下边界和所述上边界内，访问所述存储器中的所述第一分区描述符。

3.如权利要求1所述的装置，其中：

所述单个指令的所述一个或多个字段指示第二分区描述符，所述第二分区描述符标识指向所述存储器的第二分区中的第三状态元素的第三能力、以及指向所述存储器的所述第二分区中的第四状态元素的第四能力；并且

所述操作码用于进一步指示所述执行电路要进行：在所述加载之前，将所述第三能力从所述第一寄存器存储到所述存储器的所述第二分区描述符中，以及将所述第四能力从所述第二寄存器存储到所述存储器的所述第二分区描述符中。

4.如权利要求3所述的装置，其中，所述操作码用于进一步指示所述执行电路要进行：

在所述加载之前设置所述第二分区描述符的忙碌标志，以停止将所述第一能力从所述存储器的所述第一分区描述符加载到所述第一寄存器中，并停止将所述第二能力从所述存储器的所述第一分区描述符加载到所述第二寄存器中；以及

响应于所述存储的完成而清除所述忙碌标志。

5.如权利要求3所述的装置，其中，所述操作码用于进一步指示所述执行电路要在所述加载之前清除所述第一寄存器和所述第二寄存器。

6.如权利要求1所述的装置，其中：

所述第一分区描述符用于存储第三状态元素集；并且

所述操作码用于进一步指示所述执行电路要将所述第三状态元素集从所述第一分区描述符加载到第三寄存器集中。

7.如权利要求6所述的装置，其中，所述第一分区描述符包括用于指示所述第三状态元素集要加载到的所述第三寄存器集的适当子集的比特映射字段。

8.如权利要求1-7中的任一项所述的装置，其中：

所述解码器电路用于将第二单个指令解码为经解码的第二单个指令，所述第二单个指令包括用于指示以下各项的一个或多个字段：所述第一分区描述符在所述存储器中的位置，用于存储指向所述存储器的所述第一分区中的所述第一状态元素的所述第一能力和指向所述存储器的所述第一分区中的所述第二状态元素的所述第二能力；以及操作码，用于指示所述执行电路要以分区描述符的格式在所述位置将所述存储器初始化为具有用于所述第一能力和所述第二能力的空间；并且

所述执行电路用于根据所述第二单个指令的操作码来执行所述经解码的第二单个指令。

9.一种方法，包括：

通过处理器核心的能力管理电路，针对存储器访问请求对能力进行检查，所述能力包括地址字段和边界字段，所述边界字段用于指示所述能力授权访问的地址范围的下边界和上边界；

通过所述处理器核心的解码器电路，将单个指令解码为经解码的单个指令，所述单个指令包括用于指示第一分区描述符和操作码的一个或多个字段，所述第一分区描述符标识指向存储器的第一分区中的第一状态元素的第一能力和指向所述存储器的所述第一分区中的第二状态元素的第二能力，所述操作码指示所述处理器核心的执行电路要进行：将所述第一能力从所述存储器的所述第一分区描述符加载到第一寄存器中，以使所述能力管理电路能够确定所述第一能力的第一边界字段是否授权对所述存储器的所述第一分区中的所述第一状态元素的访问，以及将所述第二能力从所述存储器的所述第一分区描述符加载到第二寄存器中，以使所述能力管理电路能够确定所述第二能力的第二边界字段是否授权对所述存储器的所述第一分区中的所述第二状态元素的访问；以及

通过所述执行电路，根据所述操作码来执行所述经解码的单个指令。

10.如权利要求9所述的方法，其中，所述一个或多个字段包括第一分区描述符能力和操作码，所述第一分区描述符能力包括所述存储器中的所述第一分区描述符的第一分区描述符地址字段、以及用于指示所述存储器中的所述第一分区描述符的下边界和上边界的第一分区描述符边界字段，所述操作码用于进一步指示所述执行电路要进行：响应于由所述能力管理电路确定来自所述第一分区描述符地址字段的第一分区描述符地址在来自所述第一分区描述符边界字段的所述下边界和所述上边界内，访问所述存储器中的所述第一分区描述符。

11.如权利要求9所述的方法，其中：

所述单个指令的所述一个或多个字段指示第二分区描述符，所述第二分区描述符标识指向所述存储器的第二分区中的第三状态元素的第三能力、以及指向所述存储器的所述第二分区中的第四状态元素的第四能力；并且

所述操作码进一步指示所述执行电路要进行：在所述加载之前，将所述第三能力从所述第一寄存器存储到所述存储器的所述第二分区描述符中，以及将所述第四能力从所述第二寄存器存储到所述存储器的所述第二分区描述符中。

12.如权利要求11所述的方法，其中，所述操作码进一步指示所述执行电路要进行：

在所述加载之前设置所述第二分区描述符的忙碌标志，以停止将所述第一能力从所述存储器的所述第一分区描述符加载到所述第一寄存器中，并停止将所述第二能力从所述存储器的所述第一分区描述符加载到所述第二寄存器中；以及

响应于所述存储的完成而清除所述忙碌标志。

13.如权利要求11所述的方法，其中，所述操作码进一步指示所述执行电路要在所述加载之前清除所述第一寄存器和所述第二寄存器。

14.如权利要求9所述的方法，其中：

所述第一分区描述符存储第三状态元素集；并且

所述操作码进一步指示所述执行电路要将所述第三状态元素集从所述第一分区描述符加载到第三寄存器集中。

15.如权利要求14所述的方法，其中，所述第一分区描述符包括用于指示所述第三状态元素集要加载到的所述第三寄存器集的适当子集的比特映射字段。

16.如权利要求9-15中的任一项所述的方法，进一步包括：

通过所述解码器电路，将第二单个指令解码为经解码的第二单个指令，所述第二单个指令包括用于指示以下各项的一个或多个字段：所述第一分区描述符在所述存储器中的位置，用于存储指向所述存储器的所述第一分区中的所述第一状态元素的所述第一能力和指向所述存储器的所述第一分区中的所述第二状态元素的所述第二能力；以及操作码，用于指示所述执行电路要以分区描述符的格式在所述位置将所述存储器初始化为具有用于所述第一能力和所述第二能力的空间；以及

通过所述执行电路，根据所述第二单个指令的操作码来执行所述经解码的第二单个指令。

17.一种存储代码的非暂态机器可读介质，所述代码在由机器执行时使得所述机器执行包括以下操作的方法：

通过处理器核心的能力管理电路，针对存储器访问请求对能力进行检查，所述能力包括地址字段和边界字段，所述边界字段用于指示所述能力授权访问的地址范围的下边界和上边界；

通过所述处理器核心的解码器电路，将单个指令解码为经解码的单个指令，所述单个指令包括用于指示第一分区描述符和操作码的一个或多个字段，所述第一分区描述符标识指向存储器的第一分区中的第一状态元素的第一能力和指向所述存储器的所述第一分区中的第二状态元素的第二能力，所述操作码指示所述处理器核心的执行电路要进行：将所述第一能力从所述存储器的所述第一分区描述符加载到第一寄存器中，以使所述能力管理电路能够确定所述第一能力的第一边界字段是否授权对所述存储器的所述第一分区中的所述第一状态元素的访问，以及将所述第二能力从所述存储器的所述第一分区描述符加载到第二寄存器中，以使所述能力管理电路能够确定所述第二能力的第二边界字段是否授权对所述存储器的所述第一分区中的所述第二状态元素的访问；以及

通过所述执行电路，根据所述操作码来执行所述经解码的单个指令。

18.如权利要求17所述的非暂态机器可读介质，其中，所述一个或多个字段包括第一分区描述符能力和操作码，所述第一分区描述符能力包括所述存储器中的所述第一分区描述符的第一分区描述符地址字段、以及用于指示所述存储器中的所述第一分区描述符的下边界和上边界的第一分区描述符边界字段，所述操作码用于进一步指示所述执行电路要进行：响应于由所述能力管理电路确定来自所述第一分区描述符地址字段的第一分区描述符地址在来自所述第一分区描述符边界字段的所述下边界和所述上边界内，访问所述存储器中的所述第一分区描述符。

19.如权利要求17所述的非暂态机器可读介质，其中：

所述单个指令的所述一个或多个字段指示第二分区描述符，所述第二分区描述符标识指向所述存储器的第二分区中的第三状态元素的第三能力、以及指向所述存储器的所述第二分区中的第四状态元素的第四能力；并且

所述操作码进一步指示所述执行电路要进行：在所述加载之前，将所述第三能力从所述第一寄存器存储到所述存储器的所述第二分区描述符中，以及将所述第四能力从所述第二寄存器存储到所述存储器的所述第二分区描述符中。

20.如权利要求19所述的非暂态机器可读介质，其中，所述操作码进一步指示所述执行电路要进行：

在所述加载之前设置所述第二分区描述符的忙碌标志，以停止将所述第一能力从所述存储器的所述第一分区描述符加载到所述第一寄存器中，并停止将所述第二能力从所述存储器的所述第一分区描述符加载到所述第二寄存器中；以及

响应于所述存储的完成而清除所述忙碌标志。

21.如权利要求19所述的非暂态机器可读介质，其中，所述操作码进一步指示所述执行电路要在所述加载之前清除所述第一寄存器和所述第二寄存器。

22.如权利要求17所述的非暂态机器可读介质，其中：

所述第一分区描述符存储第三状态元素集；并且

所述操作码进一步指示所述执行电路要将所述第三状态元素集从所述第一分区描述符加载到第三寄存器集中。

23.如权利要求22所述的非暂态机器可读介质，其中，所述第一分区描述符包括指示所述第三状态元素集要加载到的所述第三寄存器集的适当子集的比特映射字段。

24.如权利要求17-23中的任一项所述的非暂态机器可读介质，其中，所述方法进一步包括：

通过所述解码器电路，将第二单个指令解码为经解码的第二单个指令，所述第二单个指令包括用于指示以下各项的一个或多个字段：所述第一分区描述符在所述存储器中的位置，用于存储指向所述存储器的所述第一分区中的所述第一状态元素的所述第一能力和指向所述存储器的所述第一分区中的所述第二状态元素的所述第二能力；以及操作码，用于指示所述执行电路要以分区描述符的格式在所述位置将所述存储器初始化为具有用于所述第一能力和所述第二能力的空间；以及

通过所述执行电路，根据所述第二单个指令的操作码来执行所述经解码的第二单个指令。

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