CN117546152A - 用于加速流送数据变换操作的电路和方法 - Google Patents

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CN117546152A CN202280041010.2A CN202280041010A CN117546152A CN 117546152 A CN117546152 A CN 117546152A CN 202280041010 A CN202280041010 A CN 202280041010A CN 117546152 A CN117546152 A CN 117546152A
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Abstract

描述了用于加速流送数据变换操作的系统、方法和装置。在一个示例中，执行电路执行经解码的指令以生成单个描述符并将其发送到加速器电路，加速器电路包括工作调遣器电路和一个或多个工作执行电路，用于：当单个描述符的字段是第一值时，使得单个作业由工作调遣器电路发送到一个或多个工作执行电路中的单个工作执行电路以执行单个描述符中指示的操作，以生成输出，以及当单个描述符的字段是不同的第二值时，使得多个作业由工作调遣器电路发送到一个或多个工作执行电路以执行单个描述符中指示的操作，以生成输出作为单个流。

Description

用于加速流送数据变换操作的电路和方法
技术领域
本公开总体上涉及电子学，并且更具体地，本公开的示例涉及用于加速流送数据变换操作的电路。
背景技术
处理器或处理器集合执行来自指令集(例如，指令集体系结构(instruction setarchitecture，ISA))的指令。指令集是计算机体系结构的关于编程的部分，并且一般包括原生数据类型、指令、寄存器体系结构、寻址模式、存储器体系结构、中断和异常处置以及外部输入和输出(input/output，I/O)。应当注意，术语指令在本文中可指宏指令或指微指令，宏指令例如是被提供给处理器以供执行的指令，微指令例如是由处理器的解码器对宏指令进行解码得到的指令。
附图说明
在所附附图中以示例方式而非限制方式图示本公开，在附图中类似的附图标记指示类似的要素，并且在附图中：
图1图示根据本公开的示例的计算机系统的框图，该计算机系统包括多个核心、存储器和加速器，该加速器包括工作调遣器电路。
图2图示根据本公开的示例的包括多个核心的硬件处理器的框图。
图3是根据本公开的示例的解密/解压缩电路的流程框图。
图4是根据本公开的示例的压缩器/加密电路的流程框图。
图5是根据本公开的示例的经由一个或多个网络耦合到第二计算机系统的第一计算机系统的框图。
图6图示根据本公开的示例的硬件处理器的框图，该硬件处理器具有多个核心以及耦合到数据存储设备的硬件加速器。
图6图示根据本公开的示例的硬件处理器的框图，该硬件处理器具有多个核心以及耦合到数据存储设备的硬件加速器。
图7图示根据本公开的示例的具有多个核心的硬件处理器的框图，该硬件处理器耦合到数据存储设备并且耦合到硬件加速器，该硬件加速器耦合到数据存储设备。
图8图示根据本公开的示例的硬件处理器，该硬件处理器耦合至包括一个或多个作业入列指令的存储装置。
图9A图示根据本公开的示例的包括向加速器发送多个作业的处理器核心的计算机系统的框图。
图9B图示根据本公开的示例的计算机系统的框图，该计算机系统包括将针对多个作业的单个(例如，流送)描述符发送到加速器的处理器核心。
图10是根据本公开的示例的对多个连续存储器页的压缩操作的流程框图。
图11图示根据本公开的示例的描述符的示例格式。
图12A图示根据本公开的示例的描述符的传输大小字段的示例“字节数量”格式。
图12B图示根据本公开的示例的描述符的传输大小字段的示例“区块”格式。
图13是根据本公开的示例的对多个非连续存储器页的压缩操作的流程框图。
图14图示根据本公开的示例的描述符的源和/或目的地地址字段的示例地址类型格式。
图15A图示根据本公开的示例的可扩展加速器的框图，该可扩展加速器包括工作接受单元、工作调遣器以及多个工作执行引擎。
图15B图示根据本公开的示例的具有串行分散器的可扩展加速器的框图。
图15C图示根据本公开的示例的具有并行分散器的可扩展加速器的框图。
图15D图示根据本公开的示例的具有并行分散器和累加器的可扩展加速器的框图。
图16是根据本公开的示例的对多个存储器页的压缩操作的流程框图，该压缩操作为每个经压缩的页生成元数据。
图17A图示根据本公开的示例的包括元数据的加速器的输出流的示例格式。
图17B图示根据本公开的示例的加速器的输出流的示例格式，该输出流包括元数据和附加“填充”值。
图17C图示出根据本公开的示例的加速器的输出流的示例格式，该输出流包括元数据、附加“填充”值和附加(例如，预先选择的)“占位符”值。
图18是示出根据本公开的示例的加速的方法的操作的流程图。
图19A是图示根据本公开的示例的通用向量友好指令格式及其A类指令模板的框图。
图19B是图示根据本公开的示例的通用向量友好指令格式及其B类指令模板的框图。
图20A是图示根据本公开的示例的用于图19A和图19B中的通用向量友好指令格式的字段的框图。
图20B是图示根据本公开的一个示例的构成完整操作码字段的图20A中的专用向量友好指令格式的字段的框图。
图20C是图示出根据本公开的一个示例的构成寄存器索引字段的图20A中的专用向量友好指令格式的字段的框图。
图20D是图示根据本公开的一个示例的构成扩充操作字段1950的图20A中的专用向量友好指令格式的字段的框图。
图21是根据本公开的一个示例的寄存器体系结构的框图。
图22A是图示根据本公开的示例的示例性有序管线和示例性寄存器重命名、乱序发出/执行管线两者的框图。
图22B是图示根据本公开的示例的要被包括在处理器中的有序体系结构核心的示例性示例和示例性寄存器重命名、乱序发出/执行体系结构核心两者的框图。
图23A是根据本公开的示例的单个处理器核心以及其到管芯上互连网络的连接以及它的第二级(L2)缓存的本地子集的框图。
图23B是根据本公开的示例的图23A中的处理器核心的部分的展开图。
图24是根据本公开的示例的可具有多于一个的核心、可具有集成存储器控制器、并且可具有集成图形器件的处理器的框图。
图25是根据本公开的一个示例的系统的框图。
图26是根据本公开的示例的更具体的示例性系统的框图。
图27所示的是根据本公开的示例的第二更具体的示例性系统的框图。
图28所示的是根据本公开的示例的片上系统(system on a chip,SoC)的框图。
图29是根据本公开的示例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。
具体实施方式
在以下描述中，阐述了众多特定细节。然而，应当理解，可在没有这些特定细节的情况下实施本公开的示例。在其他实例中，未详细示出公知的电路、结构和技术，以免使对本描述的理解模糊。
说明书中对“一个示例”、“示例”、等的引用指示所描述的示例可包括特定的特征、结构或特性，但是并非每个示例都一定包括该特定的特征、结构或特性。而且，此类短语不一定是指同一示例。此外，当结合示例描述特定的特征、结构或特性时，认为结合无论是否被明确描述的其他示例而影响此类特征、结构或特性在本领域技术人员的知识范围内。
(例如，具有一个或多个核心的)(例如，硬件)处理器可执行指令(例如，指令的线程)以对数据操作，从而例如执行算术、逻辑或其他功能。例如，软件可请求操作，并且硬件处理器(例如，该硬件处理器的一个或多个核心)可响应于该请求而执行该操作。某些操作包括访问一个或多个存储器位置，以例如存储和/或读取(例如，加载)数据。系统可以包括多个核心，例如，其中核心的合适子集在例如片上系统(SoC)的多个插槽中的每个插槽中。每个核心(例如，每个处理器或每个插槽)可以访问数据存储装置(例如，存储器)。存储器可以包括易失性存储器(例如，动态随机存取存储器(dynamic random-access memory，DRAM))或(例如，字节可寻址的)持久(例如，非易失性)存储器(例如，非易失性RAM)(例如，与任何系统存储装置分开，诸如但不限于与硬盘驱动器分开)。持久存储器的一个示例是例如可根据外围组件互连快速(Peripheral Component Interconnect Express，PCIe)标准来访问的双列直插存储器模块(dual in-line memory module，DIMM)(例如，非易失性DIMM)(例如，OptaneTM存储器)。
某些示例利用存储器层次体系中的“远存储器”，例如以将不频繁地被访问的(例如，“冷”)数据存储到远存储器中。这样做允许某些系统以较低的易失性存储器(例如，DRAM)容量执行(一个或多个)相同的操作。持久性存储器可被用作第二存储器层(例如，“远存储器”)，例如，其中易失性存储器(例如，DRAM)作为第一存储器层(例如，“近存储器”)
在一个示例中，处理器耦合到(例如，管芯上或管芯外的)加速器(例如，迁移引擎)以执行一个或多个(例如，经迁移的)操作，例如，而不是仅在处理器上被执行的那些操作。在一个示例中，处理器包括(例如，管芯上或管芯外的)加速器(例如，迁移引擎)，用于执行一个或多个操作，例如，而不是仅在处理器上被执行的那些操作。
在某些示例中，加速器用于执行数据变换操作，例如，而不是利用硬件处理器核心的执行资源。数据变换操作的两个非限制性示例是压缩操作和解压缩操作。压缩操作可以指使用比原始表示更少的比特来对信息进行编码。解压缩操作可以指将经压缩的信息解码回到原始表示。压缩操作可以将数据从第一格式压缩为经压缩的、第二格式。解压缩操作可以将数据从经压缩的、第一格式解压缩为未压缩的、第二格式。可以根据(例如，压缩)算法来执行压缩操作。可以根据(例如，解压缩)算法来执行解压缩操作。
在一个示例中，加速器响应于对和/或针对处理器(例如，中央处理单元(centralprocessing unit，CPU))执行压缩操作和/或解压缩操作的请求来执行压缩操作和/或解压缩操作。加速器可以是硬件压缩加速器或硬件解压缩加速器。加速器可以耦合到存储器(例如，与加速器一起在管芯上或在管芯外)以读取和/或存储数据，例如，输入数据和/或输出数据。加速器可以利用一个或多个缓冲器(例如，与加速器一起在管芯上或在管芯外)来读取和/或存储数据，例如，输入数据和/或输出数据。在一个示例中，加速器耦合到输入缓冲器以从其加载输入。在一个示例中，加速器耦合到输出缓冲器以在其上存储输出。处理器可以执行指令以将一个或多个操作(例如，对于指令、指令的线程或其他工作)迁移到加速器。
可以对数据流(例如，输入数据的流)执行操作。数据流可以是经编码的、经压缩的数据流。在一个示例中，数据首先例如根据压缩算法来进行压缩，压缩算法诸如但不限于LZ77无损数据压缩算法或LZ78无损数据压缩算法。在一个示例中，从压缩算法输出的经压缩的码元被编码成代码(例如根据霍夫曼(Huffman)算法(霍夫曼编码)进行编码)，例如使得更常见的码元由使用比不太常见的码元更少的比特的代码来表示。在某些示例中，表示(例如，映射到)码元的代码在代码中包括比在码元中更少的比特。在编码的某些示例中，每个固定长度输入码元由对应的可变长度(例如，无前缀)输出代码(例如，代码值)表示(例如，每个固定长度输入码元映射到对应的可变长度(例如，无前缀)输出代码(例如，代码值))。
DEFLATE数据压缩算法可用于压缩和解压缩数据流(例如，数据集)。在DEFLATE压缩的某些示例中，数据流(例如，数据集)被划分为数据块的序列并且每个数据块被单独地压缩。块结束(end-of-block，EOB)码元可用于表示每个块的结束。在DEFLATE压缩的某些示例中，LZ77算法通过允许利用(长度、距离)码元对表示重复的字符模式来促进DEFLATE压缩，其中长度码元表示重复字符模式的长度，并且距离码元表示其与模式的较早出现的距离(例如，以字节为单位)。在DEFLATE压缩的某些示例中，如果字符模式不被表示为其较早出现的重复，则它由文字码元的序列表示，例如对应于8比特字节模式。
在某些实施例中，霍夫曼编码在DEFLATE压缩中被使用以用于对长度码元、距离码元、和文字码元、以及例如块结束码元进行编码。在一个示例中，例如，使用第一霍夫曼代码树对用于表示所有8比特字节模式的文字码元(例如，0到255的值)与块结束码元(例如，256的值)和长度码元(例如，257到285的值)一起编码为文字/长度代码。在一个示例中，使用单独的、第二霍夫曼代码树将距离码元(例如，由从0到29的值表示)编码为距离代码。代码树可被存储在数据流的头部中。在一个示例中，每一个长度码元具有两个相关联的值，基数长度值和表示要从输入比特流读取的额外比特的数量的附加值。额外比特可以被读取为整数，它可以与基数长度值相加，以给出由长度码元出现所表示的绝对长度。在一个示例中，每一个距离码元具有两个相关联的值，基本距离值和表示要从输入比特流读取的额外比特的数量的附加值。基本距离值可与由来自输入比特流的相关联的额外比特的数量组成的整数相加，以给出由距离码元出现表示的绝对距离。在一个示例中，DEFLATE数据的经压缩的块是经编码的文字和由块结束指示符终止的LZ77回看(look-back)指示符的混合。在一个示例中，DEFLATE可用于对数据流进行压缩并且INFLATE可用于对数据流进行解压缩。INFLATE通常可以指采用DEFLATE数据流进行解压缩(和解码)并且正确地生成原始完整大小的数据或文件的解码过程。在一个示例中，数据流是经编码的、经压缩的DEFLATE数据流，例如，包括多个文字代码(例如，码字)、长度代码(例如，码字)和距离代码(例如，码字)。
在某些示例中，当处理器(例如，CPU)将工作发送到硬件加速器(例如，设备)时，处理器(例如，CPU)创建要完成的工作的描述(例如，描述符)并且将描述(例如，描述符)提交给硬件实现的加速器。在某些示例中，描述符由(例如，特殊)指令(例如，作业入队指令)或经由存储器映射输入/输出(memory mapped input/output，MMIO)写入事务来发送，例如，其中处理器页表将设备(例如，加速器)可见虚拟地址(例如，设备地址或I/O地址)映射到存储器中的对应的物理地址。在某些示例中，存储器的页(例如，存储器页或虚拟页)是由页表(例如，在DRAM中)中的单个条目描述的固定长度的、虚拟存储器的连续块，该固定长度的、虚拟存储器的连续块存储虚拟地址与物理地址之间的映射(例如，其中页是虚拟存储器操作系统中用于存储器管理的最小数据单元)。存储器子系统可以包括转译后备缓冲器(例如，TLB)(例如，在处理器中)，用于将虚拟地址转译为(例如，系统存储器的)物理地址。TLB可包括数据表，该数据表用于存储(例如，最近使用的)虚拟至物理存储器地址转译，例如使得不必对存在的每个虚拟地址执行转译以获得物理存储器地址。如果虚拟地址条目不在TLB中，则处理器可在页表中执行页走查以确定虚拟至物理存储器地址转译。
可以利用一种或多种类型的加速器。例如，第一类型的加速器可以是来自图1的加速器144，例如存储器中分析加速器(In-Memory Analytics accelerator，IAX)。第二类型的加速器支持存储器上的一组变换操作，例如数据流加速器(data streamingaccelerator，DSA)。例如，用于生成和测试循环冗余校验(cyclic redundancy check，CRC)校验和或数据完整性字段(Data Integrity Field，DIF)以支持存储和联网应用和/或用于存储器比较和增量生成/合并以支持VM迁移、VM快速检验指示以及软件管理的存储器去重使用。第三类型的加速器支持安全、认证和压缩操作(例如，加密加速和压缩操作)，例如快速帮助技术(QuickAssist Technology，QAT)加速器。
在某些示例中，加速器执行数据变换操作。对于某些数据变换操作，输入和输出的大小是不同的，并且例如，对于压缩操作，输出大小可能取决于一个或多个输入缓冲器的内容。在某些示例中，软件提交作业以(例如，使得加速器)对特定大小(例如，4K字节或4096字节)的输入缓冲器进行压缩，但提供足够大的(例如，单个)输出缓冲器以保存经压缩的数据(例如，4K字节或4096字节)。根据内容，加速器可以将数据从未压缩的数据大小向下压缩到例如1K、512字节或任何其他数据大小。
在某些示例中，软件请求对正被实时迁移(例如，对于人类来说被感知为实时的)到另一节点的存储器页进行压缩，或者对正被写入存储装置(例如，盘)的文件系统块进行压缩。在某些此类场景中，输入缓冲器由一组散布的存储器页组成，但是软件偏好输出是(例如，进入图1中的存储器108的)经压缩的流。在某些情况下，软件还希望嵌入与每个经压缩的页相关联的元数据。在一个示例中，软件通过依次压缩每一页(例如，通过处理器核心(例如，中央处理单元(central processing unit，CPU))或通过加速器迁移)并且随后将经压缩的流(例如，适当地与所需的元数据一起)组装/打包来实现这一点。然而，在某些示例中，由于与来回去往每个存储器页的加速器相关联的开销以及与对经压缩的流组装/打包的存储器副本相关联的开销，此类方法并不是高性能的。
本文的示例克服了这些问题，例如通过利用本文讨论的硬件和/或软件扩展来实现流操作的有效迁移，例如通过允许单个描述符引起多个操作。本文中的示例涉及用于加速流送数据变换操作的方法和装置。本文中的示例通过对加速器上的“流送描述符”的第一类和/或主线支持减少了软件开销并改善了流送数据变换操作的性能。本文中的示例涉及设备(例如，加速器)的硬件和流送描述符的格式。例如，相比于将多个作业提交到加速器(例如，以及用于流送数据使用的软件修补/打包(例如，实时迁移、文件系统压缩等))，本文中的示例将单个作业(例如，经由单个描述符)提交到加速器。因此，本文中的示例避免或最小化与将多个作业提交给加速器(例如，以及基于软件的修补/打包)相关联的软件复杂度和/或等待时间/性能开销。
本文中的示例引入了流送描述符，例如，具有对I/O缓冲器上的散布-聚集和/或自动索引的支持。本文中的示例引入了高效地处理流送描述符的硬件(例如，硬件代理)，诸如分散器(例如，以及累加器)。本文中的示例提供了将元数据插入到硬件生成的输出流中以减少与软件打包/修补相关联的开销的能力。本文中的示例提供了在输出(例如，输出数据流)中插入附加值(例如，加速器的数据变换操作的实际结果的附加形式)的功能。
本文中的示例提供了对支持数据变换操作(例如，压缩、解压缩、增量记录创建/合并等)的加速器的等待时间/性能增强，例如，在云和/或企业市场(例如，实时迁移、文件系统压缩等)中使用的加速器。
加速器的与示例存储器相关的使用是经由压缩的(例如，DRAM)存储器分层，例如，以经由页压缩提供队列范围的存储器节省。在某些示例中，这是由对(例如，用户级)应用透明的(例如，管理级)操作系统(operating system，OS)(或虚拟机监视器(virtual machinemonitor，VMM)或管理程序)来完成的，其中系统软件(例如，根据(一个或多个)热/冷定时阈值和自块被访问以来流逝的时间)跟踪被频繁地访问的(例如，“热”)和不被频繁地访问(例如，“冷”)的存储器块(例如，存储器页)，以及将不被频繁地访问的(例如“冷”)块(例如，页)压缩到存储器的经压缩的区域中。在某些示例中，当软件尝试访问被指示为不被频繁访问的(例如，“冷”)的存储器的块(例如，页)时，这会导致(例如，页)错误，并且OS错误处置程序确定经压缩的版本存在于存储器的经压缩的区域(例如，特殊的(例如，“远”)层存储器区域)中，并且作为响应，随后将作业(例如，对应的描述符)提交到硬件加速器(例如，如图1所描绘)以对该存储器的块(例如，页)进行解压缩(例如，并且使得未压缩的数据被存储在近存储器(例如，DRAM)中)。
现在转向图1，描绘了示例系统体系结构。图1图示根据本公开的示例的计算机系统100的框图，该计算机系统100包括多个核心102-0至102-N(例如，其中N是大于1的任何正整数，但也可以利用单个核心示例)、存储器108、以及加速器144，该加速器144包括工作调遣器电路136。在某些示例中，加速器144包括多个工作执行电路106-0至106-N(例如，其中N是大于1的任何正整数，但也可以利用单个工作执行电路示例)。
存储器102可包括操作系统(operating system，OS)和/或虚拟机监视器代码110、用户(例如，程序)代码112、未压缩的数据(例如，页)114、经压缩的数据(例如，页)116或其任何组合。在计算的某些示例中，虚拟机(virtual machine，VM)是计算机系统的仿真。在某些示例中，VM基于特定的计算机体系结构，并且提供底层物理计算机系统的功能。它们的实现方式可涉及专业的硬件、固件、软件或其组合。在某些示例中，虚拟机监视器(virtualmachine monitor，VMM)(也称为管理程序)是这样的一种软件程序：该软件程序当被执行时，使得能够创建、管理和支配VM实例，并管理在物理主机机器之上的虚拟化环境的操作。在某些示例中，VMM是虚拟化环境和实现方式背后的主软件。在某些示例中，当被安装在主机机器(例如，处理器)上时，VMM促进VM的创建，例如，每个VM具有单独的操作系统(OS)和应用。VMM可通过分配必要的计算、存储器、存储和其他输入/输出(I/O)资源(诸如但不限于输入/输出存储器管理单元(input/output memory management unit，IOMMU))来管理这些VM的后端操作。VMM可提供集中化接口，用于管理被安装在单个主机机器上或跨不同的经互连的主机而散布的VM的完整的操作、状态和可用性。
存储器108可以是与核心和/或加速器分开的存储器。存储器108可以是DRAM。经压缩的数据116可被存储在第一存储器设备(例如，远存储器146)中，和/或未压缩的数据114可被存储在单独的第二存储器设备(例如，作为近存储器)中。经压缩的数据116和/或未压缩的数据114可位于(例如，如经由网络接口控制器访问的)不同的计算机系统100中。
耦合件(例如，输入/输出(IO)结构接口104)可被包括以允许加速器144、(一个或多个)核心102-0至102-N、存储器108、网络接口控制器150或其任何组合之间的通信。
在一个示例中，硬件初始化管理器(非暂态)存储装置118存储硬件初始化管理器固件(例如，或软件)。在一个示例中，硬件初始化管理器(非暂态)存储装置118存储基本输入/输出系统(Basic Input/Output System，BIOS)固件。在另一示例中，硬件初始化管理器(非暂态)存储装置118存储统一可扩展固件接口(Unified Extensible FirmwareInterface，UEFI)固件。在某些(例如，由处理器的通电或重引导触发的)示例中，计算机系统100(例如，核心102-0)执行存储在硬件初始化管理器(非暂态)存储装置118中的硬件初始化管理器固件(例如，或软件)以对系统100进行初始化以用于操作，例如以开始执行操作系统(OS)和/或初始化并且测试系统100的(例如，硬件)组件。
加速器144可以包括所描绘的组件中的任何组件。例如，具有工作执行电路106-0至106-N的一个或多个实例。在某些示例中，作业(例如，该作业的对应描述符)经由工作队列140-0至140-M被提交给加速器144，例如，其中M是大于1的任何正整数，但也可以利用工作队列示例)。在一个示例中，工作队列的数量与工作引擎(例如，工作执行电路)的数量相同。在某些示例中，加速器配置120(例如，存储在其中的配置值)使得加速器144被配置成用于执行一个或多个(例如，解压缩或压缩)操作。在某些示例中，工作调遣器电路136(例如，响应于描述符和/或加速器配置120)从工作队列中选择作业并将其提交给工作执行电路106-0至106-N以用于一个或多个操作。在某些示例中，单个描述符被发送到加速器144，该单个描述符指示(一个或多个)所请求的操作包括要由加速器144(例如，由工作执行电路106-0至106-N中的一个或多个)执行的多个作业(例如，子作业)。在某些示例中，单个描述符(例如，根据图11中描绘的格式)使得工作调遣器电路136用于(i)当单个描述符的字段是第一值时，将单个作业发送到一个或多个工作执行电路106-0至106-N中的单个工作执行电路以执行单个描述符中指示的操作，从而生成输出，和/或(ii)当单个描述符的字段是不同的第二值时，将多个作业发送给一个或多个工作执行电路106-0至106-N以执行单个描述符中指示的操作，从而生成输出(例如，作为单个流)。在某些示例中，加速器144(例如，工作调遣器电路136)包括分散器138(例如，分散器电路)，该分散器138用于将由单个描述符请求的多个作业分散到工作执行电路106-0至106-N中的一个或多个，例如，如参考图15A-图15D所讨论的。在某些示例中，具有指示多个作业的单个描述符与一次提交多个描述符(例如，由批描述符指示的多个描述符，该批描述符例如包含工作描述符的数组的地址)不同。在某些示例中，具有指示多个作业(例如，子作业)的单个描述符是将多个描述符用于类似操作的改进，例如，避免用于在核心与加速器之间发送多个作业和请求的等待时间和通信资源消耗，例如，如参考图9A-图9B所讨论的。
在所描绘的示例中，(例如，每个)工作执行电路106-0至106-N包括用于执行解压缩操作的解压缩器电路124(参见例如，图3)、用于执行压缩操作的压缩器电路128(参见例如，图4)、以及例如用于连接到存储器108、核心的内部存储器(例如，缓存)和/或远存储器146的直接存储器访问(direct memory access，DMA)电路122。在一个示例中，压缩器电路128由工作执行电路106-0至106-N中的两个或更多个(例如，动态地)共享。在某些示例中，指派给特定工作执行电路(例如，工作执行电路106-0)的作业的数据由DMA电路122流送例如作为主输入和/或次输入。多路复用器126和132可被用来路由针对特定操作的数据。任选地，可以包括(例如，结构化查询语言(Structured Query Language，SQL))过滤引擎130，例如以对输入数据(例如，对从解压缩器电路124输出的经解压缩的数据)执行(例如，针对在次数据输入上输入的搜索项的)过滤查询。
在某些示例中，工作调遣器电路将特定作业(例如，或单个描述符的对应的多个作业)映射到特定工作执行电路106-0至106-N。在某些示例中，每个工作队列140-0至140-M分别包括MMIO端口142-0至142-N。在某些示例中，核心经由MMIO端口142-0至142-N中的一个或多个向加速器144发送作业(例如，描述符)。可选地，地址转译缓存(addresstranslation cache，ATC)134可被包括，例如作为用于将虚拟(例如，源或目的地)地址转译为(例如，存储器108和/或远存储器146中的)物理地址的TLB。如下所讨论，加速器144可包括例如由多个工作执行电路106-0至106-N共享的本地存储器148。计算机系统100可被耦合到硬盘驱动器，例如，图26中的存储单元2628。
图2图示根据本公开的示例的包括多个核心102-0至102-N的硬件处理器202的框图。存储器访问(例如，存储或加载)请求可由核心生成，例如，存储器访问请求可由核心102-0的执行电路208生成(例如，由指令的执行引起)，并且/或者存储器访问请求可由核心102-N的执行电路(例如，由其地址生成单元210)生成(例如，由解码器电路206对指令的解码以及对经解码的指令的执行引起)。在某些示例中，存储器访问请求由一个或多个级别的缓存服务，例如，用于核心102-0的核心(例如，第一级(L1))缓存204和例如由多个核心共享的缓存212(例如，最后一级缓存(last level cache，LLC)))。附加地或替代地(例如，对于缓存未命中)，存储器访问请求可由与缓存分开的存储器(例如，但不是盘驱动器)服务。
在某些实施例中，硬件处理器202包括存储器控制器电路214。在一个示例中，单个存储器控制器电路被用于硬件处理器202的多个核心102-0至102-N。存储器控制器电路214可以接收存储器访问请求的地址，例如，并且对于存储请求还接收要被存储在该地址处的有效载荷数据，并且随后例如经由I/O结构接口104(例如，一个或多个存储器总线)执行到存储器中的对应访问。在某些示例中，存储器控制器214包括用于易失性类型的存储器108(例如，DRAM)的存储器控制器和用于非易失性类型的远存储器146(例如，非易失性DIMM或非易失性DRAM)的存储器控制器。计算机系统100还可以包括到(例如，不能由处理器直接访问的)次级(例如，外部)存储器(例如，盘(或固态)驱动器(例如，图26中的存储单元2628))的耦合。
如上所述，访问存储器位置的尝试可能指示要被访问的数据是不可用的，例如页未命中。本文的某些示例随后触发解压缩器电路对该数据的压缩版本执行解压缩操作(例如，经由对应的描述符)，例如以在单个计算机内利用解压缩的数据来服务未命中。
图3是根据本公开的示例的解密/解压缩电路124的流程框图。在某些示例中，解密/解压缩电路124将描述符302(例如，描述符中指示的操作)作为输入，解密操作电路304对描述符中标识的经压缩的数据执行解密，解压缩操作电路306对描述符中标识的经解密的、经压缩的数据执行解压缩，并且随后将该数据存储在缓冲器308(例如，历史缓冲器)内。在某些示例中，缓冲器308的大小被设定为存储来自单个解压缩操作的所有数据。
图4是根据本公开的示例的压缩器/加密电路128的流程框图。在某些示例中，压缩器/加密电路128将描述符402(例如，描述符中指示的操作)作为输入，压缩器操作电路404对描述符中标识的输入数据执行压缩，加密操作电路406对描述符中标识的经压缩的数据执行加密，并且随后将该数据存储在缓冲器408(例如，历史缓冲器)内。在某些示例中，缓冲器408的大小被设定为存储来自单个压缩操作的所有数据。
累积地转向图1和图3，作为一个示例使用，期望某个(例如，针对在核心中未命中并且要从远存储器146加载到存储器108中的未压缩的数据114中和/或加载到核心的一个或多个缓存级中的数据的)(例如，解压缩)操作，并且对应的描述符被发送到加速器144，例如，被发送到工作队列140-0至140-M中。在某些示例中，该描述符随后被工作调遣器电路136拾取，并且(一个或多个)对应的作业(例如，多个子作业)被发送到工作执行电路106-0至106-N(例如，引擎)中的一个，例如，这些工作执行电路被映射到不同的压缩和解压缩管线。在某些示例中，引擎将开始从描述符中指定的(例如，压缩数据116中的)源地址读取源数据，并且DMA电路122将输入数据流发送到解压缩器电路124中。
图5是根据本公开的示例的第一计算机系统100A(例如，作为图1中的计算机系统100的第一实例)的框图，该第一计算机系统100A经由一个或多个网络502耦合到第二计算机系统100B(例如，作为图1中的计算机系统100的第二实例)。在某些示例中，数据经由第一计算机系统100A和计算机系统100B的相应网络接口控制器150A-150B在它们之间传输。在某些示例中，加速器144A用于将其输出发送到计算机系统100B(例如，计算机系统100B的加速器144B)，和/或加速器144B用于将其输出发送到计算机系统100A(例如，计算机系统100A的加速器144A)。
图6图示根据本公开的示例的硬件处理器600的框图，硬件处理器600具有多个核心0(602)至N以及耦合到数据存储设备606的硬件加速器604。硬件处理器600(例如，核心602)可接收(例如，来自软件的)请求以执行解密和/或解压缩线程(例如，操作)，并且可将解密和/或解压缩线程(例如，操作)(例如，至少部分)迁移到硬件加速器(例如，硬件解密和/或解压缩加速器604)。硬件处理器600可以包括一个或多个核心(0至N)。在某些示例中，每个核心可以与硬件加速器604通信(例如，耦合至硬件加速器604)。在某些示例中，每个核心可以与多个硬件加速器中的一个通信(例如，耦合至多个硬件加速器中的一个)。(一个或多个)核心、(一个或多个)加速器和数据存储设备606可以彼此通信(例如，耦合)。箭头指示(例如，去往以及来自组件的)双向通信，但是可使用单向通信。在某些示例中，(例如，每个)核心可以与数据存储设备通信(例如，与数据存储设备耦合)，例如，该数据存储设备存储和/或输出数据流608。硬件加速器可包括本文中讨论的任何硬件(例如，电路或电路系统)。在某些示例中，(例如，每个)加速器可以与数据存储设备通信(例如，与数据存储设备耦合)，例如，以接收经加密的、经压缩的数据流。
图7图示根据本公开的示例的具有多个核心0(702)至N的硬件处理器700的框图，硬件处理器700耦合到数据存储设备706并且耦合到硬件加速器704，硬件加速器704耦合到数据存储设备706。在某些示例中，硬件(例如，解密和/或解压缩)加速器与硬件处理器一起在管芯上。在某些示例中，硬件(例如，解密和/或解压缩)加速器与硬件处理器一起在管芯外。在某些示例中，至少包括硬件处理器700和硬件(例如，解密和/或解压缩)加速器704的系统是片上系统(system on a chip，SoC)。硬件处理器700(例如，核心702)可接收(例如，来自软件的)请求以执行解密和/或解压缩线程(例如，操作)，并且可将解密和/或解压缩线程(例如，操作)(例如，至少部分)迁移到硬件加速器(例如，硬件解密和/或解压缩加速器704)。硬件处理器700可以包括一个或多个核心(0至N)。在某些示例中，每个核心可与硬件(例如，解密和/或解压缩)加速器704通信(例如，耦合到硬件(例如，解密和/或解压缩)加速器704)。在某些示例中，每个核心可与多个硬件解密和/或解压缩加速器中的一个通信(例如，耦合至多个硬件解密和/或解压缩加速器中的一个)。(一个或多个)核心、(一个或多个)加速器和数据存储设备706可以彼此通信(例如，耦合)。箭头指示(例如，去往以及来自组件的)双向通信，但是可使用单向通信。在某些示例中，(例如，每个)核心可以与数据存储设备通信(例如，耦合至数据存储设备)，例如，该数据存储设备存储和/或输出数据流708。硬件加速器可包括本文中讨论的任何硬件(例如，电路或电路系统)。在某些示例中，(例如，每个)加速器可以与数据存储设备通信(例如，与数据存储设备耦合)，例如，以接收经加密的、经压缩的数据流。数据流708(例如，经编码的、经压缩的数据流)可以例如通过硬件压缩加速器或硬件处理器预先地被加载到数据存储设备706中。
图8图示根据本公开的示例的硬件处理器800，该硬件处理器800耦合至包括一个或多个作业入队指令804的存储装置802。在某些示例中，作业入队指令根据的是本文中的公开内容中的任何内容。在某些示例中，作业入队指令804标识(例如，单个)作业描述符806(例如，以及加速器的(例如，逻辑)MMIO地址)。
在某些示例中，例如，响应于执行操作的请求，指令(例如，宏指令)被从存储装置802取得(fetch)，并且被发送到解码器808。在所描绘的示例中，解码器808(例如，解码器电路)将指令解码为经解码的指令(例如，一个或多个微指令或微操作)。经解码的指令随后被发送以供执行，例如，经由调度器电路810来调度经解码的指令以供执行。
在(例如，其中处理器/核心支持乱序(out-of-order，OoO)执行的)某些示例中，处理器包括耦合至寄存器堆/存储器电路812(例如，单元)的寄存器重命名/分配器电路810，用于分配资源并对寄存器(例如，与指令的初始源和最终目的地相关联的寄存器)执行寄存器重命名。在某些示例中，(例如，对于乱序执行)，处理器包括耦合至解码器808的一个或多个调度器电路810。(一个或多个)调度器电路可调度与经解码的指令相关联的一个或多个操作(包括从作业入列指令804解码出的一个或多个操作)，例如以用于通过执行电路814将对操作的执行迁移到加速器144。
在某些示例中，写回电路818被包括以将指令的结果写回到目的地(例如，将它们写入(一个或多个)寄存器和/或存储器)，例如，因此那些结果在处理器内是可见的(例如，在产生那些结果的执行电路外部是可见的)。
这些组件中的一个或多个组件(例如，解码器808、寄存器重命名/寄存器分配器/调度器810、执行电路814、寄存器(例如，寄存器堆)/存储器812、或写回电路818)可以在硬件处理器的单个核心(以及例如在各自都具有这些组件的实例的多个核心)中。
在某些示例中，用于处理作业入队指令的方法的操作包括：(例如，响应于从软件接收到执行指令的请求)通过执行对指令(例如，具有与作业入队助记符相对应的指令操作码)的取得来处理“作业入队”指令，将指令解码为经解码的指令，取回与指令关联的数据，(可选地)调度经解码的指令以供执行，执行经解码的指令以将作业入队到工作执行电路中，以及提交所执行的指令的结果。
流送描述符
图9A图示根据本公开的示例的计算机系统100的框图，该计算机系统100包括向加速器发送多个作业(例如，并因此发送多个对应的描述符)的处理器核心102-0。
图9B图示根据本公开的示例的计算机系统100的框图，该计算机系统100包括将针对多个作业的单个(例如，流送)描述符发送到加速器的处理器核心102-0。
因此，本文的示例允许单个描述符通过流送描述符将关于多个作业(例如，小型作业)的信息传送到加速器。本文的某些示例利用流送描述符硬件扩展来允许软件创建流送描述符并将其提交给加速器。在某些示例中，流送描述符表示各个作业(例如，工作项或小型作业)的流/累积，并且因此移除了来回去往加速器的需要，例如，如图9A中所示。
在某些示例中，流送描述符硬件扩展允许软件发送存储器中的多个数据页以经由单个描述符进行处理(例如，压缩)，同时还将它们中的每一个视为独立/小型压缩作业。
图10是根据本公开的示例的对多个连续存储器页1002的压缩操作1004的流程框图。在某些示例中，压缩操作1004产生页1002的多个对应的压缩版本1006。在某些示例中，单个描述符使得图10中的操作由加速器执行。在某些示例中，输出1006是与经压缩的页相对应的连续数据流。
在某些示例中，每个作业(例如，小型作业)对输入数据的对应区块执行(例如，压缩或解压缩)操作。在某些示例中，由于这些区块中的每一个被独立地压缩，因此它们也可以彼此独立地被解压缩。此类方法改善数据的实时迁移(例如，从图5中的第一计算机系统100A到第二计算机系统100B，或者从图5中的第二计算机系统100B到第一计算机系统100A)的性能，例如，在软件希望一旦接收到网络分组(例如，数据的区块)就对页进行解压缩并填充存储器的情况下和/或针对软件希望访问文件(例如，盘)的随机部分的文件系统压缩场景。
图11图示根据本公开的示例的描述符(例如，工作描述符)的示例格式1100。描述符1100可包括所描绘的字段中的任何字段，例如，其中PASID是进程地址空间ID，例如，用于标识特定地址空间，例如进程、虚拟机、容器等。在某些示例中，字段中的操作代码1102是指示(例如，解密和/或解压缩)操作的值，其中单个描述符1100标识源地址和/或目的地地址。在某些示例中，描述符1100的字段(例如，一个或多个标志1104)指示要用于对应的操作的功能，例如，如参考图12A-图17C所讨论的。在某些示例中，字段中的一个(例如，(一个或多个)标志1104)(例如，当被设置为某个值时)使得多个作业由工作调遣器电路发送到一个或多个工作执行电路以执行由单个描述符中的字段1102指示的操作，以生成输出，例如作为单个流。
在某些示例中，描述符1100包括字段1106，用于指示传输大小，例如输入数据的总大小。在某些示例中，传输大小字段可在两种不同格式之间选择，例如，在(i)字节数量与(ii)区块数量(例如，和大小)之间选择。在某些示例中，描述符1100例如经由(一个或多个)标志1104中的对应的一个标志来指示传输大小字段的格式。在某些示例中，硬件(例如，加速器)基于描述符中指定的传输大小类型选择器来解释传输大小字段1106。
图12A图示根据本公开的示例的描述符的传输大小字段1106的示例“字节数量”格式。在某些示例中，加速器用于对如以“字节数量”存储在传输大小字段1106中的值所指示的总数据量执行其操作，例如，其中该值是在描述符的创建期间被选择的。
图12B图示根据本公开的示例的描述符的传输大小字段1106的示例“区块”格式。在某些示例中，加速器用于对以“区块”格式存储在传输大小字段1106的区块数量字段1106A中的第一值指示的一个或多个数据区块(例如，以及以“区块”格式存储在传输大小字段1106的区块大小字段1106B中的第二值指示的区块大小)执行其操作，例如，其中该(一个或多个)值是在创建描述符期间被选择的。
在针对以“区块”格式的传输大小字段1106的某些示例中，软件将“源1地址”配置成指向具有被设置为N(例如，被选择为大于零的整数)的区块数量和被设置为页大小或其他(例如，被设置为4K或传送4K大小的解码)的区块大小的页块。取决于场景和/或IOMMU配置，在某些示例中，描述符中的(一个或多个)地址可以是虚拟地址或物理地址。
在某些示例中，输入/输出(例如，缓冲器)地址(i)按区块大小进行自动递增，或者(ii)在(例如，多个作业的)各个作业(例如，工作项/小型作业)结束时按块大小乘以块索引进行偏移。然而，在其他示例中，它基于(例如，多个作业的)各个作业(例如，工作项/小型作业)的执行结果来递增。例如，在以上讨论的压缩场景中，在某些示例中，输入缓冲器将自动递增或偏移，但是考虑到压缩操作是数据相关的并且输出大小是预先未知的，它将使用特定的序列化或累加来维持输出缓冲器的流送语义。
本文中的示例(例如，对于以“区块”格式的传输大小字段1106)移除了对来回去往加速器的需要和/或移除了与创建连续输出流相关联的存储器副本。然而，在某些示例中，如果页被散布在存储器中，则软件将在向加速器发出工作描述符之前创建虚拟/连续地址空间，并且随后一旦作业完成就拆除该地址空间。作为该问题的解决方案，本文中的某些示例提供了硬件扩展，其中软件具有向加速器提供具有散布-聚集列表的流送描述符的能力，从而实现更友好的编程模型。
图13是根据本公开的示例的对多个非连续存储器页1302的压缩操作1304的流程框图。在某些示例中，压缩操作1304产生页1302的多个对应的压缩版本1306。在某些示例中，单个描述符使得图13中的操作由加速器执行。在某些示例中，输出1306是与经压缩的页相对应的连续数据流。
在某些示例中，每个作业(例如，小型作业)对输入数据的对应区块执行(例如，压缩或解压缩)操作。在某些示例中，由于这些区块中的每一个被独立地压缩，因此它们也可以彼此独立地被解压缩。此类方法改善数据的实时迁移(例如，从图5中的第一计算机系统100A到第二计算机系统100B，或者从图5中的第二计算机系统100B到第一计算机系统100A)的性能，例如，在软件希望一旦接收到网络分组(例如，数据的区块)就对页进行解压缩并填充存储器的情况下和/或针对软件希望访问文件(例如，盘)的随机部分的文件系统压缩场景。
在某些示例中，描述符1100包括一个或多个字段，用于指示源(例如，输入)数据地址和/或目的地(例如，输出)地址，例如，在图11中分别为“源1地址”和“目的地地址”。在某些示例中，源地址字段和/或目的地地址字段可在两种不同格式的地址类型之间选择，例如，在(i)其中(一个或多个)字段中的值指向实际的源/目的地(例如，缓冲器)以及(ii)(一个或多个)字段中的值指向包含用于实际源/目的地(例如，缓冲器)的地址的一个或多个散布-聚集列表。在某些示例中，描述符1100例如经由对应的一个或多个标志1104来指示(一个或多个)地址字段的格式。在某些示例中，硬件(例如，加速器)基于描述符中指定的地址类型选择器来解释地址字段。
图14图示根据本公开的示例的描述符的源和/或目的地地址字段1402的示例地址类型格式。在某些示例中，(i)(一个或多个)字段1402中的值指向实际源/目的地(例如，缓冲器)，并且(ii)字段中的值指向包含用于实际源/目的地(例如，缓冲器)的地址的散布-聚集列表1404。在某些示例中，此类列表的使用允许单个描述符用于多个(例如，逻辑上)不连续的存储器位置(例如，页)。在某些示例中，每个区块是存储器的单个页。
以上提供了通过流送描述符传递多个作业(例如，小型作业)的解决方案。下面描述了用于处理(例如，执行)流送描述符的加速器体系结构。
分散器
图15A图示根据本公开的示例的可扩展加速器1500的框图，可扩展加速器1500包括工作接受单元1502、工作调遣器1504以及工作执行单元1506中的多个工作执行引擎。在某些示例中，加速器1500是图1中的加速器144的实例，例如，其中工作接受单元1502是MMIO端口142-0至142-M(例如，并且工作队列(work queue，WQ)是图1中的工作队列140-0至140-M)，(一个或多个)工作调遣器1504是图1中的工作调遣器电路136，并且工作执行单元1506(例如，其引擎)是图1中的工作执行电路106-0到106-N。尽管示出了多个工作引擎，但是某些示例可以仅具有单个工作引擎。在某些示例中，工作接受单元1502接收请求(例如，描述符)，工作调遣器1504将一个或多个对应操作(例如，针对每个小型作业的一个操作)调遣给工作执行单元1506中的多个工作执行引擎中的一个或多个，并从其中生成结果。
当利用指示多个作业(例如，“小型作业”)的单个描述符时，本文中的某些示例包括负责对工作队列(WQ)中接收到的流送描述符进行处理并将其(例如，以小型作业的形式)调遣到一个或多个引擎的分散器(例如，硬件代理)。在某些示例中，分散器是图1中的分散器138(例如，分散器电路)。
图15B图示根据本公开的示例的具有串行分散器1508的可扩展加速器1500的框图。在某些示例中，可扩展加速器1500实现串行分散器1508(例如，在调遣器内)，串行分散器1508在将下一个作业(例如，小型作业)调遣到(一个或多个)引擎之前等待一个作业(例如，小型作业)的完成(经由图15B中针对由串行分散器1508在较早时间“1”(T1)接收到的请求在时间“2”(T2)、时间“3”(T3)和时间“4”(T4)处的时间戳示出)。创建连续的经压缩的流可能需要此类“序列化”，例如，在第一引擎已经压缩了第一页并且分散器知道作为第一小型作业的结果会使输出缓冲区大小递增之前，第二引擎不知道从哪里开始存储输出的情况下。在某些示例中，如果一个小型作业希望将前一个小型作业的输出作为输入，则需要序列化。
图15C图示根据本公开的示例的具有并行分散器1508的可扩展加速器1500的框图。在某些示例中，可扩展加速器1500实现并行分散器1508，并行分散器1508发出(例如，轻量级)操作以确定小型作业参数，并且随后并行发出实际小型作业(经由图15C-图15D中跨针对串行分散器1508中在较早时间“1”(T1)接收到的请求的所有小型作业的相同时间戳T2示出)。例如，作为处理表示三个压缩小型作业的流送描述符的部分，并行分散器1508可以首先发出轻量级统计操作以确定初始压缩数据(例如，霍夫曼表)和输出大小，并且随后发出实际压缩操作。在某些示例中，此类方法移除了对(例如，大多数)小型作业进行序列化的需要(例如，除非它们对彼此具有依赖性)，并且会通过并行化显著地改善整体性能。
图15D图示根据本公开的示例的具有并行分散器1508和累加器1510(例如，累加器电路)的可扩展加速器1500的框图。在某些示例中，并行分散器1508跨引擎并行地发出小型作业，并且随后累加器1510对来自不同引擎的输出进行累加并将其打包成连续流。此类可扩展加速器可以利用内部存储装置(例如，SRAM、寄存器等)或位于设备/系统存储器中的一些上下文/分级缓冲器来临时地维持由引擎产生的暂态状态或数据，以供累加器稍后根据需要对其进行累加(例如，以及打包)。
在输出流中嵌入数据
如果加速器具有将数据插入到输出流中的能力(例如，以将与小型作业相关联的元数据与对应的输出一起标记)，则某些数据变换操作将受益。例如，当实时迁移存储器页的集合时，具有提供与每个区块(例如，页)相关联的循环冗余校验(cyclic redundancycheck，CRC)值(例如，代码)、经压缩数据的大小、填充、占位符等的元数据可能是有用的。在某些示例中，图11中的描述符1100指示数据要被插入到输出流中(例如，针对输出中的每个对应块被单独地插入)(例如，在一对一的基础上)，例如，经由设置标志1104中的对应的一个或多个。
图16是根据本公开的示例的对多个(例如，非连续的)存储器页1602的压缩操作1604的流程框图，该压缩操作1604为每个经压缩的页生成元数据。在某些示例中，压缩操作1604产生页1602的多个对应的压缩版本1606和对应的元数据。在某些示例中，单个描述符使得图16中的操作由加速器执行。在某些示例中，输出1606是与经压缩的页和元数据相对应的连续数据流。
在某些示例中，加速器允许软件通过在描述符中设置对应的标志来启用元数据标记。在某些示例中，加速器允许软件拾取并选择一个或多个特定的(例如元数据)属性作为附加数据的一部分(例如，元数据标记，例如，通过在元数据中只包括输出大小、在元数据中只包括CRC、在元数据中既包括CRC又包括输出大小等)。
图17A图示根据本公开的示例的包括元数据的加速器的输出流1700的示例格式。图17A中描绘的元数据包括经压缩的数据的每个对应子集的元数据中的CRC和输出(例如，区块)大小，但应当理解，其他元数据(或仅CRC或输出大小中的一者)被包括在其他示例中。
某些数据变换操作生成与使用要求比特对齐或不对齐的输出。在某些示例中，加速器允许软件例如通过设置对应的标志来在描述符中指定该功能(例如，对齐要求)。在某些示例中，加速器(例如，执行压缩操作)通过添加填充而不是停止在部分比特位置来将其输出与字节粒度(例如，或2/4/8/16字节粒度)对齐。
图17B图示根据本公开的示例的加速器的输出流1700的示例格式，输出流1700包括元数据和附加“填充”值。尽管输出流1700包括元数据(例如，元数据中的CRC和输出(例如，区块)大小)，但应当理解，输出流可以仅具有那些项中的一个或任意组合，例如，仅具有填充。图17B中描绘的填充包括针对经压缩的数据的每个对应子集的填充，但应当理解，每个子集可能不需要填充，例如，当经压缩的数据已经与所期望的位置对齐时。
某些用途可具有针对每个区块的一些附加软件元数据。在某些示例中，在输出流中保留占位符(例如，保持)位置是有用的，以允许(例如，软件)利用附加数据快速地修补流，从而避免将这些元数据字段插入到已经创建的流中的移动/复制开销。例如，在实时迁移使用中，将宾客机物理地址(例如，和其他页属性)与经压缩的数据一起标记可能是有用的。在某些示例中，加速器允许软件例如通过设置对应的标志来启用如描述符所指示的占位符(例如，保持)位置(例如，与指定这些占位符的大小要求一起)。在某些示例中，硬件利用为零的值(例如，0x0)来初始化这些字段。
图17C图示出根据本公开的示例的加速器的输出流1700的示例格式，输出流1700包括元数据、附加“填充”值和附加(例如，预先选择的)“占位符”值。尽管输出流1700包括元数据(例如，元数据中的CRC和输出(例如，区块)大小)和填充，但应当理解，输出流可以仅具有那些项中的一个或任意组合，例如，仅具有占位符。在某些示例中，占位符是预先选择的值，例如，对于每个对应的区块(例如，该示例中的经压缩的数据区块)是相同的值。在某些示例中，加速器还存储这些占位符位置(例如，字节偏移)的(一个或多个)索引(例如，位置的集合)，例如，以允许软件稍后轻松地修补占位符值。
在某些示例中，软件为(一个或多个)占位符提供(一个或多个)值并且使硬件将其作为生成输出流的部分进行插入(例如，修补)是有益的。在某些示例中，加速器允许软件(i)例如通过设置对应的标志在描述符中指定该功能，和/或(ii)在描述符中指定(一个或多个)占位符值或提供可以从其中取得这些占位符值并将其插入输出流的地址。
图18是示出根据本公开的示例的加速的方法的操作1800的流程图。操作1800中的一些或全部(或本文中描述的其他过程、或变型、和/或其组合)在计算机系统(例如，其加速器)的控制之下被执行。操作1800包括：在框1802处，由系统的硬件处理器核心将单个描述符发送到加速器电路，该加速器电路耦合到硬件处理器核心并且包括工作调遣器电路和一个或多个工作执行电路。操作1800进一步包括：在框1804处，响应于接收到单个描述符，使得单个作业由工作调遣器电路发送到一个或多个工作执行电路中的单个工作执行电路以在单个描述符的字段是第一值时执行单个描述符中指示的操作，以生成输出。操作1800进一步包括：在框1806处，响应于接收到单个描述符，使得多个作业由工作调遣器电路发送到一个或多个工作执行电路以在单个描述符的字段是不同的第二值时执行单个描述符中指示的操作，以生成输出作为单个流。
下文详述可在上文中使用的示例性体系结构、系统等。下文详述可使得将加速器的作业入列的示例性指令格式。
可以根据下列示例来描述所公开的技术的至少一些示例：
示例1。一种装置，包括：
硬件处理器核心；以及
加速器电路，该加速器电路耦合到硬件处理器核心，该加速器电路包括工作调遣器电路和一个或多个工作执行电路，用于响应于从硬件处理器核心发送的单个描述符而进行以下操作：
当单个描述符的字段是第一值时，使得单个作业由工作调遣器电路发送到一个或多个工作执行电路中的单个工作执行电路以执行单个描述符中指示的操作，以生成输出，以及
当单个描述符的字段是不同的第二值时，使得多个作业由工作调遣器电路发送到一个或多个工作执行电路以执行单个描述符中指示的操作，以生成输出作为单个流。
示例2。如示例1所述的装置，其中，单个描述符包括第二字段，该第二字段在被设置为第一值时指示单个描述符的传输大小字段指示用于操作的输入中的字节数量，并且该第二字段在被设置为不同的第二值时指示单个描述符的传输大小字段指示用于操作的输入中的区块大小和区块数量。
示例3。如示例2所述的装置，其中，当第二字段被设置为不同的第二值时，工作调遣器电路使得一个或多个工作执行电路响应于接收到输入的多个区块中的第一区块而开始操作。
示例4。如示例1所述的装置，其中，单个描述符包括第二字段，该第二字段在被设置为第一值时指示单个描述符的源地址字段或目的地地址字段分别指示用于操作的输入或输出的单个连续块的位置，并且该第二字段在被设置为不同的第二值时指示单个描述符的源地址字段或目的地地址字段分别指示输入或输出的多个不连续位置的列表。
示例5。如示例1所述的装置，其中，当单个描述符的字段是不同的第二值时，工作调遣器电路用于响应于多个作业中的紧接在前的作业正被一个或多个工作执行电路完成，通过等待将多个作业中的下一个作业发送到一个或多个工作执行电路来对多个作业进行串行化。
示例6。如示例1所述的装置，其中，当单个描述符的字段是不同的第二值时，工作调遣器电路用于将多个作业并行地发送到多个工作执行电路。
示例7。如示例1所述的装置，其中，当单个描述符的字段是不同的第二值并且单个描述符的元数据标记字段被设置时，加速器电路用于将元数据插入到输出的单个流中。
示例8。如示例1所述的装置，其中，当单个描述符的字段是不同的第二值并且单个描述符的附加值字段被设置时，加速器电路用于将一个或多个附加值插入到输出的单个流中。
示例9。一种方法，包括：
通过系统的硬件处理器核心将单个描述符发送到加速器电路，该加速器电路耦合到硬件处理器核心并且包括工作调遣器电路和一个或多个工作执行电路；
响应于接收到单个描述符，使得单个作业由工作调遣器电路发送到一个或多个工作执行电路中的单个工作执行电路以在单个描述符的字段是第一值时执行单个描述符中指示的操作，以生成输出；以及
响应于接收到单个描述符，使得多个作业由工作调遣器电路发送到一个或多个工作执行电路以在单个描述符的字段是不同的第二值时执行单个描述符中指示的操作，以生成输出作为单个流。
示例10。如示例9所述的方法，其中，单个描述符包括第二字段，该第二字段在被设置为第一值时指示单个描述符的传输大小字段指示用于操作的输入中的字节数量，并且该第二字段在被设置为不同的第二值时指示单个描述符的传输大小字段指示用于操作的输入中的区块大小和区块数量。
示例11。如示例10所述的方法，其中，当第二字段被设置为不同的第二值时，工作调遣器电路使得一个或多个工作执行电路响应于接收到输入的多个区块中的第一区块而开始操作。
示例12。如示例9所述的方法，其中，单个描述符包括第二字段，该第二字段在被设置为第一值时指示该单个描述符的源地址字段或目的地地址字段分别指示用于操作的输入或输出的单个连续块的位置，并且该第二字段在被设置为不同的第二值时指示单个描述符的源地址字段或目的地地址字段分别指示输入或输出的多个不连续位置的列表。
示例13。如示例9所述的方法，其中，当单个描述符的字段是不同的第二值时，工作调遣器电路响应于多个作业中的紧接在前的作业正被一个或多个工作执行电路完成，通过等待将多个作业中的下一个作业发送到一个或多个工作执行电路来对多个作业进行串行化。
示例14。如示例9所述的方法，其中，当单个描述符的字段是不同的第二值时，工作调遣器电路将多个作业并行地发送到多个工作执行电路。
示例15。如示例9所述的方法，其中，当单个描述符的字段是不同的第二值并且单个描述符的元数据标记字段被设置时，加速器电路将元数据插入到输出的单个流中。
示例16。如示例9所述的方法，其中，当单个描述符的字段是不同的第二值并且单个描述符的附加值字段被设置时，加速器电路将一个或多个附加值插入到输出的单个流中。
示例17。一种装置，包括：
硬件处理器核心，包括：
解码器电路，用于将包括操作码的指令解码成经解码的指令，该操作码用于指示执行电路生成单个描述符并且使得单个描述符被发送到耦合到硬件处理器核心的加速器电路，以及
执行电路，该执行电路用于根据操作码来执行经解码的指令；以及
加速器电路包括工作调遣器电路和一个或多个工作执行电路，用于响应于从硬件处理器核心发送的单个描述符而进行以下操作：
当单个描述符的字段是第一值时，使得单个作业由工作调遣器电路发送到一个或多个工作执行电路中的单个工作执行电路以执行单个描述符中指示的操作，以生成输出，以及
当单个描述符的字段是不同的第二值时，使得多个作业由工作调遣器电路发送到一个或多个工作执行电路以执行单个描述符中指示的操作，以生成输出作为单个流。
示例18。如示例17所述的装置，其中，单个描述符包括第二字段，该第二字段在被设置为第一值时指示单个描述符的传输大小字段指示用于操作的输入中的字节数量，并且该第二字段在被设置为不同的第二值时指示单个描述符的传输大小字段指示用于操作的输入中的区块大小和区块数量。
示例19。如示例18所述的装置，其中，当第二字段被设置为不同的第二值时，工作调遣器电路使得一个或多个工作执行电路响应于接收到输入的多个区块中的第一区块而开始操作。
示例20。如示例17所述的装置，其中，单个描述符包括第二字段，该第二字段在被设置为第一值时指示该单个描述符的源地址字段或目的地地址字段分别指示用于操作的输入或输出的单个连续块的位置，并且该第二字段在被设置为不同的第二值时指示单个描述符的源地址字段或目的地地址字段分别指示输入或输出的多个不连续位置的列表。
示例21。如示例17所述的装置，其中，当单个描述符的字段是不同的第二值时，工作调遣器电路用于响应于多个作业中的紧接在前的作业正被一个或多个工作执行电路完成，通过等待将多个作业中的下一个作业发送到一个或多个工作执行电路来对多个作业进行串行化。
示例22。如示例17所述的装置，其中，当单个描述符的字段是不同的第二值时，工作调遣器电路用于将多个作业并行地发送到多个工作执行电路。
示例23。如示例17所述的装置，其中，当单个描述符的字段是不同的第二值并且单个描述符的元数据标记字段被设置时，加速器电路用于将元数据插入到输出的单个流中。
示例24。如示例17所述的装置，其中，当单个描述符的字段是不同的第二值并且单个描述符的附加值字段被设置时，加速器电路用于将一个或多个附加值插入到输出的单个流中。
在又另一示例中，一种装置包括数据存储设备，该数据存储设备存储代码，该代码在由硬件处理器执行时使得该硬件处理器执行本文中所公开的任何方法。一种装置可以如具体实施方式中所描述。一种方法可以如具体实施方式中所描述。
指令集可包括一种或多种指令格式。给定的指令格式可定义各种字段(例如，比特的数量、比特的位置)以指定将要执行的操作(例如，操作码)以及将对其执行该操作的(一个或多个)操作对象和/或(一个或多个)其他数据字段(例如，掩码)，等等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，可将给定指令格式的指令模板定义为具有该指令格式的字段(所包括的字段通常按照相同顺序，但是至少一些字段具有不同的比特的位置，因为较少的字段被包括)的不同子集，和/或定义为具有以不同方式进行解释的给定字段。由此，ISA的每一个指令使用给定的指令格式(并且如果经定义，则按照该指令格式的指令模板中的给定的一个指令模板)来表达，并包括用于指定操作和操作对象的字段。例如，示例性ADD(加法)指令具有特定的操作码和指令格式，该特定的指令格式包括用于指定该操作码的操作码字段和用于选择操作对象(源1/目的地以及源2)的操作对象字段；并且该ADD指令在指令流中出现将使得在操作对象字段中具有选择特定操作对象的特定的内容。已经推出和/或发布了被称为高级向量扩展(Advanced Vector Extension，AVX)(AVX1和AVX2)和利用向量扩展(Vector Extension，VEX)编码方案的SIMD扩展集(参见例如2018年11月的64和IA-32体系结构软件开发者手册；并且参见2018年10月的体系结构指令集扩展编程参考)。
示例性指令格式
本文中所描述的(一个或多个)指令的示例能以不同的格式体现。另外，在下文中详述示例性系统、体系结构和管线。(一个或多个)指令的示例可在此类系统、体系结构和管线上执行，但是不限于详述的那些系统、体系结构和管线。
通用向量友好指令格式
向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量操作两者的示例，但是替代示例仅使用通过向量友好指令格式的向量操作。
图19A-图19B是图示根据本公开的示例的通用向量友好指令格式及其指令模板的框图。图19A是图示根据本公开的示例的通用向量友好指令格式及其A类指令模板的框图；而图19B是图示根据本公开的示例的通用向量友好指令格式及其B类指令模板的框图。具体地，针对通用向量友好指令格式1900定义A类和B类指令模板，这两者都包括无存储器访问1905的指令模板和存储器访问1920的指令模板。在向量友好指令格式的上下文中的术语“通用”是指不束缚于任何特定指令集的指令格式。
尽管将描述其中向量友好指令格式支持以下情况的本公开的示例：64字节向量操作对象长度(或大小)与32比特(4字节)或64比特(8字节)数据元素宽度(或大小)(并且由此，64字节向量由16个双字大小的元素组成，或者替代地由8个四字大小的元素组成)；64字节向量操作对象长度(或大小)与16比特(2字节)或8比特(1字节)数据元素宽度(或大小)；32字节向量操作对象长度(或大小)与32比特(4字节)、64比特(8字节)、16比特(2字节)或8比特(1字节)数据元素宽度(或大小)；以及16字节向量操作对象长度(或大小)与32比特(4字节)、64比特(8字节)、16比特(2字节)、或8比特(1字节)数据元素宽度(或大小)；但是替代示例可支持更大、更小和/或不同的向量操作对象大小(例如，256字节向量操作对象)与更大、更小或不同的数据元素宽度(例如，128比特(16字节)数据元素宽度)。
图19A中的A类指令模板包括：1)在无存储器访问1905的指令模板内，示出无存储器访问的完全舍入控制型操作1910的指令模板、以及无存储器访问的数据变换型操作1915的指令模板；以及2)在存储器访问1920的指令模板内，示出存储器访问的时效性1925的指令模板和存储器访问的非时效性1930的指令模板。图19B中的B类指令模板包括：1)在无存储器访问1905的指令模板内，示出无存储器访问的写入掩码控制的部分舍入控制型操作1912的指令模板以及无存储器访问的写入掩码控制的vsize型操作1917的指令模板；以及2)在存储器访问1920的指令模板内，示出存储器访问的写入掩码控制1927的指令模板。
通用向量友好指令格式1900包括以下列出的按照在图19A-19B中图示的顺序的如下字段。
格式字段1940——该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是可选的。
基础操作字段1942——其内容区分不同的基础操作。
寄存器索引字段1944——其内容直接或者通过地址生成来指定源或目的地操作对象在寄存器中或者在存储器中的位置。这些字段包括足够数量的比特以从PxQ(例如，32x512、16x128、32x1024、64x1024)寄存器堆中选择N个寄存器。尽管在一个示例中N可最多三个源寄存器和一个目的地寄存器，但是替代示例可支持更多或更少的源和目的地寄存器(例如，可支持最多两个源，其中这些源中的一个源还用作目的地；可支持最多三个源，其中这些源中的一个源还用作目的地；可支持最多两个源和一个目的地)。
修饰符(modifier)字段1946——其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问1905的指令模板与存储器访问1920的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和/或目的地是寄存器)。尽管在一个示例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代示例可支持更多、更少或不同的方式来执行存储器地址计算。
扩充操作字段1950——其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本公开的一个示例中，该字段被分成类字段1968、α字段1952和β字段1954。扩充操作字段1950允许在单个指令而非2个、3个或4个指令中执行多组共同的操作。
缩放字段1960——其内容允许用于存储器地址生成(例如，用于使用(2缩放*索引+基址)的地址生成)的索引字段的内容的按比例缩放。
位移字段1962A——其内容用作存储器地址生成的一部分(例如，用于使用(2缩放*索引+基址+位移)的地址生成)。
位移因数字段1962B(注意，位移字段1962A直接在位移因数字段1962B上的并置指示使用一个或另一个)——其内容用作地址生成的一部分；它指定将按比例缩放存储器访问的大小(N)的位移因数——其中N是存储器访问中的字节数量(例如，用于使用(2缩放*索引+基址+按比例缩放的位移)的地址生成)。忽略冗余的低阶比特，并且因此将位移因数字段的内容乘以存储器操作对象总大小(N)以生成将在计算有效地址中使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段1974(稍后在本文中描述)和数据操纵字段1954C确定。位移字段1962A和位移因数字段1962B不用于无存储器访问1905的指令模板和/或不同的示例可实现这两者中的仅一个或不实现这两者中的任一个，在这个意义上，位移字段1962A和位移因数字段1962B是可选的。
数据元素宽度字段1964——其内容区分将使用多个数据元素宽度中的哪一个(在一些示例中用于所有指令；在其他示例中只用于指令中的一些指令)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上，该字段是可选的。
写入掩码字段1970——其内容逐数据元素位置地控制目的地向量操作对象中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写入掩蔽，而B类指令模板支持合并-写入掩蔽和归零-写入掩蔽两者。当合并时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间保护目的地中的任何元素集免于更新；在另一示例中，保持其中对应掩码比特具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间使目的地中的任何元素集归零；在一个示例中，目的地的元素在对应掩码比特具有0值时被设为0。该功能的子集是控制正被执行的操作的向量长度的能力(即，从第一个到最后一个正被修改的元素的跨度)，然而，被修改的元素不一定要是连续的。由此，写入掩码字段1970允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写入掩码字段1970的内容选择了多个写入掩码寄存器中的包含要使用的写入掩码的一个写入掩码寄存器(并且由此，写入掩码字段1970的内容间接地标识要执行的掩蔽)的本公开的示例，但是替代示例替代地或附加地允许掩码写字段1970的内容直接指定要执行的掩蔽。
立即数字段1972——其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上，该字段是可选的。
类字段1968——其内容在不同类的指令之间进行区分。参考图19A-图19B，该字段的内容在A类和B类指令之间进行选择。在图19A-图19B中，圆角方形用于指示特定的值存在于字段中(例如，在图19A-图19B中分别用于类字段1968的A类1968A和B类1968B)。
A类指令模板
在A类非存储器访问1905的指令模板的情况下，α字段1952被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作1910和无存储器访问的数据变换型操作1915的指令模板分别指定舍入1952A.1和数据变换1952A.2)的RS字段1952A，而β字段1954区分要执行所指定类型的操作中的哪一种。在无存储器访问1905的指令模板中，缩放字段1960、位移字段1962A和位移缩放字段1962B不存在。
无存储器访问的指令模板——完全舍入控制型操作
在无存储器访问的完全舍入控制型操作1910的指令模板中，β字段1954被解释为其(一个或多个)内容提供静态舍入的舍入控制字段1954A。尽管在本公开的所述示例中舍入控制字段1954A包括抑制所有浮点异常(suppress all floating point exception，SAE)字段1956和舍入操作控制字段1958，但是替代示例可支持这两个概念，可将这两个概念编码为同一字段，或仅具有这些概念/字段中的一个或另一个(例如，可仅具有舍入操作控制字段1958)。
SAE字段1956——其内容区分是否禁用异常事件报告；当SAE字段1956的内容指示启用抑制时，给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序。
舍入操作控制字段1958——其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段1958允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本公开的一个示例中，舍入操作控制字段1950的内容覆盖(override)该寄存器值。
无存储器访问的指令模板－数据变换型操作
在无存储器访问的数据变换型操作1915的指令模板中，β字段1954被解释为数据变换字段1954B，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)。
在A类存储器访问1920的指令模板的情况下，α字段1952被解释为驱逐提示字段1952B，其内容区分要使用驱逐提示中的哪一个(在图19A中，对于存储器访问时效性1925的指令模板和存储器访问非时效性1930的指令模板分别指定时效性的1952B.1和非时效性的1952B.2)，而β字段1954被解释为数据操纵字段1954C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换以及目的地的向下转换)。存储器访问1920的指令模板包括缩放字段1960，并可选地包括位移字段1962A或位移缩放字段1962B。
向量存储器指令使用转换支持来执行来自存储器的向量加载以及向存储器的向量存储。如同寻常的向量指令，向量存储器指令以数据元素式的方式从/向存储器传输数据，其中实际被传输的元素由被选为写入掩码的向量掩码的内容规定。
存储器访问的指令模板——时效性的
时效性的数据是可能足够快地被重新使用以从缓存操作受益的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。
存储器访问的指令模板——非时效性的
非时效性的数据是不太可能足够快地被重新使用以从第一级缓存中的缓存操作受益且应当被给予驱逐优先级的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。
B类指令模板
在B类指令模板的情况下，α字段1952被解释为写入掩码控制(Z)字段1952C，其内容区分由写入掩码字段1970控制的写入掩蔽应当是合并还是归零。
在B类非存储器访问1905的指令模板的情况下，β字段1954的一部分被解释为RL字段1957A，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写入掩码控制部分舍入控制类型操作1912的指令模板和无存储器访问的写入掩码控制向量长度(vector length，VSIZE)型操作1917的指令模板分别指定舍入1957A.1和VSIZE1957A.2)，而β字段1954的其余部分区分要执行所指定类型的操作中的哪一种。在无存储器访问1905的指令模板中，缩放字段1960、位移字段1962A和位移缩放字段1962B不存在。
在无存储器访问的写入掩码控制部分舍入控制型操作1910的指令模板中，β字段1954的其余部分被解释为舍入操作字段1959A，并且禁用异常事件报告(给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序)。
舍入操作控制字段1959A——正如舍入操作控制字段1958，其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段1959A允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本公开的一个示例中，舍入操作控制字段1950的内容覆盖该寄存器值。
在无存储器访问的写入掩码控制VSIZE型操作1917的指令模板中，β字段1954的其余部分被解释为向量长度字段1959B，其内容区分要执行多个数据向量长度中的哪一个(例如，128字节、256字节或512字节)。
在B类存储器访问1920的指令模板的情况下，β字段1954的一部分被解释为广播字段1957B，其内容区分是否要执行广播型数据操纵操作，而β字段1954的其余部分被解释为向量长度字段1959B。存储器访问1920的指令模板包括缩放字段1960，并可选地包括位移字段1962A或位移缩放字段1962B。
针对通用向量友好指令格式1900，示出完整操作码字段1974包括格式字段1940、基础操作字段1942和数据元素宽度字段1964。尽管示出了其中完整操作码字段1974包括所有这些字段的一个示例，但是在不支持所有这些字段的示例中，完整操作码字段1974包括少于所有的这些字段。完整操作码字段1974提供操作代码(操作码)。
扩充操作字段1950、数据元素宽度字段1964和写入掩码字段1970允许逐指令地以通用向量友好指令格式指定这些特征。
写入掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。
在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本公开的一些示例中，不同处理器或处理器内的不同核心可支持仅A类、仅B类、或者可支持这两类。举例而言，旨在用于通用计算的高性能通用乱序核心可仅支持B类，旨在主要用于图形和/或科学(吞吐量)计算的核心可仅支持A类，并且旨在用于通用计算和图形和/或科学(吞吐量)计算两者的核心可支持A类和B类两者(当然，具有来自这两类的模板和指令的一些混合、但是并非来自这两类的所有模板和指令的核心在本公开的范围内)。同样，单个处理器可包括多个核心，这多个核心全部都支持相同的类，或者其中不同的核心支持不同的类。举例而言，在具有单独的图形核心和通用核心的处理器中，图形核心中的旨在主要用于图形和/或科学计算的一个核心可仅支持A类，而通用核心中的一个或多个可以是具有旨在用于通用计算的仅支持B类的乱序执行和寄存器重命名的高性能通用核心。不具有单独的图形核心的另一处理器可包括既支持A类又支持B类的一个或多个通用有序或乱序核心。当然，在本公开的不同示例中，来自一类的特征也可在其他类中实现。将使以高级语言编写的程序成为(例如，及时编译或静态编译)各种不同的可执行形式，这些可执行形式包括：1)仅具有由用于执行的目标处理器支持的(一个或多个)类的指令的形式；或者2)具有替代例程并具有控制流代码的形式，该替代例程使用所有类的指令的不同组合来编写，该控制流代码选择这些例程以基于由当前正在执行代码的处理器支持的指令来执行。
示例性专用向量友好指令格式
图20A是图示根据本公开的示例的示例性专用向量友好指令格式的框图。图20A示出专用向量友好指令格式2000，其指定各字段的位置、大小、解释和次序、以及那些字段中的一些字段的值，在这个意义上，该专用向量友好指令格式2000是专用的。专用向量友好指令格式2000可用于扩展x86指令集，并且由此字段中的一些字段与如在现有的x86指令集及其扩展(例如，AVX)中所使用的那些字段类似或相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段和立即数字段一致。图示来自图19A-图19B的字段，来自图20A的字段映射到来自图19A-图19B的字段。
应当理解，虽然出于说明的目的在通用向量友好指令格式1900的上下文中参考专用向量友好指令格式2000描述了本公开的示例，但是本公开不限于专用向量友好指令格式2000，除非另有声明。例如，通用向量友好指令格式1900构想了各种字段的各种可能的大小，而专用向量友好指令格式2000示出为具有特定大小的字段。作为具体示例，尽管在专用向量友好指令格式2000中数据元素宽度字段1964被图示为一比特字段，但是本公开不限于此(即，通用向量友好指令格式1900构想数据元素宽度字段1964的其他大小)。
通用向量友好指令格式1900包括以下列出的按照图20A中图示的顺序的如下字段。
EVEX前缀(字节0-3)2002——以四字节形式进行编码。
格式字段1940(EVEX字节0，比特[7:0])——第一字节(EVEX字节0)是格式字段1940，并且它包含0x62(在本公开的一个示例中，为用于区分向量友好指令格式的唯一值)。
第二－第四字节(EVEX字节1-3)包括提供专用能力的多个比特字段。
REX字段2005(EVEX字节1，比特[7-5])——由EVEX.R比特字段(EVEX字节1，比特[7]–R)、EVEX.X比特字段(EVEX字节1，比特[6]–X)以及(1957BEX字节1，比特[5]–B)组成。EVEX.R、EVEX.X和EVEX.B比特字段提供与对应的VEX比特字段相同的功能，并且使用1补码的形式进行编码，例如，ZMM0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个比特(rrr、xxx和bbb)进行编码，由此可通过对EVEX.R、EVEX.X和EVEX.B相加来形成Rrrr、Xxxx和Bbbb。
REX’字段1910——这是REX’字段1910的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’比特字段(EVEX字节1，比特[4]–R’)。在本公开的一个示例中，该比特与以下指示的其他比特一起以比特反转的格式存储以(在公知x86的32比特模式下)与BOUND指令进行区分，该BOUND指令的实操作码字节是62，但是在MOD R/M字段(在下文中描述)中不接受MOD字段中的值11；本公开的替代示例不以反转的格式存储该指示的比特以及以下其他指示的比特。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R以及来自其他字段的其他RRR来形成R’Rrrr。
操作码映射字段2015(EVEX字节1，比特[3:0]–mmmm)——其内容对隐含的前导操作码字节(0F、0F 38或0F 3)进行编码。
数据元素宽度字段1964(EVEX字节2，比特[7]–W)——由记号EVEX.W表示。EVEX.W用于定义数据类型(32比特数据元素或64比特数据元素)的粒度(大小)。
EVEX.vvvv 2020(EVEX字节2，比特[6:3]-vvvv)——EVEX.vvvv的作用可包括如下：1)EVEX.vvvv对以反转(1补码)形式指定的第一源寄存器操作对象进行编码，并且对具有两个或更多个源操作对象的指令有效；2)EVEX.vvvv对针对特定向量位移以1补码的形式指定的目的地寄存器操作对象进行编码；或者3)EVEX.vvvv不对任何操作对象进行编码，该字段被预留，并且应当包含1111b。由此，EVEX.vvvv字段2020对以反转(1补码)的形式存储的第一源寄存器指定符的4个低阶比特进行编码。取决于该指令，额外不同的EVEX比特字段用于将指定符大小扩展到32个寄存器。
EVEX.U 1968类字段(EVEX字节2，比特[2]-U)——如果EVEX.U＝0，则它指示A类或EVEX.U0；如果EVEX.U＝1，则它指示B类或EVEX.U1。
前缀编码字段2025(EVEX字节2，比特[1:0]-pp)——提供了用于基础操作字段的附加比特。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SIMD前缀的益处(EVEX前缀仅需要2比特，而不是需要字节来表达SIMD前缀)。在一个示例中，为了支持使用以传统格式和以EVEX前缀格式两者的SIMD前缀(66H、F2H、F3H)的传统SSE指令，将这些传统SIMD前缀编码成SIMD前缀编码字段；并且在运行时在被提供给解码器的PLA之前被扩展成传统SIMD前缀(因此，在无需修改的情况下，PLA既可执行传统格式的这些传统指令又可执行EVEX格式的这些传统指令)。虽然较新的指令可将EVEX前缀编码字段的内容直接用作操作码扩展，但是为了一致性，特定示例以类似的方式扩展，但允许由这些传统SIMD前缀指定的不同含义。替代示例可重新设计PLA以支持2比特SIMD前缀编码，并且由此不需要扩展。
α字段1952(EVEX字节3，比特[7]–EH，也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写入掩码控制、以及EVEX.N；也以α图示)——如先前所述，该字段是针对上下文的。
β字段1954(EVEX字节3，比特[6:4]-SSS，也称为EVEX.s2-0、EVEX.r2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB，还以βββ图示)——如前所述，此字段是针对上下文的。
REX’字段1910——这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.V’比特字段(EVEX字节3，比特[3]–V’)。该比特以比特反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。
写入掩码字段1970(EVEX字节3，比特[2:0]-kkk)——其内容指定写入掩码寄存器中的寄存器的索引，如先前所述。在本公开的一个示例中，特定值EVEX.kkk＝000具有暗示没有写入掩码用于特定指令的特殊行为(这能以各种方式实现，包括使用硬连线到所有对象的写入掩码或绕过掩蔽硬件的硬件来实现)。
实操作码字段2030(字节4)还被称为操作码字节。操作码的一部分在该字段中被指定。
MOD R/M字段2040(字节5)包括MOD字段2042、Reg字段2044和R/M字段2046。如先前所述的，MOD字段2042的内容将存储器访问操作和非存储器访问操作区分开。Reg字段2044的作用可被归结为两种情形：对目的地寄存器操作对象或源寄存器操作对象进行编码；或者被视为操作码扩展，并且不用于对任何指令操作对象进行编码。R/M字段2046的作用可包括如下：对引用存储器地址的指令操作对象进行编码；或者对目的地寄存器操作对象或源寄存器操作对象进行编码。
缩放、索引、基址(Sacle,Index,Base，SIB)字节(字节6)——如先前所述的，缩放字段1950的内容用于存储器地址生成。SIB.xxx 2054和SIB.bbb 2056——先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。
位移字段1962A(字节7-10)——当MOD字段2042包含10时，字节7-10是位移字段1962A，并且它与传统32比特位移(disp32)一样地工作，并且以字节粒度工作。
位移因数字段1962B(字节7)——当MOD字段2042包含01时，字节7是位移因数字段1962B。该字段的位置与以字节粒度工作的传统x86指令集8比特位移(disp8)的位置相同。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移之间寻址；在64字节缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8比特；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段1962B是disp8的重新解释；当使用位移因数字段1962B时，通过将位移因数字段的内容乘以存储器操作对象访问的大小(N)来确定实际位移。该类型的位移被称为disp8*N。这减小了平均指令长度(单个字节用于位移，但具有大得多的范围)。此类经压缩的位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移的冗余低阶比特不需要被编码。换句话说，位移因数字段1962B替代传统x86指令集8比特位移。由此，位移因数字段1962B以与x86指令集8比特位移相同的方式被编码(因此，在ModRM/SIB编码规则中没有变化)，唯一的不同在于，将disp8超载至disp8*N。换句话说，在编码规则或编码长度方面没有变化，而仅在有硬件对位移值的解释方面有变化(这需要将位移按比例缩放存储器操作对象的大小以获得字节式地址偏移)。立即数字段1972如先前所述地操作。
完整操作码字段
图20B是图示根据本公开的一个示例的构成完整操作码字段1974的具有专用向量友好指令格式2000的字段的框图。具体地，完整操作码字段1974包括格式字段1940、基础操作字段1942和数据元素宽度(W)字段1964。基础操作字段1942包括前缀编码字段2025、操作码映射字段2015和实操作码字段2030。
寄存器索引字段
图20C是图示根据本公开的一个示例的构成寄存器索引字段1944的具有专用向量友好指令格式2000的字段的框图。具体地，寄存器索引字段1944包括REX字段2005、REX’字段2010、MODR/M.reg字段2044、MODR/M.r/m字段2046、VVVV字段2020、xxx字段2054和bbb字段2056。
扩充操作字段
图20D是图示根据本公开的一个示例的构成扩充操作字段1950的具有专用向量友好指令格式2000的字段的框图。当类(U)字段1968包含0时，它表明EVEX.U0(A类1968A)；当它包含1时，它表明EVEX.U1(B类1968B)。当U＝0且MOD字段2042包含11(表明无存储器访问操作)时，α字段1952(EVEX字节3，比特[7]–EH)被解释为rs字段1952A。当rs字段1952A包含1(舍入1952A.1)时，β字段1954(EVEX字节3，比特[6:4]–SSS)被解释为舍入控制字段1954A。舍入控制字段1954A包括一比特SAE字段1956和两比特舍入操作字段1958。当rs字段1952A包含0(数据变换1952A.2)时，β字段1954(EVEX字节3，比特[6:4]–SSS)被解释为三比特数据变换字段1954B。当U＝0且MOD字段2042包含00、01或10(表明存储器访问操作)时，α字段1952(EVEX字节3，比特[7]–EH)被解释为驱逐提示(EH)字段1952B，并且β字段1954(EVEX字节3，比特[6:4]–SSS)被解释为三比特数据操纵字段1954C。
当U＝1时，α字段1952(EVEX字节3，比特[7]–EH)被解释为写入掩码控制(Z)字段1952C。当U＝1且MOD字段2042包含11(表明无存储器访问操作)时，β字段1954的一部分(EVEX字节3，比特[4]–S0)被解释为RL字段1957A；当它包含1(舍入1957A.1)时，β字段1954的其余部分(EVEX字节3，比特[6-5]–S2-1)被解释为舍入操作字段1959A，而当RL字段1957A包含0(VSIZE 1957.A2)时，β字段1954的其余部分(EVEX字节3，比特[6-5]-S2-1)被解释为向量长度字段1959B(EVEX字节3，比特[6-5]–L1-0)。当U＝1且MOD字段2042包含00、01或10(表明存储器访问操作)时，β字段1954(EVEX字节3，比特[6:4]–SSS)被解释为向量长度字段1959B(EVEX字节3，比特[6-5]–L1-0)和广播字段1957B(EVEX字节3，比特[4]–B)。
示例性寄存器体系结构
图21是根据本公开的一个示例的寄存器体系结构2100的框图。在所图示的示例中，有32个512比特宽的向量寄存器2110；这些寄存器被引用为zmm0到zmm31。较低的16个zmm寄存器的较低阶256个比特覆盖(overlay)在寄存器ymm0-16上。较低的16个zmm寄存器的较低阶128个比特(ymm寄存器的较低阶128个比特)覆盖在寄存器xmm0-15上。专用向量友好指令格式2000对这些被覆盖的寄存器堆操作，如在以下表格中所图示。
换句话说，向量长度字段1959B在最大长度与一个或多个其他较短长度之间进行选择，其中每一个此类较短长度是前一长度的一半，并且不具有向量长度字段1959B的指令模板在最大向量长度上操作。此外，在一个示例中，专用向量友好指令格式2000的B类指令模板对紧缩(packed)或标量单/双精度浮点数据以及紧缩或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于示例，较高阶数据元素位置要么保持与在指令之前相同，要么归零。
写入掩码寄存器2115——在所图示的示例中，存在8个写入掩码寄存器(k0至k7)，每一写入掩码寄存器的大小是64比特。在替代示例中，写入掩码寄存器2115的大小是16比特。如先前所述，在本公开的一个示例中，向量掩码寄存器k0无法用作写入掩码；当将正常指示k0的编码用作写入掩码时，它选择硬连线的写入掩码0xFFFF，从而有效地禁止写入掩蔽用于那个指令。
通用寄存器2125——在所示出的示例中，有十六个64比特通用寄存器，这些寄存器与现有的x86寻址模式一起使用以对存储器操作对象寻址。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。
标量浮点栈寄存器堆(x87栈)2145，在其上面重叠了MMX紧缩整数平坦寄存器堆2150——在所图示的示例中，x87栈是用于使用x87指令集扩展来对32/64/80比特浮点数据执行标量浮点操作的八元素栈；而使用MMX寄存器来对64比特紧缩整数数据执行操作，以及为在MMX与XMM寄存器之间执行的一些操作保存操作对象。
本公开的替代示例可以使用更宽的或更窄的寄存器。另外，本公开的替代示例可以使用更多、更少或不同的寄存器堆和寄存器。
示例性核心体系结构、处理器和计算机体系结构
处理器核心能以不同方式、出于不同的目的、在不同的处理器中实现。例如，此类核心的实现可以包括：1)旨在用于通用计算的通用有序核心；2)旨在用于通用计算的高性能通用乱序核心；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核心。不同处理器的实现可包括：1)CPU，其包括旨在用于通用计算的一个或多个通用有序核心和/或旨在用于通用计算的一个或多个通用乱序核心；以及2)协处理器，其包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核心。此类不同的处理器导致不同的计算机系统体系结构，这些计算机系统体系结构可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但在分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，此类协处理器有时被称为专用逻辑或被称为专用核心，该专用逻辑诸如，集成图形和/或科学(吞吐量)逻辑)；以及4)片上系统，其可以将所描述的CPU(有时被称为(一个或多个)应用核心或(一个或多个)应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上。接着描述示例性核心体系结构，随后描述示例性处理器和计算机体系结构。
示例性核心体系结构
有序和乱序核心框图
图22A是图示根据本公开的各示例的示例性有序管线和示例性的寄存器重命名的乱序发出/执行管线的框图。图22B是示出根据本公开的各示例的要包括在处理器中的有序体系结构核心的示例性示例和示例性的寄存器重命名的乱序发出/执行体系结构核心的框图。图22A-图22B中的实线框图示有序管线和有序核心，而虚线框的可选增加图示寄存器重命名的、乱序发出/执行管线和核心。考虑到有序方面是乱序方面的子集，将描述乱序方面。
在图22A中，处理器管线2200包括取得(fetch)阶段2202、长度解码阶段2204、解码阶段2206、分配阶段2208、重命名阶段2210、调度(也被称为调遣或发出)阶段2212、寄存器读取/存储器读取阶段2214、执行阶段2216、写回/存储器写入阶段2218、异常处置阶段2222和提交阶段2224。
图22B示出处理器核心2290，该处理器核心2290包括前端单元2230，该前端单元2230耦合到执行引擎单元2250，并且前端单元2230和执行引擎单元2250两者都耦合到存储器单元2270。核心2290可以是精简指令集计算(reduced instruciton set computing，RISC)核心、复杂指令集计算(complex instruction set computing，CISC)核心、超长指令字(very long instruction word，VLIW)核心、或混合或替代性核心类型。作为又一选项，核心2290可以是专用核心，诸如例如，网络或通信核心、压缩引擎、协处理器核心、通用计算图形处理单元(general purpose computing graphics processing unit，GPGPU)核心、图形核心，等等。
前端单元2230包括分支预测单元2232，该分支预测单元2232耦合到指令缓存单元2234，该指令缓存单元2234耦合到指令转译后备缓冲器(translation loodaside buffer，TLB)2236，该指令转译后备缓冲器2236耦合到指令取得单元2238，该指令取得单元2238耦合到解码单元2240。解码单元2240(或解码器或解码器单元)可对指令解码(例如，宏指令)，并且生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元2240可使用各种不同的机制来实现。合适机制的示例包括但不限于，查找表、硬件实现、可编程逻辑阵列(programmable logic array，PLA)、微代码只读存储器(read only memory，ROM)等。在一个示例中，核心2290包括存储用于某些宏指令的微代码的微代码ROM或其他介质(例如，在解码单元2240中，或以其他方式在前端单元2230内)。解码单元2240耦合到执行引擎单元2250中的重命名/分配器单元2252。
执行引擎单元2250包括重命名/分配器单元2252，该重命名/分配器单元2252耦合到引退单元2254和一个或多个调度器单元的集合2256。(一个或多个)调度器单元2256表示任何数量的不同调度器，包括预留站、中央指令窗等。(一个或多个)调度器单元2256耦合到(一个或多个)物理寄存器堆单元2258。(一个或多个)物理寄存器堆单元2258中的每一个物理寄存器堆单元表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如，标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点，状态(例如，作为要执行的下一个指令的地址的指令指针)等等。在一个示例中，(一个或多个)物理寄存器堆单元2258包括向量寄存器单元、写入掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供体系结构向量寄存器、向量掩码寄存器和通用寄存器。(一个或多个)物理寄存器堆单元2258由引退单元2254重叠，以图示可实现寄存器重命名和乱序执行的各种方式(例如，使用(一个或多个)重排序缓冲器和(一个或多个)引退寄存器堆；使用(一个或多个)未来的堆、(一个或多个)历史缓冲器、(一个或多个)引退寄存器堆；使用寄存器图谱和寄存器池，等等)。引退单元2254和(一个或多个)物理寄存器堆单元2258耦合到(一个或多个)执行集群2260。(一个或多个)执行集群2260包括一个或多个执行单元的集合2262以及一个或多个存储器访问单元的集合2264。执行单元2262可执行各种操作(例如，移位、加法、减法、乘法)并可对各种数据类型(例如，标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点)执行。尽管一些示例可以包括专用于特定功能或功能集合的多个执行单元，但是其他示例可包括仅一个执行单元或全都执行所有功能的多个执行单元。(一个或多个)调度器单元2256、(一个或多个)物理寄存器堆单元2258和(一个或多个)执行集群2260示出为可能有多个，因为某些示例为某些类型的数据/操作创建分开的管线(例如，标量整数管线、标量浮点/紧缩整数/紧缩浮点/向量整数/向量浮点管线，和/或各自具有其自身的调度器单元、(一个或多个)物理寄存器堆单元和/或执行集群的存储器访问管线——并且在分开的存储器访问管线的情况下，实现其中仅该管线的执行集群具有(一个或多个)存储器访问单元2264的某些示例)。还应当理解，在使用分开的管线的情况下，这些管线中的一个或多个可以是乱序发出/执行，并且其余管线可以是有序的。
存储器访问单元的集合2264耦合到存储器单元2270，该存储器单元2270包括数据TLB单元2272，该数据TLB单元2272耦合到数据缓存单元2274，该数据缓存单元2274耦合到第二级(L2)缓存单元2276。在一个示例性示例中，存储器访问单元2264可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合到存储器单元2270中的数据TLB单元2272。指令缓存单元2234还耦合到存储器单元2270中的第二级(L2)缓存单元2276。L2缓存单元2276耦合到一个或多个其他级别的缓存，并最终耦合到主存储器。
在某些示例中，预取电路2278被包括以预取数据，例如从而预测访问地址并将针对那些地址的数据(例如，从存储器2280)带至一个或多个缓存中。
作为示例，示例性寄存器重命名的乱序发出/执行核心体系结构可如下所述地实现管线2200：1)指令取得2238执行取得阶段2202和长度解码阶段2204；2)解码单元2240执行解码阶段2206；3)重命名/分配器单元2252执行分配阶段2208和重命名阶段2210；4)(一个或多个)调度器单元2256执行调度阶段2212；5)(一个或多个)物理寄存器堆单元2258和存储器单元2270执行寄存器读取/存储器读取阶段2214；执行集群2260执行执行阶段2216；6)存储器单元2270和(一个或多个)物理寄存器堆单元2258执行写回/存储器写入阶段2218；7)各单元可牵涉到异常处置阶段2222；以及8)引退单元2254和(一个或多个)物理寄存器堆单元2258执行提交阶段2224。
核心2290可支持一个或多个指令集(例如，x86指令集(具有已与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集(具有诸如NEON的可选的附加扩展))，其中包括本文中描述的(一个或多个)指令。在一个示例中，核心2290包括用于支持紧缩数据指令集扩展(例如，AVX1、AVX2)的逻辑，由此允许使用紧缩数据来执行由许多多媒体应用使用的操作。
应当理解，核心可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，各种方式包括时分多线程化、同时多线程化(其中单个物理核心为物理核心正在同时多线程化的线程中的每一个线程提供逻辑核心)、或其组合(例如，时分取得和解码以及此后的诸如超线程化技术中的同时多线程化)。
尽管在乱序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序体系结构中使用寄存器重命名。尽管所图示的处理器的示例还包括分开的指令和数据缓存单元2234/2274以及共享的L2缓存单元2276，但是替代示例可以具有用于指令和数据两者的单个内部缓存，诸如例如，第一级(L1)内部缓存或多个级别的内部缓存。在一些示例中，该系统可包括内部缓存和在核心和/或处理器外部的外部缓存的组合。或者，所有缓存都可以在核心和/或处理器的外部。
具体的示例性有序核心体系结构
图23A-图23B图示更具体的示例性有序核心体系结构的框图，该核心将是芯片中的若干逻辑块(包括相同类型和/或不同类型的其他核心)中的一个逻辑块。取决于应用，逻辑块通过高带宽互连网络(例如，环形网络)与一些固定的功能逻辑、存储器I/O接口和其他必要的I/O逻辑进行通信。
图23A是根据本公开的示例的单个处理器核心以及它至管芯上互连网络2302的连接及其第二级(L2)缓存的本地子集2304的框图。在一个示例中，指令解码单元2300支持具有紧缩数据指令集扩展的x86指令集。L1缓存2306允许对进入标量和向量单元中的、对缓存存储器的低等待时间访问。尽管在一个示例中(为了简化设计)，标量单元2308和向量单元2310使用分开的寄存器集合(分别为标量寄存器2312和向量寄存器2314)，并且在这些寄存器之间传输的数据被写入到存储器，并随后从第一级(L1)缓存2306读回，但是本公开的替代示例可以使用不同的方法(例如，使用单个寄存器集合或包括允许数据在这两个寄存器堆之间传输而无需被写入和读回的通信路径)。
L2缓存的本地子集2304是全局L2缓存的一部分，该全局L2缓存被划分成多个分开的本地子集，每个处理器核心一个本地子集。每个处理器核心具有到其自身的L2缓存的本地子集2304的直接访问路径。由处理器核心读取的数据被存储在其L2缓存子集2304中，并且可以与其他处理器核心访问其自身的本地L2缓存子集并行地被快速访问。由处理器核心写入的数据被存储在其自身的L2缓存子集2304中，并在必要的情况下从其他子集转储清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核心、L2缓存和其他逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012比特宽。
图23B是根据本公开的示例的图23A中的处理器核心的一部分的展开图。图23B包括L1缓存2304的L1数据缓存2306A部分，以及关于向量单元2310和向量寄存器2314的更多细节。具体地，向量单元2310是16宽向量处理单元(VPU)(见16宽ALU 2328)，该单元执行整数、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元2320支持对寄存器输入的混合，通过数值转换单元2322A-B支持数值转换，并且通过复制单元2324支持对存储器输入的复制。写入掩码寄存器2326允许谓词所得的向量写入。
图24是根据本公开的示例的可具有多于一个的核心、可具有集成存储器控制器、以及可具有集成图形器件的处理器2400的框图。图24中的实线框图示具有单个核心2402A、系统代理2410、一个或多个总线控制器单元的集合2416的处理器2400，而虚线框的可选增加图示具有多个核心2402A-N、系统代理单元2410中的一个或多个集成存储器控制器单元的集合2414以及专用逻辑2408的替代处理器2400。
因此，处理器2400的不同实现可包括：1)CPU，其中专用逻辑2408是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核心)，并且核心2402A-N是一个或多个通用核心(例如，通用有序核心、通用乱序核心、这两者的组合)；2)协处理器，其中核心2402A-N是旨在主要用于图形和/或科学(吞吐量)的大量专用核心；以及3)协处理器，其中核心2402A-N是大量通用有序核心。因此，处理器2400可以是通用处理器、协处理器或专用处理器，诸如例如，网络或通信处理器、压缩引擎、图形处理器、GPGPU(general purpose graphicsprocessing unit，通用图形处理单元)、高吞吐量的集成众核(many integrated core，MIC)协处理器(包括30个或更多核心)、嵌入式处理器，等等。该处理器可以被实现在一个或多个芯片上。处理器2400可以是一个或多个基板的一部分，和/或可使用多种工艺技术(诸如例如，BiCMOS、CMOS、或NMOS)中的任何技术被实现在一个或多个基板上。
存储器层次体系包括核心内的一个或多个级别的缓存、一个或多个共享缓存单元的集合2406、以及耦合到集成存储器控制器单元的集合2414的外部存储器(未示出)。共享缓存单元的集合2406可包括一个或多个中间级别的缓存，诸如，第二级(L2)、第三级(L3)、第四级(L4)或其他级别的缓存、最后一级缓存(last level cache，LLC)和/或以上各项的组合。虽然在一个示例中，基于环的互连单元2412将集成图形逻辑2408、共享缓存单元的集合2406以及系统代理单元2410/(一个或多个)集成存储器控制器单元2414互连，但是替代示例可使用任何数量的公知技术来互连此类单元。在一个示例中，在一个或多个缓存单元2406与核心2402A-N之间维持一致性。
在一些示例中，一个或多个核心2402A-N能够实现多线程化。系统代理2410包括协调和操作核心2402A-N的那些组件。系统代理单元2410可包括例如功率控制单元(powercontrol unit，PCU)和显示单元。PCU可以是对核心2402A-N以及集成图形逻辑2408的功率状态进行调节所需的逻辑和组件，或可包括这些逻辑和组件。显示单元用于驱动一个或多个外部连接的显示器。
核心2402A-N在体系结构指令集方面可以是同构的或异构的；即，核心2402A-N中的两个或更多个核心可能能够执行相同的指令集，而其他核心可能能够执行该指令集的仅仅子集或不同的指令集。
示例性计算机体系结构
图25-图28是示例性计算机体系结构的框图。本领域中已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(digital signal processor，DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含如本文中所公开的处理器和/或其他执行逻辑的各种各样的系统或电子设备一般都是合适的。
现在参考图25，所示出的是根据本公开一个示例的系统2500的框图。系统2500可以包括一个或多个处理器2510、2515，这些处理器耦合到控制器中枢2520。在一个示例中，控制器中枢2520包括图形存储器控制器中枢(graphics memory controller hub，GMCH)2590和输入/输出中枢(Input/Output Hub，IOH)2550(其可以在分开的芯片上)；GMCH 2590包括存储器和图形控制器，存储器2540和协处理器2545耦合到该存储器和图形控制器；IOH2550将输入/输出(input/output，I/O)设备2560耦合到GMCH 2590。或者，存储器和图形控制器中的一个或这两者被集成在(如本文中所描述的)处理器内，存储器2540和协处理器2545直接耦合到处理器2510，并且控制器中枢2520与IOH 2550处于单个芯片中。存储器2540可以包括代码2540A，例如其存储当被执行时使得处理器执行本公开的任何方法的代码。
附加的处理器2515的可选性在图25中通过虚线来表示。每一处理器2510、2515可包括本文中描述的处理核心中的一个或多个，并且可以是处理器2400的某一版本。
存储器2540可以是例如动态随机存取存储器(dynamic random memory，DRAM)、相变存储器(phase change memory，PCM)或这两者的组合。对于至少一个示例，控制器中枢2520经由诸如前端总线(frontside bus，FSB)之类的多点分支(multi-drop)总线、诸如快速路径互连(QuickPath Interconnect，QPI)之类的点到点接口、或者类似的连接2595来与(一个或多个)处理器2510、2515进行通信。
在一个示例中，协处理器2545是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。在一个示例中，控制器中枢2520可以包括集成图形加速器。
在物理资源2510、2515之间可以存在包括体系结构、微体系结构、热、功耗特性等一系列品质度量方面的各种差异。
在一个示例中，处理器2510执行控制一般类型的数据处理操作的指令。嵌入在这些指令内的可以是协处理器指令。处理器2510将这些协处理器指令识别为具有应当由附连的协处理器2545执行的类型。因此，处理器2510在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发出到协处理器2545。(一个或多个)协处理器2545接受并执行所接收的协处理器指令。
现在参见图26，所示出的是根据本公开的示例的第一更具体的示例性系统2600的框图。如图26中所示，多处理器系统2600是点到点互连系统，并且包括经由点到点互连2650耦合的第一处理器2670和第二处理器2680。处理器2670和2680中的每一个都可以是处理器2400的某一版本。在本公开的一个示例中，处理器2670和2680分别是处理器2510和2515，而协处理器2638是协处理器2545。在另一示例中，处理器2670和2680分别是处理器2510和协处理器2545。
处理器2670和2680示出为分别包括集成存储器控制器(integrated memorycontroller，IMC)单元2672和2682。处理器2670还包括作为其总线控制器单元的一部分的点到点(point-to-point，P-P)接口2676和2678；类似地，第二处理器2680包括P-P接口2686和2688。处理器2670、2680可以经由使用点到点(P-P)接口电路2678、2688的P-P接口2650来交换信息。如图26中所示，IMC 2672和2682将处理器耦合到相应的存储器，即存储器2632和存储器2634，这些存储器可以是本地附连到相应处理器的主存储器的部分。
处理器2670、2680可各自经由使用点到点接口电路2676、2694、2686、2698的各个P-P接口2652、2654来与芯片组2690交换信息。芯片组2690可以可选地经由高性能接口2639来与协处理器2638交换信息。在一个示例中，协处理器2638是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。
共享缓存(未示出)可被包括在任一处理器中，或在这两个处理器的外部但经由P-P互连与这些处理器连接，使得如果处理器被置于低功率模式，则任一个或这两个处理器的本地缓存信息可被存储在共享缓存中。
芯片组2690可以经由接口2696耦合到第一总线2616。在一个示例中，第一总线2616可以是外围组件互连(Peripheral Component Interconnect，PCI)总线或诸如PCI快速(PCI Express)总线或另一第三代I/O互连总线之类的总线，但是本公开的范围不限于此。
如图26中所示，各种I/O设备2614可连同总线桥2618一起耦合到第一总线2616，该总线桥2618将第一总线2616耦合到第二总线2620。在一个示例中，诸如协处理器、高吞吐量MIC处理器、GPGPU、加速器(诸如例如，图形加速器或数字信号处理(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器2615耦合到第一总线2616。在一个示例中，第二总线2620可以是低引脚数(low pin count，LPC)总线。在一个示例中，各种设备可耦合到第二总线2620，这些设备包括例如键盘和/或鼠标2622、通信设备2627以及存储单元2628，该存储单元2628诸如可包括指令/代码和数据2630的盘驱动器或者其他大容量存储设备。此外，音频I/O 2624可以被耦合到第二总线2620。注意，其他体系结构是可能的。例如，代替图26的点到点体系结构，系统可以实现多分支总线或其他此类体系结构。
现在参考图27，示出的是根据本公开的示例的第二更具体的示例性系统2700的框图。图26和27中的类似元件使用类似的附图标记，并且从图27中省略了图26的某些方面以避免混淆图27的其他方面。
图27图示处理器2670、2680可分别包括集成存储器和I/O控制逻辑(“controllogic，CL”)2672和2682。因此，CL 2672、2682包括集成存储器控制器单元，并包括I/O控制逻辑。图27图示不仅存储器2632、2634耦合到CL 2672、2682，而且I/O设备2714也耦合到控制逻辑2672、2682。传统I/O设备2715被耦合到芯片组2690。
现在参考图28，示出的是根据本公开的示例的SoC 2800的框图。图24中的类似要素使用类似的附图标记。另外，虚线框是更先进的SoC上的可选的特征。在图28中，(一个或多个)互连单元2802被耦合到：应用处理器2810，其包括一个或多个核心的集合2402A-N的集合以及(一个或多个)共享缓存单元2406；系统代理单元2410；(一个或多个)总线控制器单元2416；(一个或多个)集成存储器控制器单元2414；一个或多个协处理器的集合2820，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(static random access memory，SRAM)单元2830；直接存储器访问(direct memoryaccess，DMA)单元2832；以及用于耦合到一个或多个外部显示器的显示单元2840。在一个示例中，(一个或多个)协处理器2820包括专用处理器，诸如例如，网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器，等等。
本文公开(例如，的机制)的各示例可以被实现在硬件、软件、固件或此类实现方式的组合中。本公开的示例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。
可将程序代码(诸如，图26中图示的代码2630)应用于输入指令，以执行本文中描述的功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有处理器的任何系统，该处理器诸如例如，数字信号处理器(DSP)、微控制器、专用集成电路(application specific integrated circuit，ASIC)或微处理器。
程序代码可以用高级的面向过程的编程语言或面向对象的编程语言来实现，以便与处理系统通信。如果需要，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定的编程语言的范围。在任何情况下，该语言可以是编译语言或解释语言。
至少一个示例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，该指令表示处理器中的各种逻辑，该指令在被机器读取时使得该机器制造用于执行本文中所述的技术的逻辑。被称为“IP核心”的此类表示可以被存储在有形的机器可读介质上，并可被供应给各个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。
此类机器可读存储介质可以包括但不限于通过机器或设备制造或形成的制品的非暂态、有形布置，其包括存储介质，诸如硬盘；任何其他类型的盘，包括软盘、光盘、致密盘只读存储器(compact disk read-only memory，CD-ROM)、可重写致密盘(compack diskrewritable，CD-RW)以及磁光盘；半导体器件，诸如，只读存储器(ROM)、诸如动态随机存取存储器(dynamic random access memory，DRAM)和静态随机存取存储器(static randomaccess memory，SRAM)的随机存取存储器(random access memory，RAM)、可擦除可编程只读存储器(erasable programmable read-only memories，EPROM)、闪存、电可擦除可编程只读存储器(electrically erasable programmable read-only memory，EEPROM)；相变存储器(phase change memory，PCM)；磁卡或光卡；或适于存储电子指令的任何其他类型的介质。
因此，本公开的示例还包括非暂态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(Hardware Description Language，HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些示例也被称为程序产品。
仿真(包括二进制转译、代码变形等)
在一些情况下，指令转换器可用于将指令从源指令集转换至目标指令集。例如，指令转换器可以将指令转译(例如，使用静态二进制转译、包括动态编译的动态二进制转译)、变形、仿真或以其他方式转换成要由核心处理的一个或多个其他指令。指令转换器可以用软件、硬件、固件、或其组合来实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。
图29是根据本公开的示例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所图示的示例中，指令转换器是软件指令转换器，但替代地，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图29示出可使用x86编译器2904来编译高级语言2902形式的程序，以生成可由具有至少一个x86指令集核心的处理器2916原生执行的x86二进制代码2906。具有至少一个x86指令集核心的处理器2916表示通过兼容地执行或以其他方式处理以下各项来执行与具有至少一个x86指令集核心的处理器基本相同的功能的任何处理器：1)/>x86指令集核心的指令集的实质部分，或2)目标为在具有至少一个x86指令集核心的/>处理器上运行以便取得与具有至少一个x86指令集核心的/>处理器基本相同的结果的应用或其他软件的目标代码版本。x86编译器2904表示可操作用于生成x86二进制代码2906(例如，目标代码)的编译器，该二进制代码可通过或不通过附加的链接处理在具有至少一个x86指令集核心的处理器2916上执行。类似地，图29示出可以使用替代性指令集编译器2908来编译高级语言2902形式的程序，以生成可以由没有至少一个x86指令集核心的处理器2914(例如，具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核心的处理器)原生执行的替代性指令集二进制代码2910。指令转换器2912用于将x86二进制代码2906转换成可以由没有x86指令集核心的处理器2914原生执行的代码。该转换后的代码不大可能与替代性指令集二进制代码2910相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作，并且由来自替代指令集的指令构成。因此，指令转换器2912通过仿真、模拟或任何其他过程来表示允许没有x86指令集处理器或核心的处理器或其他电子设备执行x86二进制代码2906的软件、固件、硬件或其组合。/>

Claims (24)

1.一种装置，包括：
硬件处理器核心；以及
加速器电路，所述加速器电路耦合到所述硬件处理器核心，所述加速器电路包括工作调遣器电路和一个或多个工作执行电路，用于响应于从所述硬件处理器核心发送的单个描述符而进行以下操作：
当所述单个描述符的字段是第一值时，使得单个作业由所述工作调遣器电路发送到所述一个或多个工作执行电路中的单个工作执行电路以执行所述单个描述符中指示的操作，以生成输出，以及
当所述单个描述符的字段是不同的第二值时，使得多个作业由所述工作调遣器电路发送到所述一个或多个工作执行电路以执行所述单个描述符中指示的所述操作，以生成所述输出作为单个流。
2.如权利要求1所述的装置，其中，所述单个描述符包括第二字段，所述第二字段在被设置为第一值时指示所述单个描述符的传输大小字段指示用于所述操作的输入中的字节数量，并且所述第二字段在被设置为不同的第二值时指示所述单个描述符的所述传输大小字段指示用于所述操作的所述输入中的区块大小和区块数量。
3.如权利要求2所述的装置，其中，当所述第二字段被设置为所述不同的第二值时，所述工作调遣器电路使得所述一个或多个工作执行电路响应于接收到所述输入的多个区块中的第一区块而开始所述操作。
4.如权利要求1所述的装置，其中，所述单个描述符包括第二字段，所述第二字段在被设置为第一值时指示所述单个描述符的源地址字段或目的地地址字段分别指示用于所述操作的输入或所述输出的单个连续块的位置，并且所述第二字段在被设置为不同的第二值时指示所述单个描述符的所述源地址字段或所述目的地地址字段分别指示所述输入或所述输出的多个不连续位置的列表。
5.如权利要求1所述的装置，其中，当所述单个描述符的字段是所述不同的第二值时，所述工作调遣器电路用于响应于所述多个作业中的紧接在前的作业正被所述一个或多个工作执行电路完成，通过等待将所述多个作业中的下一个作业发送到所述一个或多个工作执行电路来对所述多个作业进行串行化。
6.如权利要求1所述的装置，其中，当所述单个描述符的字段是所述不同的第二值时，所述工作调遣器电路用于将所述多个作业并行地发送到多个工作执行电路。
7.如权利要求1所述的装置，其中，当所述单个描述符的字段是所述不同的第二值并且所述单个描述符的元数据标记字段被设置时，所述加速器电路用于将元数据插入到输出的所述单个流中。
8.如权利要求1-7中任一项所述的装置，其中，当所述单个描述符的字段是所述不同的第二值并且所述单个描述符的附加值字段被设置时，所述加速器电路用于将一个或多个附加值插入到输出的所述单个流中。
9.一种方法，包括：
通过系统的硬件处理器核心将单个描述符发送到加速器电路，所述加速器电路耦合到所述硬件处理器核心并且包括工作调遣器电路和一个或多个工作执行电路；
响应于接收到所述单个描述符，使得单个作业由所述工作调遣器电路发送到所述一个或多个工作执行电路中的单个工作执行电路以在所述单个描述符的字段是第一值时执行所述单个描述符中指示的操作，以生成输出；以及
响应于接收到所述单个描述符，使得多个作业由所述工作调遣器电路发送到所述一个或多个工作执行电路以在所述单个描述符的字段是不同的第二值时执行所述单个描述符中指示的所述操作，以生成所述输出作为单个流。
10.如权利要求9所述的方法，其中，所述单个描述符包括第二字段，所述第二字段在被设置为第一值时指示所述单个描述符的传输大小字段指示用于所述操作的输入中的字节数量，并且所述第二字段在被设置为不同的第二值时指示所述单个描述符的所述传输大小字段指示用于所述操作的所述输入中的区块大小和区块数量。
11.如权利要求10所述的方法，其中，当所述第二字段被设置为所述不同的第二值时，所述工作调遣器电路使得所述一个或多个工作执行电路响应于接收到所述输入的多个区块中的第一区块而开始所述操作。
12.如权利要求9所述的方法，其中，所述单个描述符包括第二字段，所述第二字段在被设置为第一值时指示所述单个描述符的源地址字段或目的地地址字段分别指示用于所述操作的输入或所述输出的单个连续块的位置，并且所述第二字段在被设置为不同的第二值时指示所述单个描述符的所述源地址字段或所述目的地地址字段分别指示所述输入或所述输出的多个不连续位置的列表。
13.如权利要求9所述的方法，其中，当所述单个描述符的字段是所述不同的第二值时，所述工作调遣器电路响应于所述多个作业中的紧接在前的作业正被所述一个或多个工作执行电路完成，通过等待将所述多个作业中的下一个作业发送到所述一个或多个工作执行电路来对所述多个作业进行串行化。
14.如权利要求9所述的方法，其中，当所述单个描述符的字段是所述不同的第二值时，所述工作调遣器电路将所述多个作业并行地发送到多个工作执行电路。
15.如权利要求9所述的方法，其中，当所述单个描述符的字段是所述不同的第二值并且所述单个描述符的元数据标记字段被设置时，所述加速器电路将元数据插入到输出的所述单个流中。
16.如权利要求9-15中任一项所述的方法，其中，当所述单个描述符的字段是所述不同的第二值并且所述单个描述符的附加值字段被设置时，所述加速器电路将一个或多个附加值插入到输出的所述单个流中。
17.一种装置，包括：
硬件处理器核心，包括：
解码器电路，用于将包括操作码的指令解码成经解码的指令，所述操作码用于指示执行电路生成单个描述符并且使得所述单个描述符被发送到耦合到所述硬件处理器核心的加速器电路，以及
所述执行电路，用于根据所述操作码来执行所述经解码的指令；以及
所述加速器电路，包括工作调遣器电路和一个或多个工作执行电路，用于响应于从所述硬件处理器核心发送的所述单个描述符而进行以下操作：
当所述单个描述符的字段是第一值时，使得单个作业由所述工作调遣器电路发送到所述一个或多个工作执行电路中的单个工作执行电路以执行所述单个描述符中指示的操作，以生成输出，以及
当所述单个描述符的字段是不同的第二值时，使得多个作业由所述工作调遣器电路发送到所述一个或多个工作执行电路以执行所述单个描述符中指示的所述操作，以生成所述输出作为单个流。
18.如权利要求17所述的装置，其中，所述单个描述符包括第二字段，所述第二字段在被设置为第一值时指示所述单个描述符的传输大小字段指示用于所述操作的输入中的字节数量，并且所述第二字段在被设置为不同的第二值时指示所述单个描述符的所述传输大小字段指示用于所述操作的所述输入中的区块大小和区块数量。
19.如权利要求18所述的装置，其中，当所述第二字段被设置为所述不同的第二值时，所述工作调遣器电路使得所述一个或多个工作执行电路响应于接收到所述输入的多个区块中的第一区块而开始所述操作。
20.如权利要求17所述的装置，其中，所述单个描述符包括第二字段，所述第二字段在被设置为第一值时指示所述单个描述符的源地址字段或目的地地址字段分别指示用于所述操作的输入或所述输出的单个连续块的位置，并且所述第二字段在被设置为不同的第二值时指示所述单个描述符的所述源地址字段或所述目的地地址字段分别指示所述输入或所述输出的多个不连续位置的列表。
21.如权利要求17所述的装置，其中，当所述单个描述符的字段是所述不同的第二值时，所述工作调遣器电路用于响应于所述多个作业中的紧接在前的作业正被所述一个或多个工作执行电路完成，通过等待将所述多个作业中的下一个作业发送到所述一个或多个工作执行电路来对所述多个作业进行串行化。
22.如权利要求17所述的装置，其中，当所述单个描述符的字段是所述不同的第二值时，所述工作调遣器电路用于将所述多个作业并行地发送到多个工作执行电路。
23.如权利要求17所述的装置，其中，当所述单个描述符的字段是所述不同的第二值并且所述单个描述符的元数据标记字段被设置时，所述加速器电路用于将元数据插入到输出的所述单个流中。
24.如权利要求17-23中任一项所述的装置，其中，当所述单个描述符的字段是所述不同的第二值并且所述单个描述符的附加值字段被设置时，所述加速器电路用于将一个或多个附加值插入到输出的所述单个流中。
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