CN111357109A - 三维存储器件的多分区阶梯结构及其形成方法 - Google Patents

三维存储器件的多分区阶梯结构及其形成方法 Download PDF

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Abstract

公开了用于形成存储器件的阶梯结构的结构和方法的实施例。在示例中，一种存储器件包括存储阵列结构和阶梯结构。所述阶梯结构包括多个梯级，每个梯级具有沿第一方向处于不同深度的第一数量的分区。所述多个梯级沿垂直于第一方向的第二方向延伸。相应梯级的第一数量的分区中的每个分区包括在相应分区的顶表面上的导体部分以及在所述导体部分之下的第二数量的非导体部分。导体部分和非导体部分通过一个或多个电介质层相互绝缘。

Description

三维存储器件的多分区阶梯结构及其形成方法
技术领域
本公开内容的实施例涉及三维(3D)存储器件及其制作方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制作工艺使平面存储单元缩小到了更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制作技术变得更加有挑战性，而且成本更加高昂。因此，平面存储单元的存储密度接近上限。
3D存储架构能够解决平面存储单元中的密度限制。3D存储架构包括存储阵列以及用于控制去往和来自存储阵列的信号的外围器件。
发明内容
本文公开了3D存储器件的多分区阶梯结构以及用于形成所述3D存储器件的方法的实施例。
在一个示例中，一种存储器件包括存储阵列结构和阶梯结构。所述阶梯结构包括多个梯级，每个梯级具有沿第一方向处于不同深度的第一数量的分区。所述多个梯级沿垂直于第一方向的第二方向延伸。相应梯级的第一数量的分区中的每一者包括在相应分区的顶表面上的导体部分以及在所述导体部分之下的第二数量的非导体部分。导体部分和非导体部分通过一个或多个电介质层相互绝缘。
在另一示例中，一种存储器件包括存储阵列结构和阶梯结构。阶梯结构包括多个梯级，每个梯级包括沿第一方向处于不同深度的第一数量的分区，所述多个梯级沿垂直于所述第一方向的第二方向延伸。阶梯结构还包括在相邻分区之间的绝缘部分。绝缘部分沿垂直方向的深度大约为相应梯级的厚度。关于绝缘部分，其底表面在较低相邻分区中的部分低于所述底表面在较高相邻分区中的部分。
在另一示例中，一种用于形成存储器件的阶梯结构的方法包括下述操作。首先，在堆叠结构中形成沿第一方向处于不同深度的第一数量的分区以及在相邻分区之间的沟槽结构，所述堆叠结构包括交替的牺牲材料层和电介质材料层。沿第二方向形成多个梯级。所述多个梯级中的每一者包括第一数量的分区，并且所述分区中的每一者包括第一数量的牺牲部分。第二方向垂直于第一方向。在沟槽结构中形成绝缘部分。在第一数量的分区中的每一者的顶表面上形成顶部牺牲部分并且与所述绝缘部分相接触。通过所述绝缘部分中的并且与顶部牺牲部分相接触的狭缝结构利用导体部分代替所述顶部牺牲部分。
附图说明
被并入本文并形成说明书的部分的附图示出了本公开内容的实施例并与说明书一起进一步用以解释本公开内容的原理，并且使相关领域的技术人员能够做出和使用本公开内容。
图1A示出了根据本公开内容的一些实施例的具有阶梯结构的示例性3D存储器件。
图1B示出了根据本公开内容的一些实施例的图1A所示的3D存储器件的截面图。
图1C示出了根据本公开内容的一些实施例的图1A所示的3D存储器件的另一截面图。
图2A示出了根据本公开内容的一些实施例的处于示例性制作过程中的具有四分区阶梯结构的3D存储器件的正面俯视图。
图2B示出了根据本公开内容的一些实施例的图2A所示的3D存储器件的截面图。
图3A示出了根据本公开内容的一些实施例的处于示例性制作过程中的3D存储器件的另一正面俯视图。
图3B示出了根据本公开内容的一些实施例的图3A所示的3D存储器件的截面图。
图4A-图4F各自示出了根据本公开内容的一些实施例的处于示例性制作过程中的3D存储器件的另一截面图。
图5示出了根据一些实施例的用于形成示例性3D存储器件的方法的流程图。
图6A和图6B示出了根据一些实施例的图5所示的方法的示例性详细制作操作。
将参考附图描述本公开内容的实施例。
具体实施方式
尽管讨论了具体配置和布置，但是应当理解所述讨论只是为了达到举例说明的目的。本领域技术人员将认识到可以使用其它配置和布置而不脱离本公开内容的实质和范围。对本领域技术人员将是显而易见的是本公开内容还可以在各种各样的其它应用中采用。
要注意的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所描述的实施例可以包括特定的特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指同一实施例。此外，在结合实施例描述特定特征、结构或特性时，结合明确或未明确描述的其它实施例实现这样的特征、结构或特性将是在本领域技术人员的知识范围之内的。
一般而言，可以至少部分地根据语境下的使用来理解术语。例如，至少部分地根据语境，文中使用的术语“一个或多个”可以用于从单数的意义上描述任何特征、结构或特性，或者可以用于从复数的意义上描述特征、结构或特性的组合。类似地，还可以将诸如“一(a)”、“一个(an)”或“所述(the)”的术语理解为传达单数用法或者传达复数用法，这至少部分地取决于语境。此外，可以将术语“基于”理解为未必意在传达排他的一组因素，并且相反可以允许存在其它的未必明确表述的因素，其还是至少部分地取决于语境。
应当容易地理解，应当按照最宽泛的方式解释本公开内容中的“在……上”、“在……以上”和“在……之上”的含义，使得“在……上”不仅意味着直接处于某物上，还包含在某物“上”且具有中间特征或其间的层的含义，并且“在……以上”或者“在……之上”不仅包含在某物“以上”或“之上”的含义，还包含在某物“以上”或“之上”且不具有中间特征或其间的层的含义(即，直接处于某物上)。
此外，文中为了便于描述可以采用空间相对术语，诸如“下面”、“以下”、“下方”、“以上”、“上方”等，以描述一个元件或特征与其它元件或特征的如图所示的关系。空间相对术语意在包含除了附图所示的取向之外的处于使用或操作中的器件的不同取向。所述装置可以具有其它取向(旋转90度或者处于其它取向上)，并且照样相应地解释文中采用的空间相对描述词。
文中使用的术语“衬底”是指在上面添加后续材料层的材料。能够对衬底本身进行图案化。添加到衬底上面的材料可以被图案化，或者可以保持不被图案化。此外，衬底可以包括很宽范围的半导体材料，诸如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由非导电材料形成，诸如玻璃、塑料或者蓝宝石晶圆等。
文中使用的术语“层”可以指包括具有厚度的区域的材料部分。层可以在整个的下层结构或上覆结构之上延伸，或者可以具有比下层或上覆结构的范围小的范围。此外，层可以是匀质或者非匀质的连续结构的一区域，其厚度小于连续结构的厚度。例如，层可以位于所述连续结构的顶表面与底表面之间的任何成对水平平面之间，或者位于所述顶表面和底表面处。层可以横向延伸、竖直延伸和/或沿锥形表面延伸。衬底可以是层，可以在其内包含一个或多个层，并且/或者可以具有位于其上、其以上和/或其以下的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(在其内形成互连线路和/或通孔接触)以及一个或多个电介质层。
文中所使用的术语“标称/标称地”是指在产品或工艺的设计阶段期间设置的针对部件或工艺操作的特性或参数的预期或目标值连同高于和/或低于所述预期值的值范围。所述值范围可能归因于制造工艺或容限的略微变化。如文中所使用的，术语“大约”是指既定量的值能够基于与对象半导体器件相关联的特定技术节点发生变动。基于特定技术节点，术语“大约”可以指示既定量的值在(例如)该值的10-30％(例如，该值的±10％、±20％或者30％)以内发生变动。
文中使用的术语“3D存储器件”是指具有垂直取向存储单元晶体管串(文中称为“存储串”，诸如NAND存储串)的半导体器件，所述垂直取向存储单元晶体管串处于横向取向的衬底上，使得存储串相对于衬底沿垂直方向延伸。文中使用的术语“垂直/垂直地”是指在标称上垂直于衬底的横向表面。
在一些3D存储器件中，用于存储数据的存储单元通过堆叠存储结构(例如，存储堆叠)来垂直地堆叠。3D存储器件通常包括形成于堆叠的存储结构的一侧或多侧上的阶梯结构，以达到诸如字线扇出的各种目的。随着对更高存储容量的需求的持续提高，堆叠的存储结构的垂直级数也随之增加。在一些3D NAND存储器件中已经采用了多分区阶梯结构，其中，阶梯结构的每个梯级(级)可以具有多个分区，以使用同一梯级扇出多条字线，从而降低互连布局复杂性，并且提高阶梯结构的利用率。
在多分区阶梯结构的制作期间，在梯级上形成字线通孔接触，以达到扇出目的。字线通孔接触经常是通过在阶梯结构置于其中的绝缘结构中形成与梯级(例如，梯级的着落区)接触的开口，并且利用导电材料填充所述开口而形成的。常规地，在同一蚀刻过程中形成被形成为以不同深度/高度与梯级接触的这些开口。由于开口深度的变化，往往不能均匀地或者按照预期地蚀刻出这些开口。例如，与较低梯级接触的开口(例如，较深开口)和与较高梯级接触的开口(例如，较浅开口)经历相同的蚀刻时间，导致与较高梯级接触的开口受到过度蚀刻。过度蚀刻可能使在较高梯级的顶表面上的顶部导体层(例如，字线)被不期望地损坏或者甚至被蚀穿。字线通孔接触可能不合乎预期地与顶部导体层下面的导体层接触，导致相应分区内的短路。
根据本公开内容的各种实施例提供了用于形成3D存储器件的多分区阶梯结构的结构和方法。所述多分区阶梯结构包括沿第一方向处于不同深度的多个分区，以及沿垂直于第一方向的第二方向延伸的多个梯级。每个梯级包括多个分区。在一些实施例中，每个分区包括顶部导体部分以及处于顶部导体部分之下的至少一个非导体部分。顶部导体部分和至少一个非导体部分通过其间的电介质部分相互隔开。顶部导体部分可以与在阶梯结构中横向延伸的导体层(例如，字线)接触。在一些实施例中，至少一个非导体部分的数量等于分区的数量减一。相邻非导体部分通过电介质部分相互隔开。每个非导体层沿第一方向的宽度与分区相同，并且每个非导体层沿第二方向的长度与分区(或相应梯级)相同。在一些实施例中，字线通孔接触被形成为与顶部导体部分相接触，并且处于相应的导体部分之下的至少一个非导体部分可以防止对顶部导体部分的任何过蚀刻(例如，为了形成用以形成字线通孔接触的开口)而引起3D存储器件中的短路。也就是说，即使顶部导体部分被损坏和/或被蚀穿，处于顶部导体部分之下的非导体部分也能够避免字线通孔接触的导电材料接触/干扰其它导电结构(例如，其它分区的顶部导体部分和/或相邻导体层)。在一些实施例中，非导体部分包括氮化硅。
在一些实施例中，阶梯结构包括处于相邻分区之间的绝缘部分。电连接至3D存储器件的阵列公共源极(ACS)的接触结构延伸穿过所述绝缘部分。接触结构与较高分区中的顶部导体部分相接触并且与相邻分区中的非导体部分隔离。接触结构还与和非导体部分横向接触的导体层以及相邻分区中的处于非导体部分之下的导体层相接触。在一些实施例中，所述绝缘部分是为了形成每个分区中的非导体部分和导体部分而形成的。具体地，所述绝缘部分防止每个分区中的非导体部分在栅极替代工艺期间被导体材料替代。因而，能够将非导体部分保留在3D存储器件中的相应导体部分之下，并且防止在相应的字线通孔接触与相邻导电结构(例如，其它导体层)之间发生不期望的接触。绝缘部分沿第二方向的长度与相应分区(或者相应梯级)沿第二方向的长度相同，并且绝缘部分沿第一方向的宽度大于接触结构沿第一方向的宽度。绝缘部分沿垂直方向(例如，z轴)的深度足以用于形成相邻分区中的多个非导体部分。在一些实施例中，深度在标称上等于相应梯级的厚度。
图1A、图1B和图1C示出了根据一些实施例的3D存储器件的示例性多分区阶梯结构。图1A是3D存储器件的3D概览，图1B是所述3D存储器件的沿A-A’方向(例如，x-z平面)的截面图，并且图1C是所述3D存储器件的沿B-B’方向(例如，y-z平面)的截面图。在本公开中将图1A、图1B和图1C放在一起描述。为了便于示出，在本公开内容中，对四分区阶梯结构进行描绘和描述。应当指出，阶梯结构可以具有任何适当数量的分区。例如，分区的数量可以是2、3、4、5……N等，其中，N表示适当的正整数。可以采用本公开内容中提供的结构和方法形成具有任何适当数量的分区的多分区3D存储器件。分区的具体数量不应受到本公开内容的实施例的限制。
图1A示出了根据本公开内容的一些实施例的具有阶梯结构102的示例性3D存储器件100的概览。3D存储器件100可以包括处于中心的核心区(CORE REGION)以及处于外侧(例如，位于“STAIRCASE REGION(阶梯区)”中)的一个或多个阶梯结构102。多个存储单元形成于其中的存储阵列结构位于核心区中。在一些实施例中，3D存储器件是NAND闪速存储器件，其中，存储单元是按照在存储阵列结构中的NAND存储串(未示出)的阵列的形式提供的。所述存储阵列结构可以包括任何其它适当部件，包括但不限于栅极线狭缝(GLS)、过阵列接触(TAC)、阵列公共源极(ACS)等。
要指出的是，在图1A-图1C中包括x轴和y轴以示出晶圆平面中的两个正交方向。在一些实施例中，x方向是3D存储器件100的位线方向，并且y轴方向是3D存储器件100的字线方向。阶梯结构102可以要么是用于着落互连(例如，字线通孔接触)和/或伪沟道孔的功能阶梯结构，要么是用于在制作期间平衡蚀刻或者化学机械抛光(CMP)工艺中的载荷的伪阶梯结构。垂直方向由垂直于x轴和y轴两者的z轴/方向表示。
如图1A和图1B所示，阶梯结构102可以包括四分区阶梯结构，其在阶梯结构102的每个梯级中包括沿x轴具有不同深度的四个分区。阶梯结构102还可以包括沿y轴延伸的多个梯级。阶梯结构102在每个梯级中可以包括处于不同深度的四个分区：布置在梯级124的一侧上的104A1、104B1、104C1和104D1。在一些实施例中，阶梯结构102可以包括处于每个梯级中的四个其它分区：布置在梯级124的另一侧上的104A2、104B2、104C2和104D2。在一些实施例中，分区104A1和104A2、104B1和104B2、104C1和104C2以及104D1和104D2围绕梯级124的中心线对称布置。在一些实施例中，中心线将相应的梯级(例如，124)划分(例如，均匀划分)成两个部分(例如，等同部分)，每个部分具有处于不同深度的四个分区。在一些实施例中，在相应的梯级中，分区104A1和104A2、104B1和104B2、104C1和104C2以及104D1和104D2可以分别具有相同形状、深度、尺寸和/或深度。应当指出，在一些实施例中，围绕梯级的中心线对称分布并且具有相同深度的两个分区被称为一个分区。然而，为了便于描述，在本公开内容中，分区是指梯级的仅位于梯级的中心线的单侧上的部分。由于梯级中的分区的对称性，在梯级的一侧上的分区的结构和形成也可以适用于在该梯级的另一侧上的对应对称分区的结构和形成。在一些实施例中，x方向上的梯级的数量等于或者大于64，诸如64、96、128、160、192、224、256等。为了便于描述，在图1A-图1C中仅示出了阶梯结构102的部分。阶梯结构102和存储阵列结构可以被形成在衬底(SUBSTRATE)之上，所述衬底可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或者任何其它适当材料。
如图1A-图1C中所示，阶梯结构102包括沿垂直方向(例如，z轴)交替的多个导体层108和多个电介质层112。在一些实施例中，导体层108和电介质层112在阶梯结构102中横向延伸并且延伸到核心区内。导体层108可以包括导电材料，所述导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。电介质层112可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施例中，导体层108包括金属，诸如钨，并且电介质层112包括氧化硅。沿z轴，导体层108的厚度和电介质层112的厚度可以相同或不同。
在一些实施例中，阶梯结构102包括在相应梯级的一侧上沿x轴布置处于不同深度的四个分区104A1、104B1、104C1和104D1，以及在相应梯级的另一侧上沿x轴对称布置处于不同深度的另外四个分区104A2、104B2、104C2和104D2。在一些实施例中，同一分区中的梯级沿y轴延伸。导电连接至3D存储器件100的ACS的接触结构132可以位于相邻分区之间。为了便于描述，接触结构132在图1A和图1C中未示出，但在图1B中示出。在一些实施例中，接触结构132垂直地延伸到衬底内，并且横向延伸到核心区内。接触结构132可以包括绝缘间隔体以及在绝缘间隔体中延伸的接触。绝缘间隔体可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。接触可以包括导电材料，所述导电材料包括但不限于钨、钴、铜、铝、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施例中，3D存储器件100包括绝缘结构134(为了便于描绘仅在图1B中示出)，阶梯结构102位于所述绝缘结构134中。绝缘结构134可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
为了便于说明，将考虑到图1A-图1C中所示的两个连续的梯级124和125来进一步描述阶梯结构102的细节。每个梯级(例如，124或125)可以包括在相应梯级的一侧上沿x轴布置处于不同深度的四个分区104A1、104B1、104C1和104D1，以及在相应梯级的另一侧上沿x轴对称布置处于不同深度的另外四个分区104A2、104B2、104C2和104D2。绝缘部分106可以位于每个梯级(例如，124或125)的相邻分区之间。接触结构132可以穿过绝缘部分106延伸。在一些实施例中，与相应梯级(例如，124)的中心线对准的另一绝缘部分(例如，118)位于分区104A1与104A2之间。
在每个分区中，阶梯结构102可以包括处于顶表面上并且起着用于字线通孔接触的着落区的作用的导体部分(例如，顶部导体部分)，以及处于相应的导体部分之下的非导体结构。例如，在梯级124的分区104A2中，导体部分108-1位于顶表面上，并且非导体结构114位于导体部分108-1之下。导体部分108-1和非导体结构114可以通过电介质部分112-1相互绝缘。在每个分区中，每个导体部分108-1与从阶梯区延伸到核心区的相应导体层108相接触，并且每个电介质部分112-1与从阶梯区延伸到核心区的相应电介质层112相接触。在一些实施例中，电介质部分112-2包括与电介质层112相同的材料。
在一些实施例中，每个分区包括与相应的导体层108接触的导体部分108-1。导体部分108-1和导体层108可以包括相同的材料。非导体结构114可以包括布置在相应的导体部分108-1之下的多个非导体部分110。在一些实施例中，非导体结构114包括沿z轴彼此交替的相同数量的非导体部分110和电介质部分112-1。在一些实施例中，沿x轴，导体部分108-1的宽度WC等于或者大于非导体结构114的宽度WN。在一些实施例中，WC沿x轴大于WN。在一些实施例中，沿x轴，所有非导体部分110的宽度与WN标称地相同和相等。在一些实施例中，沿y轴，导体部分108-1的长度标称地等于非导体结构114的长度。长度L可以标称地等于相应梯级(例如，124或125)的长度。在一些实施例中，电介质部分112-1的宽度(沿x轴)和长度(y轴)与非导体部分110的宽度和长度标称地相同。
在一些实施例中，在每个分区中，非导体部分110的数量(例如，3)等于分区的数量(例如，4)。例如，分区的数量可以是任何适当地正整数，诸如2、3、4、5……等，并且相应梯级(例如，124或125)的每个分区中的非导体部分的数量可以为1、2、3、4……等。分区的数量可以被称为第一数量，并且非导体部分110的数量被称为第二数量。非导体部分110可以包括不同于电介质部分112-1(或电介质层112)的任何适当的电介质材料。在一些实施例中，非导体部分110包括氮化硅(SiN)。非导体部分110的厚度可与与电介质部分112-1的厚度相同或不同。在一些实施例中，每个非导体部分110与在同层级上延伸的导体层108相接触。也就是说，非导体结构114(或非导体部分110)可以与第二数量的导体层108相接触，每个导体层108与相应的非导体部分110处于同一层级上。类似地，非导体结构114可以与第二数量的电介质层112相接触，每个电介质层112可以与相应的电介质部分112-1处于同一层级上。
绝缘部分106可以位于相邻分区之间，例如，处于分区104A2与104B2之间，104A1与104B1之间等。在一些实施例中，沿x轴，绝缘部分106的宽度D大于相应接触结构的宽度d。在一些实施例中，D是足够大的以防止在接触结构132与相邻非导体部分之间的接触。在一些实施例中，D在大约200nm到大约400nm的范围中，并且d在大约120nm到大约160nm的范围中。在一些实施例中，沿垂直方向，绝缘部分106的深度t大约为(或者至少等于)相应梯级(例如，124)的厚度。绝缘部分106的顶表面可以与较高分区中的导体部分108-1的底表面相接触。绝缘部分106的底表面可以与相邻分区中紧挨着处于底部非导体部分110之下的电介质部分112-1相接触(例如，延伸到其内)。例如，在分区104A2与104B2之间的绝缘部分106的厚度t等于或者大于梯级124在分区104B2中的厚度。也就是说，在分区104A2与104B2之间的绝缘部分106的厚度t可以至少是从导体部分108-1的顶表面到分区104B2(例如，较下分区)的底部非导体部分110的底表面的总厚度。在一些实施例中，绝缘部分106的顶表面在分区104B2(例如，较下分区)中的导体部分108-1的顶表面以上延伸。在一些实施例中，绝缘部分106的顶表面与分区104A2(例如，较高分区)中的导体部分108-1的底表面相接触。绝缘部分106的底表面可以与在分区104A2和104B2中的紧挨着处于底部非导体部分110之下的电介质部分112-1相接触。在一些实施例中，沿y轴，绝缘部分106的长度标称地等于L。在一些实施例中，绝缘部分106的底表面，在较高分区(例如，104A2)中的部分高于在较低分区(例如，104B2)中的部分。
如图1A-图1C所示，除了在分区104A1与104A2(例如，具有相等深度的两个分区)之间的接触结构132之外，每个接触结构132均与较高分区的导体部分108-1相接触。在一些实施例中，接触结构132不与相邻分区中的每个者的非导体部分110相接触。例如，分区104A2与104B2之间的接触结构132与分区104A2的导体部分108-1相接触，并且不与分区104A2和104B2中的非导体部分110接触。在一些实施例中，每个接触结构132与处于相应绝缘部分106之下(或者处于相应的相邻分区之下)的多个导体层108相接触。例如，分区104A2与104B2之间的接触结构132与处于分区104A2和104B2之下的导体层108相接触，并且分区104B2与104C2之间的接触结构132与处于分区104C2和104B2之下的导体层108相接触。
在一些实施例中，在同一分区中，较下梯级的导体部分108-1与紧挨着处于较高梯级的非导体结构114之下的导体层108相接触并且导电连接。例如，如图1B所示，在分区104A2中，在梯级124中紧挨着处于非导体结构114(或者非导体结构114的底部电介质层112)之下的导体层108与梯级125中的导体部分108-1相接触并且导电连接。在一些实施例中，在每个分区中，紧挨着处于导体层108之下的三个导体层108与相应梯级中的相应非导体部分110相接触。例如，在分区104A2中，紧挨着处于导体层108之下的三个导体层108分别与梯级125中的三个非导体部分110相接触。
在一些实施例中，3D存储器件100包括处于分区104A1与104A2之间的另一绝缘部分118。在一些实施例中，绝缘部分118的顶表面与分区104A1和104A2的导体部分108-1的顶表面标称地共平面，并且绝缘部分118的底表面至少与在分区104A1和104A2中在底部非导体部分110之下的电介质层112相接触。在一些实施例中，绝缘部分118的深度小于或者等于梯级124的厚度。在一些实施例中，绝缘部分118沿x轴的宽度以及绝缘部分118沿第二方向的长度与绝缘部分106类似或相同。在各种实施例中，绝缘部分106和118的厚度存在变化，具体取决于制作过程。例如，绝缘部分106和118的深度可以大于、等于或者小于相应梯级的厚度。如前文所述，在每个梯级中，绝缘部分106和118的深度可以是任何适当值，以形成要被形成到相邻分区中的相应导体部分108-1之下的第二数量的非导体部分110。
在一些实施例中，接触结构132在分区104A1与104A2之间穿过绝缘部分118延伸，并且与在较下梯级(例如，梯级125)的分区104A1和104A2中的导体层108相接触并且导电连接。在一些实施例中，如图1B所示，两个相邻分区之间的接触结构132与处于相应梯级的两个相邻分区之下的任何导体层108相接触。在一些实施例中，在每个梯级中，两个相邻分区之间的接触结构132与第一数量的导体层108相接触，所述第一数量的导体层108与相邻分区中的每个者相接触。例如，如图1A-图1C所示，在梯级124中，相邻分区104A2与104B2之间的接触结构132与导体层108相接触，所述导体层108与在分区104A2和104B2中的每个者中的导体部分108-1和三个(例如，第二数量的)非导体部分110相接触。
图2A和图2B、图3A和图3B以及图4A-图4F示出了根据一些实施例的在示例性制作过程期间处于不同阶段的阶梯结构的结构。图5示出了图2A和图2B、图3A和图3B以及图4A-图4F所示的制作过程的流程图。图6A和图6B示出了图5所示的方法的详细制作操作。图6B是图6A的延续。应当理解，方法500中所示的操作并不具有排他性，并且也可以在所示操作中的任何操作之前、之后或之间执行其它操作。此外，所述操作中的一些操作可以是同时执行的，或者可以是按照不同于图5和图6所示的那些操作的顺序执行的。
如图5所示，在过程的开始，在操作502处，在堆叠结构中，形成沿第一方向处于不同深度的第一数量的分区，并且在相邻分区之间形成沟槽结构。所述堆叠结构具有交替的牺牲材料层和电介质材料层。图2A、图2B、图3A和图3B示出了对应的结构。
图2A示出了根据一些实施例的堆叠结构202的3D概览。图2B示出了沿C-C’方向(例如，x-z平面)的堆叠结构202的截面图。如图2A所示，堆叠结构202可以是电介质堆叠，并且可以包括沿z轴交替布置的多个电介质材料层211和牺牲材料层212。电介质材料层211和牺牲材料层212可以包括不同材料。每个电介质材料层211和下面的牺牲材料层212可以被称为“电介质对”，反之亦然。在一些实施例中，电介质材料层211和牺牲材料层212交替沉积在衬底(例如，硅衬底)上。在一些实施例中，每个电介质材料层211包括一层氧化硅，并且每个牺牲材料层包括一层氮化硅。堆叠结构202可以是通过一种或多种薄膜沉积工艺形成的，包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。
根据操作602，在堆叠结构中形成沿第一方向处于不同深度的第一数量的分区图案。如图2A和图2B所示，可以在堆叠结构202上形成梯级分区图案(SDP)。SDP可以将堆叠结构202划分成沿x轴(例如，第一方向)处于不同深度的四个分区图案204A、204B、204C和204D。在每个分区图案中，电介质材料层211可以在牺牲材料层212之上。四个分区图案204A、204B、204C和204D可以是通过以下各项的多个循环形成的：横向(例如，沿x轴和y轴)修整蚀刻掩模并且蚀刻堆叠结构202的通过蚀刻掩模露出的部分。在一些实施例中，使用三个SDP掩模形成四个分区图案。例如，第一SDP掩模可以覆盖堆叠结构202的部分，并且露出对应于分区图案204D的区域。接下来可以执行适当的蚀刻过程(例如，第一蚀刻过程)，诸如干蚀刻和/或湿蚀刻，以去除堆叠结构202的通过第一SDP掩模露出的部分。在一些实施例中，通过所述蚀刻过程去除的材料的量具有梯级深度的厚度，例如，标称地等于电介质对(例如，一个电介质材料层211和下面的牺牲材料层212的总厚度)。第二SDP掩模可以是通过沿x轴和y轴向内并且递增地修整第一SDP掩模以露出对应于分区图案204D和204C的区域而形成的。接下来，可以执行与第一蚀刻过程类似的第二蚀刻过程，以去除堆叠结构202的通过第二SDP掩模露出的(例如，梯级深度的)部分。可以通过第二蚀刻过程转移通过第一蚀刻过程形成的堆叠结构202上的蚀刻图案。第三SDP掩模可以是通过沿x轴和y轴向内并且递增地修整第二SDP掩模以露出对应于分区图案204D、204C和204B的区域而形成的。接下来，可以执行与第一和第二蚀刻过程类似的第三蚀刻过程，以去除堆叠结构202的通过第三SDP掩模露出的(例如，梯级深度的)部分。可以通过第三蚀刻过程转移通过第一和第二蚀刻过程形成的堆叠结构202上的蚀刻图案。在一些实施例中，三个SDP掩模的形状标称地呈矩形。在一些实施例中，三个SDP掩模可以包括硬蚀刻掩模和/或软蚀刻掩模。硬蚀刻掩模可以是通过使用图案化光致抗蚀剂层对诸如碳的硬材料进行图案化形成的，所述图案化光致抗蚀剂层是通过涂覆光致抗蚀剂层继而实施光刻工艺形成的。软蚀刻掩模可以包括图案化光致抗蚀剂层，所述图案化光致抗蚀剂层是通过涂覆光致抗蚀剂层继而实施光刻工艺形成的。
图3A示出了根据一些实施例的堆叠结构202的3D概览。图3B示出了沿C-C’方向(例如，x-z平面)的堆叠结构202的截面图。根据操作604，在相邻分区之间形成沟槽结构，以形成沿第一方向处于不同深度的第一数量的分区。如图3A和图3B所示，沟槽结构形成于相邻分区之间，以将分区图案204A、204B、204C和204D划分成在堆叠结构202的一侧(例如，沿x方向)上的不同深度的四个分区204A1、204B1、204C1和204D1，以及在堆叠结构的另一侧(例如，沿x轴)上的不同深度的四个分区204A2、204B2、204C2和204D2。在一些实施例中，将分区图案204A划分成分区204A1和204A2的沟槽结构306与堆叠结构202的中心线(例如，沿x方向)对准，并且所述沟槽结构305沿x轴将堆叠结构202划分成标称对称的部分。
重新参考图2B，沟槽结构306可以形成于相邻分区之间，例如，在相邻分区图案之间并且沿堆叠结构202的中心线(例如，沿x轴)。在图2B中，区域I和II可以各自表示在相邻分区/分区图案中的能够在其中形成沟槽结构306的区域。作为图2B所示的示例，区域I表示在分区204B2或分区图案204B中的区域，并且区域II表示在分区204A2或分区图案204A中的区域。区域I和II的宽度可以各自至少为沟槽结构306沿x轴的宽度。例如，区域I和II中的每个者沿x轴的宽度可以各自在大约200nm到大约400nm的范围内。在一些实施例中，沟槽结构306完全形成于区域I和II中的一者中。在一些实施例中，沟槽结构306部分地形成于区域I和II中的每个者内。在一些实施例中，沟槽结构306是通过适当的图案化工艺形成的，例如，干蚀刻和/或湿蚀刻工艺。
如图3A所示，沟槽结构306可以被形成为在堆叠结构202中沿y轴横向延伸。在一些实施例中，沿y轴，沟槽结构306的长度标称地等于堆叠结构202的长度。如图3B所示，沟槽结构306的蚀刻轮廓可以在每个相邻分区中形成四个(例如，第一数量的)初始牺牲层312，其由对初始牺牲层312的蚀刻形成。这四个初始牺牲层312可以在沟槽结构306的侧壁上露出。在一些实施例中，在每个分区中，每个初始牺牲层312被初始电介质层311夹住，初始电介质层311由对牺牲材料层212的蚀刻形成，并且标称地沿x轴和y轴具有与相应的初始牺牲层312相同的形状。在一些实施例中，当沟槽结构306形成于处于不同深度的两个相邻分区之间(例如，分区204A2与204B2之间)时，沟槽结构306的蚀刻轮廓沿x轴非对称，如图3B所示，以在每个相邻分区中形成四个初始牺牲层312。例如，沟槽结构306的底表面可以在较高分区(例如，分区204A2)的一侧较浅，以与分区204A2中的在第四(例如，最低)初始牺牲层312下面的初始电介质层311相接触。此外，沟槽结构306的底表面可以在较低分区(例如，分区204B2)的一侧较深，以与分区204B2中的在第四(例如，最低)初始牺牲层312下面的初始电介质层311相接触。在一些实施例中，对于在相同深度处的分区之间的沟槽结构306(例如，在分区204A1与204A2之间的沟槽结构306)而言，沟槽结构306的蚀刻轮廓在分区两侧(例如，204A1和204A2)上是标称地均匀的，以在每个分区中形成四个初始牺牲层312。在一些实施例中，在每个分区的第四(例如，最低)初始牺牲层312之下的初始电介质层311沿z轴被部分蚀刻或完全蚀刻。在一些实施例中，沿x轴，沟槽结构306的宽度D在大约200nm到大约400nm的范围内。
重新参考图5，在形成沟槽结构之后，方法500进行至操作504，在该操作中，沿第二方向形成多个梯级，所述梯级中的每一者具有第一数量的分区，并且所述分区中的每一者具有第一数量的牺牲部分。
根据操作606，重新参考图1A和图1C，可以在堆叠结构202中形成沿y轴(例如，第二方向)延伸的多个梯级。梯级中的每一者可以包括第一数量的分区，并且所述分区中的每一者包括第一数量的牺牲部分。梯级的形成可以包括使用在堆叠结构202之上的蚀刻掩模(例如，图案化光致抗蚀剂或PR层)重复蚀刻堆叠结构202。可以经常全方位地、向内并且递增地重复修整蚀刻掩模，以露出堆叠结构202的要蚀刻的部分。受修整的PR的量可以与梯级的尺寸直接相关(例如，作为其决定因素)。例如，沿y轴的受修整的PR的量可以决定梯级沿y轴的长度。可以使用适当蚀刻(例如，诸如湿蚀刻的各向同性蚀刻)来获得对PR层的修整。可以形成一个或多个PR层并且依次对其进行修整，以形成梯级。在一些实施例中，对PR层的修整之后接着对堆叠结构202的蚀刻(例如，使用诸如干蚀刻和/或湿蚀刻的适当的蚀刻工艺)。在一些实施例中，在对PR层的每次修整之后，沿z轴对堆叠结构202进行第二梯级深度的蚀刻。第二梯级深度可以等于四个(例如，第一数量的)电介质对(例如，顶部的四个初始电介质/牺牲层对)沿z轴的总厚度。对光致抗蚀剂掩模的修整过程之后接着对堆叠结构的蚀刻过程在本文中被称为修整-蚀刻循环。修整-蚀刻循环的数量可以决定在堆叠结构202中沿z轴形成的梯级的数量。在一些实施例中，在形成梯级之后，电介质材料层211可以形成牺牲层(例如，图4A中所示的423)，并且电介质材料层可以形成电介质层(例如，图4A中所示的424)。
在一些实施例中，在形成梯级之前形成的沟槽结构306的蚀刻轮廓被转移到所形成的梯级结构上，使得每个梯级包括四个分区204A1-204D1和其它四个分区204A2-204D2。两个相邻的分区中的每一者通过沟槽结构306相互分开。在一些实施例中，在形成梯级之后，沟槽结构306的蚀刻轮廓保持标称相同。为了便于说明，在相应的梯级中，沟槽结构306可以在每个分区中形成四个(例如，第一数量的)牺牲部分(例如，图4A中的412)。牺牲部分中的每一者可以被一对电介质部分(例如，图4A中的411)夹住。每个牺牲部分和每个电介质部分的横向面积(例如，沿x-y平面)可以由相应的分区沿x轴的尺寸以及相应的梯级沿y轴的尺寸决定。每个牺牲部分可以与相同层级的牺牲层相接触，并且在堆叠结构202中横向延伸，并且每个电介质部分可以与相同层级的电介质层相接触并且在堆叠结构202中横向延伸。
在各种实施例中，操作502可以在操作504之前或之后执行。在一些实施例中，可以在形成分区之前形成梯级。例如，可以在沿x轴形成分区图案和分区之前沿y轴形成多个梯级。这一顺序的制作过程可以参考上文描述，并且这里不再对其重复。形成梯级和分区的实际顺序应当基于制作过程确定，并且不应被本公开内容的实施例所限制。
重新参考图5，在形成梯级之后，方法500进行至操作506，在其中在每个沟槽中形成绝缘部分。图4A和图4B示出了对应的结构。
根据操作608，沉积一层电介质材料以填充沟槽结构。如图4A和图4B所示，可以沉积电介质材料层404以填充沟槽结构306。所述电介质材料还可以在每个分区的顶表面处的第一电介质部分411上。根据操作610，去除第一电介质部分和所沉积的电介质材料，以露出每个分区中的第一牺牲部分。在一些实施例中，在利用电介质材料填充了沟槽结构306之后，执行适当的蚀刻工艺，以去除每个分区中的电介质部分411以及电介质部分411上的任何电介质材料，以露出在梯级324的每个分区中的第一牺牲部分412。在一些实施例中，在梯级324的每个分区中露出牺牲部分412的顶表面和侧表面。在一些实施例中，牺牲部分412的侧表面是指朝向背离梯级324的中心线的方向的侧表面。可以在相邻分区之间形成绝缘部分406和418。在一些实施例中，对于各自位于不同深度的两个相邻分区之间的绝缘部分406而言，绝缘部分406的顶表面处于较低分区中的牺牲部分412的顶表面以上，并且处于较高分区中的牺牲部分412的顶表面以下。也就是说，绝缘部分406的顶表面在相应的相邻分区的顶表面之间。在一些实施例中，对于位于具有标称相同深度的两个相邻分区之间的绝缘部分418而言，绝缘部分418的顶表面标称地与相邻分区中的牺牲部分412共表面。在一些实施例中，堆叠结构202包括处于梯级324之下的多个交替的牺牲层424和电介质层423。牺牲层424可以与较低梯级中的牺牲部分相接触，并且电介质层423可以与较低梯级中的电介质部分相接触。
在一些实施例中，电介质材料包括任何适当的电介质材料，诸如氧化硅。在一些实施例中，氧化硅的沉积包括但不限于CVD、PVD和ALD。在一些实施例中，电介质材料的去除包括适当的蚀刻工艺，诸如干蚀刻和/或湿蚀刻。
重新参考图5，在形成绝缘部分之后，方法500进行至操作508，在其中在每个分区的顶表面上形成顶部牺牲部分并且与相应的绝缘部分相接触。图4C和图4D示出了对应的结构。
根据操作612，在第一牺牲部分和绝缘部分上沉积一层牺牲材料。如图4C所示，可以至少在堆叠结构202中的露出的第一牺牲部分412上沉积牺牲材料层410。层410还可以与第一牺牲部分412的露出的侧表面和每个绝缘部分406的顶表面相接触(例如，覆盖)，使得每个绝缘部分406可以通过牺牲材料连接至相邻较高分区的第一牺牲部分。根据操作614，去除所沉积电介质材料的至少在每个绝缘部分的侧壁上的部分，以形成多个顶部牺牲部分。如图4D所示，可以去除层410的在每个绝缘部分106的侧壁上的部分，以使所沉积牺牲材料在相邻分区之间断开连接。在一些实施例中，在梯级324中，层410的部分局部地或者完全地覆盖每个分区的第一牺牲部分412的顶表面和侧表面以及位于相应分区与较低分区之间的相应绝缘部分106的顶表面。例如，层410的部分可以局部地或者完全地覆盖分区204B2的第一牺牲部分412的顶表面和侧表面以及在分区204B2与204C2之间的绝缘部分406的顶表面。在一些实施例中，去除层410的在堆叠结构202(或梯级324)的顶表面上的部分。在一些实施例中，在堆叠结构202的顶表面上(例如，在分区204A1与204A2之间)露出绝缘部分418。
在梯级324的每个分区的顶表面处，层410的每个部分和下面的第一牺牲部分412可以被称为顶部牺牲部分420。在一些实施例中，由于顶部牺牲部分420沿x轴的宽度包括第一牺牲部分412的宽度以及绝缘部分106的至少一部分宽度，所以牺牲部分420的宽度大于下面的牺牲部分412的宽度。在一些实施例中，在梯级324中，每个分区(例如，204A1-D1、204A2-D2)的顶部牺牲部分420相互分开。
在一些实施例中，牺牲材料包括与牺牲材料层212相同的电介质材料，诸如氮化硅。在一些实施例中，氮化硅的沉积包括但不限于CVD、PVD和ALD。在一些实施例中，牺牲材料的去除包括适当的蚀刻工艺，诸如干蚀刻和/或湿蚀刻。
重新参考图5，在形成顶部牺牲部分之后，方法500进行至操作510，在其中通过绝缘部分中的并且与顶部牺牲部分相接触的狭缝结构利用导体部分替代顶部牺牲部分。图4E和图4F示出了对应的结构。
根据操作616，在相应的绝缘部分中形成狭缝结构。如图4E所示，在堆叠结构202中形成多个狭缝结构426和428，每个狭缝结构在相应的绝缘部分中垂直延伸并且沿y轴横向延伸。在一些实施例中，狭缝结构426和428可以延伸到衬底内。在一些实施例中，在绝缘部分406中形成狭缝结构426，并且在绝缘部分418中形成狭缝结构428。狭缝结构426和428中的每一者的宽度d可以在大约120nm到大约160nm的范围内，其小于绝缘部分406和418的在大约200nm到大约400nm的范围内的宽度D。因此，每个狭缝结构426可以与梯级324的较高相邻分区中的顶部牺牲部分420相接触，并且不与顶部牺牲部分420下面的三个牺牲部分412相接触。在一些实施例中，狭缝结构426与在相应绝缘部分406之上的牺牲材料相接触。在一些实施例中，狭缝结构426可以与相邻分区的牺牲部分412之下的牺牲层424相接触，并且与和顶部牺牲层420以及相同层级上的牺牲部分412相接触的牺牲层424相接触。在一些实施例中，狭缝结构418不与相邻分区中的牺牲部分412和顶部牺牲部分420相接触，并且与相邻分区的牺牲部分412之下的牺牲层424相接触，并且与和顶部牺牲部分420以及相同层级上的牺牲部分412相接触的牺牲层424相接触。在一些实施例中，绝缘结构430被形成为包围堆叠结构202，使得堆叠结构202在绝缘结构430中。在一些实施例中，绝缘结构430是在狭缝结构426形成之前形成的。
在一些实施例中，狭缝结构426和428是通过任何适当图案化工艺形成的，例如，干蚀刻和/或湿蚀刻。在一些实施例中，绝缘结构430包括氧化硅，并且是通过CVD、PVD和/或ALD中的一者或多者沉积的。
根据操作618，利用相应的顶部导体部分和多个导体层代替与狭缝结构相接触的顶部牺牲部分和其它牺牲层。如图4F所示，导体部分408可以形成在梯级324中的每个分区的顶表面处。在一些实施例中，利用导体层414替代与狭缝结构(例如，426或428)相接触的牺牲层424。在一些实施例中，通过狭缝结构426和428执行适当的各向同性蚀刻工艺，例如，湿蚀刻，以去除在顶部牺牲部分420中的以及与狭缝结构426和428相接触的任何牺牲层424中的牺牲材料，以形成多个横向凹陷。在一些实施例中，作为去除顶部牺牲部分420的结果，在每个分区内形成顶部横向凹陷。可以通过包括但不限于CVD、ALD和PVD的沉积工艺将诸如钨的适当导体材料沉积到横向凹陷内。可以在每个分区中形成导体部分408。在每个分区之下的多个导体层414以及第二数量的(例如，三个)导体层414可以被形成为与第二数量的牺牲部分412相接触。由于第二数量的牺牲部分412不与狭缝结构426和428相接触，所以牺牲部分412中的牺牲材料在所述蚀刻和栅极替代工艺之后得以保留。所述三个牺牲部分412和相应的下层电介质部分411可以形成在每个分区中在相应的导体部分408之下的非导体结构(例如，图1C中的114)。每个牺牲部分412可以被称为非导体部分。
根据操作620，在狭缝结构中形成接触结构。在一些实施例中，在每个狭缝结构中形成接触结构432。除了在分区204A1与204A2之间的接触结构432之外，每个接触结构432均与较高相邻分区中的导体部分408相接触。例如，在分区204A2与204B2之间的接触结构432与分区204A2的导体部分408接触。在一些实施例中，在分区204A1与204A2之间的接触结构432不与相邻分区(例如，分区204A1和204A2)的导体部分408相接触。在一些实施例中，导体部分432还与在相邻分区之下的多个导体层414相接触，并且与在每个相邻分区中与第二数量的牺牲部分412(或非导体部分)接触的第二数量的(例如，三个)导体层相接触。
在一些实施例中，接触结构432包括绝缘间隔体以及在绝缘间隔体中的接触。绝缘间隔体可以包括氧化硅并且可以通过ALD、CVD和PVD中的至少一项形成。所述接触可以包括钨并且可以通过ALD、CVD和PVD中的至少一项形成。在一些实施例中，接触结构432还包括在衬底中并且与所述接触相接触的掺杂区。掺杂区可以是在形成所述接触之前形成的，并且可以是通过诸如离子注入的适当掺杂工艺形成的。
根据本公开内容的实施例，一种存储器件包括存储阵列结构和阶梯结构。阶梯结构包括多个梯级，每个梯级具有沿第一方向处于不同深度的第一数量的分区。所述多个梯级沿垂直于第一方向的第二方向延伸。相应梯级的第一数量的分区中的每个分区包括在相应分区的顶表面上的导体部分以及在所述导体部分之下的第二数量的非导体部分。导体部分和非导体部分通过一个或多个电介质层相互绝缘。
在一些实施例中，在第一数量的分区中的每一者中，第二数量的非导体部分中的每一者沿第二方向的长度与相应梯级沿第二方向的长度相同。
在一些实施例中，所述存储器件进一步包括处于相邻分区之间的绝缘部分。绝缘部分沿第二方向的长度与相应梯级的长度相同，并且绝缘部分沿垂直方向的深度大约为相应梯级的厚度。
在一些实施例中，所述存储器件进一步包括在相邻分区之间的绝缘部分中延伸的接触结构。沿第一方向，绝缘部分的宽度大于接触结构的宽度，使得接触结构与相邻分区中的第二数量的非导体部分分开。
在一些实施例中，绝缘部分沿第一方向的宽度在大约200nm到大约400nm的范围内。
在一些实施例中，第二数量等于第一数量减一。
在一些实施例中，第一数量的分区中的每一者进一步包括在第二数量的非导体部分之下并且沿第二方向延伸的一个或多个导体层。
在一些实施例中，第一数量的分区中的每一者进一步包括分别与第二数量的非导体部分相接触并且沿第二方向延伸的第二数量的导体层。
在一些实施例中，接触结构与下述各项相接触：(i)在较高相邻分区中的导体部分，(ii)在第二数量的非导体部分之下的一个或多个导体层，以及(iii)与第二数量的非导体部分相接触的第二数量的导体层。在一些实施例中，接触结构与相邻分区中的非导体部分相隔离。
在一些实施例中，所述存储器件在相应梯级中进一步包括：围绕梯级的中心线与所述第一数量的分区对称布置的另一第一数量的分区；沿梯级的中心线垂直延伸的另一绝缘部分；以及在所述另一绝缘部分中延伸的另一接触结构。所述另一接触结构与在相邻分区中的每一者中的导体部分和第二数量的非导体部分分开。
根据实施例，一种存储器件包括存储阵列结构和阶梯结构。阶梯结构包括多个梯级，每个梯级包括沿第一方向处于不同深度的第一数量的分区，所述多个梯级沿垂直于所述第一方向的第二方向延伸。阶梯结构还包括在相邻分区之间的绝缘部分。绝缘部分沿垂直方向的深度大约为相应梯级的厚度。关于绝缘部分，底表面在较低相邻分区中的部分低于所述底表面在较高相邻分区中的部分。
在一些实施例中，所述绝缘部分沿第二方向的长度与相应梯级的长度相同。
在一些实施例中，相应梯级的第一数量的分区中的每一者包括在相应分区的顶表面上的导体部分以及在所述导体部分之下的第二数量的非导体部分。导体部分和非导体部分可以通过一个或多个电介质层相互绝缘。
在一些实施例中，在第一数量的分区中的每一者中，第二数量的非导体部分中的每一者沿第二方向的长度与相应梯级沿第二方向的长度相同。
在一些实施例中，所述存储器件进一步包括在相邻分区之间的绝缘部分中延伸的接触结构。沿第一方向，绝缘部分的宽度大于接触结构的宽度，使得接触结构与相邻分区中的第二数量的非导体部分分开。
在一些实施例中，绝缘部分沿第一方向的宽度在大约200nm到大约400nm的范围内。
在一些实施例中，第二数量等于第一数量减一。
在一些实施例中，第一数量的分区中的每一者进一步包括在第二数量的非导体部分之下并且沿第二方向延伸的一个或多个导体层。
在一些实施例中，第一数量的分区中的每者进一步包括分别与第二数量的非导体部分接触并且沿第二方向延伸的第二数量的导体层。
在一些实施例中，接触结构与下述各项相接触：(i)在较高相邻分区中的导体部分，(ii)在第二数量的非导体部分之下的一个或多个导体层，以及(iii)与第二数量的非导体部分相接触的第二数量的导体层。在一些实施例中，接触结构与相邻分区中的非导体部分相隔离。
在一些实施例中，所述存储器件进一步包括在相应梯级中的绕梯级的中心线与所述第一数量的分区对称布置的另一第一数量的分区；沿梯级的中心线垂直延伸的另一绝缘部分；以及在所述另一绝缘部分中延伸的另一接触结构，其中，所述另一接触结构与相邻分区中的每一者中的导体部分和第二数量的非导体部分分开。
根据本公开内容的实施例，一种用于形成存储器件的阶梯结构的方法包括下述操作。首先，在堆叠结构中形成沿第一方向处于不同深度的第一数量的分区以及在相邻分区之间的沟槽结构，所述堆叠结构具有交替的牺牲材料层和电介质材料层。沿第二方向形成多个梯级。所述多个梯级中的每一者包括第一数量的分区，并且分区中的每一者包括第一数量的牺牲部分。第二方向垂直于第一方向。在沟槽结构中形成绝缘部分。在第一数量的分区中的每一者的顶表面上形成顶部牺牲部分并且与所述绝缘部分相接触。通过在所述绝缘部分中的并且与顶部牺牲部分相接触的狭缝结构利用导体部分代替所述顶部牺牲部分。
在一些实施例中，形成所述第一数量的分区和所述沟槽结构包括重复地对所述堆叠结构进行图案化，以形成沿第一方向具有不同深度的第一多个分区图案。每个分区图案包括在相应的顶表面处在初始牺牲层之上的初始电介质层。形成所述第一数量的分区和所述沟槽结构还包括去除所述堆叠结构在相邻分区图案之间的部分。
在一些实施例中，沿第一方向，沟槽结构的宽度大于狭缝结构的宽度。在一些实施例中，沿第二方向，沟槽结构的长度与相应梯级的长度相同。在一些实施例中，沿垂直方向，沟槽结构在相邻分区中的每一者中形成第一数量的初始牺牲层。
在一些实施例中，堆叠结构的所述部分包括相邻分区中的至少一者的部分。
在一些实施例中，所述第一数量的牺牲部分中的每一者被一对电介质部分夹住。
在一些实施例中，所述第一数量的分区是在所述多个梯级之前形成的。
在一些实施例中，形成所述绝缘部分包括：沉积一层电介质材料以填充所述沟槽结构；以及去除所述第一电介质部分和所述电介质材料的部分，以露出第一牺牲部分的顶表面和侧表面。绝缘部分的顶表面在相邻的第一牺牲部分的顶表面之间。
在一些实施例中，形成每个分区中的顶部牺牲部分包括：在所述第一牺牲部分和所述绝缘部分之上形成一层牺牲材料；以及去除所述牺牲材料的部分以露出所述绝缘部分的侧表面，使得所述顶部牺牲部分在所述绝缘部分的顶表面上与所述绝缘部分相接触，并且与相邻牺牲部分断开连接。
在一些实施例中，沉积所述牺牲材料包括沉积与所述第一牺牲部分相同的材料。
在一些实施例中，所述方法进一步包括在绝缘部分中形成狭缝结构并且与顶部牺牲部分相接触。通过狭缝结构利用导体部分代替顶部牺牲部分包括通过狭缝结构利用导体部分代替顶部牺牲部分。
在一些实施例中，形成狭缝结构包括去除在相邻分区之间的所述绝缘部分的部分以及所述堆叠结构的部分，使得所述狭缝结构(i)与相应的顶部牺牲部分相接触，并且(ii)与相邻分区中的第二数量的牺牲部分相隔离，所述第二数量为所述第一数量减一。
在一些实施例中，所述狭缝结构进一步(i)与在所述第二数量的牺牲部分以下的一个或多个牺牲层相接触，并且(ii)与和在每个分区中的牺牲部分接触的第二数量的牺牲层相接触。
在一些实施例中，利用导体部分代替与狭缝结构相接触的相应顶部牺牲部分包括：在每个分区中，通过狭缝结构去除顶部牺牲部分以形成顶部横向凹陷；以及通过狭缝结构沉积导体材料以填充顶部横向凹陷。
在一些实施例中，所述方法进一步包括在形成顶部横向凹陷的同一过程中，在每个分区中通过狭缝结构去除所述第二数量的牺牲层以及所述一个或多个牺牲层，以形成多个横向凹陷。在一些实施例中，所述方法进一步包括通过狭缝结构沉积导体材料，以填充所述多个横向凹陷。
在一些实施例中，所述方法进一步包括在狭缝结构中形成接触结构。
在一些实施例中，形成接触结构包括：在狭缝结构中沉积绝缘间隔体；以及在绝缘间隔体中沉积导电材料以填充狭缝结构。
上文对具体实施例的描述将因而揭示本公开内容的一般本质，本领域技术人员不需要过多的试验就能够通过应用本领域内的知识来容易地针对各种应用修改和/或调整这样的具体实施例，而不脱离本公开内容的一般原理。因此，基于文中提供的教导和指引，意在使这样的调整和修改落在所公开的实施例的等效物的含义和范围内。应当理解，文中的措辞或术语是为了描述而非限定目的，使得本领域技术人员应当根据所述教导和指引对本说明书的术语或措辞加以解释。
上文借助于说明所指定的功能及其关系的实现方式的功能构建块描述了本公开内容的实施例。为了描述的方便起见，已经任意地定义了这些功能构建块的边界。只要适当地执行指定功能及其关系，可以定义替代边界。
发明内容部分和摘要部分可能阐述了发明人设想的本公开内容的一个或多个示例性实施例，而非全部的示例性实施例，因而并非意在通过任何方式对本公开内容和所附权利要求构成限制。
本公开内容的宽度和范围不应由上述示例性实施例中的任何示例性实施例限制，而是仅根据所附权利要求及其等效物限定。

Claims (37)

1.一种存储器件，包括：
存储阵列结构；以及
阶梯结构，其包括多个梯级，每个所述梯级包括沿第一方向处于不同深度的第一数量的分区，所述多个梯级沿垂直于所述第一方向的第二方向延伸，其中，
相应梯级的所述第一数量的分区中的每个分区包括在相应分区的顶表面上的导体部分以及在所述导体部分之下的第二数量的非导体部分，所述导体部分和所述非导体部分通过一个或多个电介质层相互绝缘。
2.根据权利要求1所述的存储器件，其中，在所述第一数量的分区中的每个分区中，所述第二数量的非导体部分中的每个非导体部分沿所述第二方向的长度是与所述相应梯级沿所述第二方向的长度相同的。
3.根据权利要求2所述的存储器件，进一步包括在相邻分区之间的绝缘部分，其中，
所述绝缘部分沿所述第二方向的长度是与所述相应梯级的长度相同的；并且
所述绝缘部分沿垂直方向的深度大约为所述相应梯级的厚度。
4.根据权利要求3所述的存储器件，进一步包括在所述相邻分区之间的所述绝缘部分中延伸的接触结构，其中，
沿所述第一方向，所述绝缘部分的宽度大于所述接触结构的宽度，使得所述接触结构与在所述相邻分区中的所述第二数量的非导体部分分开。
5.根据权利要求4所述的存储器件，其中，所述绝缘部分沿所述第一方向的宽度在大约200nm到大约400nm的范围内。
6.根据权利要求1-5中的任何一项所述的存储器件，其中，所述第二数量等于所述第一数量减一。
7.根据权利要求6所述的存储器件，其中，所述第一数量的分区中的每个分区进一步包括在所述第二数量的非导体部分之下并且沿所述第二方向延伸的一个或多个导体层。
8.根据权利要求7所述的存储器件，其中，所述第一数量的分区中的每个分区进一步包括分别与所述第二数量的非导体部分相接触并且沿所述第二方向延伸的第二数量的导体层。
9.根据权利要求8所述的存储器件，其中，
所述接触结构与下述各项相接触：(i)在较高相邻分区中的所述导体部分，(ii)在所述第二数量的非导体部分之下的所述一个或多个导体层，以及(iii)与所述第二数量的非导体部分相接触的所述第二数量的导体层；并且
所述接触结构与在相邻分区中的所述非导体部分相隔离。
10.根据权利要求4所述的存储器件，在所述相应梯级中进一步包括：
关于所述梯级的中心线与所述第一数量的分区对称布置的另一第一数量的分区；
沿所述梯级的所述中心线垂直延伸的另一绝缘部分；以及
在所述另一绝缘部分中延伸的另一接触结构，其中，所述另一接触结构与在所述相邻分区中的每个相邻分区中的所述导体部分和所述第二数量的非导体部分分开。
11.一种存储器件，包括：
存储阵列结构；以及
阶梯结构，包括：
多个梯级，每个所述梯级包括沿第一方向处于不同深度的第一数量的分区，所述多个梯级沿垂直于所述第一方向的第二方向延伸，以及
在相邻分区之间的绝缘部分，其中：
所述绝缘部分沿垂直方向的深度大约为相应梯级的厚度，并且
关于所述绝缘部分，其底表面在较低相邻分区中的部分低于所述底表面在较高相邻分区中的部分。
12.根据权利要求11所述的存储器件，其中，所述绝缘部分沿所述第二方向的长度是与所述相应梯级的长度相同的。
13.根据权利要求12所述的存储器件，其中，相应梯级的所述第一数量的分区中的每个分区包括在相应分区的顶表面上的导体部分以及在所述导体部分之下的第二数量的非导体部分，所述导体部分和所述非导体部分通过一个或多个电介质层相互绝缘。
14.根据权利要求12或13所述的存储器件，其中，在所述第一数量的分区中的每个分区中，所述第二数量的非导体部分中的每个非导体部分沿所述第二方向的长度是与所述相应梯级沿所述第二方向的长度相同的。
15.根据权利要求14所述的存储器件，进一步包括在所述相邻分区之间的所述绝缘部分中延伸的接触结构，其中，
沿所述第一方向，所述绝缘部分的宽度大于所述接触结构的宽度，使得所述接触结构与在所述相邻分区中的所述第二数量的非导体部分分开。
16.根据权利要求11-15中的任何一项所述的存储器件，其中，所述绝缘部分沿所述第一方向的宽度在大约200nm到大约400nm的范围内。
17.根据权利要求11-16中的任何一项所述的存储器件，其中，所述第二数量等于所述第一数量减一。
18.根据权利要求17所述的存储器件，其中，所述第一数量的分区中的每个分区进一步包括在所述第二数量的非导体部分之下并且沿所述第二方向延伸的一个或多个导体层。
19.根据权利要求18所述的存储器件，其中，所述第一数量的分区中的每个分区进一步包括分别与所述第二数量的非导体部分相接触并且沿所述第二方向延伸的第二数量的导体层。
20.根据权利要求19所述的存储器件，其中，
所述接触结构与下述各项相接触：(i)在较高相邻分区中的所述导体部分，(ii)在所述第二数量的非导体部分之下的所述一个或多个导体层，以及(iii)与所述第二数量的非导体部分相接触的所述第二数量的导体层；并且
所述接触结构与在相邻分区中的所述非导体部分相隔离。
21.根据权利要求11所述的存储器件，在所述相应梯级中进一步包括：
关于所述梯级的中心线与所述第一数量的分区对称布置的另一第一数量的分区；
沿所述梯级的所述中心线垂直延伸的另一绝缘部分；以及
在所述另一绝缘部分中延伸的另一接触结构，其中，所述另一接触结构与在所述相邻分区的每个相邻分区中的所述导体部分和所述第二数量的非导体部分分开。
22.一种用于形成存储器件的阶梯结构的方法，包括：
在堆叠结构中形成沿第一方向处于不同深度的第一数量的分区以及在相邻分区之间形成沟槽结构，所述堆叠结构包括交替的牺牲材料层和电介质材料层；
沿第二方向形成多个梯级，其中，所述多个梯级中的每个梯级包括所述第一数量的分区，并且所述分区中的每个分区包括第一数量的牺牲部分，所述第二方向垂直于所述第一方向；
在所述沟槽结构中形成绝缘部分；
在所述第一数量的分区中的每个分区的顶表面上形成顶部牺牲部分，并且所述顶部牺牲部分与所述绝缘部分相接触；以及
通过在所述绝缘部分中的并且与所述顶部牺牲部分相接触的狭缝结构利用导体部分代替所述顶部牺牲部分。
23.根据权利要求22所述的方法，其中，形成所述第一数量的分区和所述沟槽结构包括：
重复地对所述堆叠结构进行图案化，以形成沿所述第一方向具有不同深度的多个分区图案，每个分区图案包括在相应的顶表面处在初始牺牲层之上的初始电介质层；以及
去除所述堆叠结构的在相邻分区图案之间的部分。
24.根据权利要求23所述的方法，其中，
沿所述第一方向，所述沟槽结构的宽度大于所述狭缝结构的宽度；
沿所述第二方向，所述沟槽结构的长度是与相应梯级的长度相同的；并且
沿垂直方向，所述沟槽结构在所述相邻分区中的每个相邻分区中形成第一数量的初始牺牲层。
25.根据权利要求23或24所述的方法，其中，所述堆叠结构的所述部分包括所述相邻分区中的至少一者的部分。
26.根据权利要求22-25中的任何一项所述的方法，其中，所述第一数量的牺牲部分中的每个牺牲部分被一对电介质部分夹住。
27.根据权利要求22-26中的任何一项所述的方法，其中，所述第一数量的分区是在所述多个梯级之前形成的。
28.根据权利要求25所述的方法，其中，形成所述绝缘部分包括：
沉积电介质材料层以填充所述沟槽结构；以及
去除所述第一电介质部分和一部分的所述电介质材料，以露出第一牺牲部分的顶表面和侧表面，所述绝缘部分的顶表面在相邻第一牺牲部分的顶表面之间。
29.根据权利要求28所述的方法，其中，在每个分区中形成顶部牺牲部分包括：
在所述第一牺牲部分和所述绝缘部分之上形成牺牲材料层；以及
去除一部分的所述牺牲材料以露出所述绝缘部分的侧表面，使得所述顶部牺牲部分在所述绝缘部分的顶表面上与所述绝缘部分相接触，并且与相邻牺牲部分断开连接。
30.根据权利要求29所述的方法，其中，沉积所述牺牲材料包括沉积与所述第一牺牲部分相同的材料。
31.根据权利要求22所述的方法，进一步包括在所述绝缘部分中形成所述狭缝结构，并且所述狭缝结构与所述顶部牺牲部分相接触，并且其中，通过所述狭缝结构利用导体部分代替所述顶部牺牲部分包括通过所述狭缝结构利用导体部分代替所述顶部牺牲部分。
32.根据权利要求31所述的方法，其中，形成所述狭缝结构包括去除一部分的所述绝缘部分以及所述堆叠结构的在所述相邻分区之间的部分，使得所述狭缝结构(i)与相应的顶部牺牲部分相接触，并且(ii)与在所述相邻分区中的第二数量的牺牲部分相隔离，所述第二数量为所述第一数量减一。
33.根据权利要求32所述的方法，其中，所述狭缝结构进一步(i)与在所述第二数量的牺牲部分以下的一个或多个牺牲层相接触，并且(ii)与和在每个分区中的所述牺牲部分接触的所述第二数量的牺牲层相接触。
34.根据权利要求33所述的方法，其中，利用导体部分代替与所述狭缝结构相接触的所述相应的顶部牺牲部分包括：
在每个分区中通过所述狭缝结构去除所述顶部牺牲部分，以形成顶部横向凹陷；以及
通过所述狭缝结构沉积导体材料以填充所述顶部横向凹陷。
35.根据权利要求34所述的方法，进一步包括：
在形成所述顶部横向凹陷的同一过程中，在每个分区中通过所述狭缝结构去除所述第二数量的牺牲层以及所述一个或多个牺牲层，以形成多个横向凹陷；以及
通过所述狭缝结构沉积所述导体材料以填充所述多个横向凹陷。
36.根据权利要求33或34所述的方法，进一步包括在所述狭缝结构中形成接触结构。
37.根据权利要求34所述的方法，其中，形成所述接触结构包括：
在所述狭缝结构中沉积绝缘间隔体；以及
在所述绝缘间隔体中沉积导电材料以填充所述狭缝结构。
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