CN111354849A - 半导体元件及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体元件及其制作方法，该半导体元件包含一虚置栅极设于一基底上；一第一控制栅极设于该虚置栅极一侧以及一第二控制栅极设于该虚置栅极另一侧；一阱区设于该基底内，其中该阱区包含一第一导电型式；一第一源极/漏极区域设于该虚置栅极及该第一控制栅极之间，其中该第一源极/漏极区域包含一第二导电型式；一第二源极/漏极区域设于该虚置栅极及该第二控制栅极之间，其中该第一源极/漏极区域包含该第二导电型式；以及一掺杂区设于该虚置栅极正下方，其中该掺杂区包含该第一导电型式。

Description

半导体元件及其制作方法
技术领域
本发明涉及一种半导体元件及其制作方法，尤其是涉及一种磁阻式随机存取存储器(Magnetoresistive Random Access Memory,MRAM)及其制作方法。
背景技术
已知，磁阻(magnetoresistance,MR)效应是材料的电阻随着外加磁场的变化而改变的效应，其物理量的定义，是在有无磁场下的电阻差除上原先电阻，用以代表电阻变化率。目前，磁阻效应已被成功地运用在硬盘生产上，具有重要的商业应用价值。此外，利用巨磁电阻物质在不同的磁化状态下具有不同电阻值的特点，还可以制成磁性随机存储器(MRAM)，其优点是在不通电的情况下可以继续保留存储的数据。
上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域，例如，移动电话中搭配全球定位系统(global positioning system,GPS)的电子罗盘(electroniccompass)零组件，用来提供使用者移动方位等信息。目前，市场上已有各式的磁场感测技术，例如，各向异性磁阻(anisotropic magnetoresistance,AMR)感测元件、巨磁阻(GMR)感测元件、磁隧穿结(magnetic tunneling junction,MTJ)感测元件等等。然而，上述现有技术的缺点通常包括：较占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足，以及易受温度变化影响等等，而有必要进一步改进。
发明内容
本发明一实施例公开一种制作半导体元件的方法，其主要先形成一虚置栅极于一基底上，然后形成一第一控制栅极于该虚置栅极一侧以及一第二控制栅极于该虚置栅极另一侧，再进行一处理制作工艺使该虚置栅极的临界电压大于该第一控制栅极的临界电压。
本发明另一实施例公开一种半导体元件，其特征在于包含一虚置栅极设于一基底上；一第一控制栅极设于该虚置栅极一侧以及一第二控制栅极设于该虚置栅极另一侧；一阱区设于该基底内，其中该阱区包含一第一导电型式；一第一源极/漏极区域设于该虚置栅极及该第一控制栅极之间，其中该第一源极/漏极区域包含一第二导电型式；一第二源极/漏极区域设于该虚置栅极及该第二控制栅极之间，其中该第一源极/漏极区域包含该第二导电型式；以及一掺杂区设于该虚置栅极正下方，其中该掺杂区包含该第一导电型式。
附图说明
图1为本发明一实施例的一MRAM的上视图；
图2为本发明一实施例制作MRAM的剖面示意图；
图3为本发明一实施例制作MRAM的剖面示意图；
图4为本发明一实施例的MRAM的结构示意图。
主要元件符号说明
12 基底 14 阱区
16 栅极结构 18 虚置栅极
20 控制栅极 22 控制栅极
24 控制栅极 26 控制栅极
28 栅极介电层 30 栅极材料层
32 轻掺杂漏极 34 间隙壁
36 源极/漏极区域 38 掺杂区
40 层间介电层 42 介质层
44 高介电常数介电层 46 功函数金属层
48 低阻抗金属层 50 金属栅极
52 硬掩模 54 接触插塞
56 磁性隧穿结 58 MRAM单元
102 第一区域 104 第二区域
106 第三区域
具体实施方式
请参照图1至图2，图1至图2为本发明一实施例制作一半导体元件或更具体而言一磁阻式随机存取存储器的方法示意图，其中图1为本发明一实施例的一MRAM的上视图而图2则为本发明一实施例制作MRAM的剖面示意图。如图1至图2所示，首先提供一基底12，例如一硅基底或硅覆绝缘(SOI)基板，基底上较佳定义有第一区域102、第二区域104以及第三区域106，其中第一区域102较佳为一高压区且较佳于后续制作工艺用来制备MRAM的虚置栅极，第二区域104与第三区域106则分别为超低压区且较佳于后续用来制备MRAM的控制栅极。
然后形成一阱区14于基底12内，并形成多个栅极结构16于基底12上，其中栅极结构16较佳包含一虚置栅极18、控制栅极20、22设于虚置栅极18一侧以及控制栅极24、26设于虚置栅极18另一侧。在本实施例中，栅极结构16、18的制作方式可依据制作工艺需求以先栅极(gate first)制作工艺、后栅极(gate last)制作工艺的先高介电常数介电层(high-kfirst)制作工艺以及后栅极制作工艺的后高介电常数介电层(high-k last)制作工艺等方式制作完成。以本实施例的后高介电常数介电层制作工艺为例，可先依序形成一栅极介电层28或介质层、一由多晶硅所构成的栅极材料层30以及一选择性硬掩模(图未示)于基底12上，并利用一图案化光致抗蚀剂(图未示)当作掩模进行一图案转移制作工艺，以单次蚀刻或逐次蚀刻步骤，去除部分栅极材料层30与部分栅极介电层28，然后剥除图案化光致抗蚀剂，以于基底12上形成由图案化的栅极介电层28与图案化的栅极材料层30所构成的栅极电极或栅极结构16。
随后可先形成一图案化掩模(图未示)覆盖虚置栅极18，再以离子注入制作工艺形成轻掺杂漏极32于各控制栅极20、22、24、26两侧的基底12内。然后在栅极结构16侧壁形成至少一间隙壁34，接着于间隙壁34两侧的基底12中形成一源极/漏极区域36及/或外延层(图未示)，并选择性于源极/漏极区域36及/或外延层的表面形成一金属硅化物(图未示)。在本实施例中，间隙壁34可为单一间隙壁或复合式间隙壁，例如可细部包含一偏位间隙壁(图未示)以及一主间隙壁(图未示)。其中偏位间隙壁与主间隙壁可包含相同或不同材料，且两者均可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅所构成的群组。源极/漏极区域36可依据所置备晶体管的导电型式而包含不同掺质，例如可包含P型掺质或N型掺质。
值得注意的是，一般MRAM元件中的虚置栅极18与两侧的控制栅极20、22、24、26均处于相同临界电压，而此状况下的MRAM单元容易使虚置栅极18发生漏电。为了改善此缺点，本发明较佳于前述虚置栅极18以及控制栅极20、22、24、26形成前或形成后进行一处理制作工艺使虚置栅极18的临界电压大于两侧控制栅极20、22、24、26的临界电压，其中本实施例的处理制作工艺较佳包含形成栅极结构16之前或之后以离子注入制作工艺于基底12内形成一掺杂区38且此掺杂区38较佳设置于后续所形成的虚置栅极18与间隙壁34正下方。在本实施例中，掺杂区38与基底12中的阱区14较佳包含相同导电型式例如第一导电型式而轻掺杂漏极32与源极/漏极区域36则较佳包含不同于第一导电型式的第二导电型式。此外阱区14的浓度又较佳小于掺杂区38浓度，而掺杂区38浓度又较佳小于轻掺杂漏极32与源极/漏极区域36的浓度。
如图3所示，接着可选择性形成一接触洞蚀刻停止层(图未示)于基底12表面并覆盖虚置栅极18与控制栅极20、22、24、26，再形成一层间介电层40于接触洞蚀刻停止层上。然后进行一平坦化制作工艺，例如利用化学机械研磨去除部分层间介电层40与部分接触洞蚀刻停止层暴露出由多晶硅材料所构成的栅极材料层18，使栅极材料层18上表面与层间介电层40上表面齐平。
随后进行一金属栅极置换制作工艺将各栅极结构包括虚置栅极18与控制栅极20、22、24、26转换为金属栅极。举例来说，可先进行一选择性的干蚀刻或湿蚀刻制作工艺，例如利用氨水(ammonium hydroxide,NH4OH)或氢氧化四甲铵(TetramethylammoniumHydroxide,TMAH)等蚀刻溶液来去除栅极材料层30甚至选择性去除栅极介电层28，以于层间介电层40中形成凹槽(图未示)。之后依序形成一选择性介质层42或栅极介电层、一高介电常数介电层44、一功函数金属层46以及一低阻抗金属层48于凹槽内，然后进行一平坦化制作工艺，例如利用CMP去除部分低阻抗金属层48、部分功函数金属层46与部分高介电常数介电层44以形成金属栅极50。
然后可去除部分低阻抗金属层48、部分功函数金属层46以及部分高介电常数介电层44以形成凹槽(图未示)，再填入一由例如氮化硅所构成的硬掩模52于凹槽内并使硬掩模52上表面切齐层间介电层42上表面。以本实施例利用后高介电常数介电层制作工艺所制作的栅极结构为例，所形成的金属栅极50较佳包含一介质层或栅极介电层16、一U型高介电常数介电层44、一U型功函数金属层46以及一低阻抗金属层48。
在本实施例中，高介电常数介电层44包含介电常数大于4的介电材料，例如选自氧化铪(hafnium oxide，HfO2)、硅酸铪氧化合物(hafnium silicon oxide,HfSiO4)、硅酸铪氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化铝(aluminum oxide,Al2O3)、氧化镧(lanthanum oxide,La2O3)、氧化钽(tantalum oxide,Ta2O5)、氧化钇(yttrium oxide,Y2O3)、氧化锆(zirconium oxide,ZrO2)、钛酸锶(strontium titanate oxide,SrTiO3)、硅酸锆氧化合物(zirconium silicon oxide,ZrSiO4)、锆酸铪(hafnium zirconium oxide,HfZrO4)、锶铋钽氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、锆钛酸铅(leadzirconate titanate,PbZrxTi1-xO3,PZT)、钛酸钡锶(barium strontium titanate,BaxSr1- xTiO3,BST)、或其组合所组成的群组。
功函数金属层46较佳用以调整形成金属栅极的功函数，使其适用于N型晶体管(NMOS)或P型晶体管(PMOS)。若晶体管为N型晶体管，功函数金属层46可选用功函数为3.9电子伏特(eV)～4.3eV的金属材料，如铝化钛(TiAl)、铝化锆(ZrAl)、铝化钨(WAl)、铝化钽(TaAl)、铝化铪(HfAl)或TiAlC(碳化钛铝)等，但不以此为限；若晶体管为P型晶体管，功函数金属层46可选用功函数为4.8eV～5.2eV的金属材料，如氮化钛(TiN)、氮化钽(TaN)或碳化钽(TaC)等，但不以此为限。功函数金属层46与低阻抗金属层48之间可包含另一阻障层(图未示)，其中阻障层的材料可包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等材料。低阻抗金属层48则可选自铜(Cu)、铝(Al)、钨(W)、钛铝合金(TiAl)、钴钨磷化物(cobalttungsten phosphide，CoWP)等低电阻材料或其组合。
值得注意的是，除了上述于虚置栅极18正下方形成掺杂区38的方式来使虚置栅极18的临界电压大于两侧控制栅极20、22、24、26的临界电压，本发明另一实施例可选择在金属栅极置换制作工艺时调整虚置栅极18与控制栅极20、22、24、26的功函数，特别将虚置栅极18往更高功函数值(如P型功函数金属)的方向调整。
更具体而言，本发明一实施例可选择于控制栅极20、22、24、26内仅形成N型功函数金属层且无P型功函数金属层并于虚置栅极18内形成P型功函数金属层，由此使虚置栅极18的临界电压大于两侧控制栅极20、22、24、26的临界电压。此外依据本发明另一实施例可选择同时于控制栅极20、22、24、26与虚置栅极18内形成P型功函数金属层且虚置栅极18的P型功函数金属层厚度大于各控制栅极20、22、24、26内的P型功函数金属层厚度，这些变化型均属本发明所涵盖的范围。
之后可进行一图案转移制作工艺，例如可利用一图案化掩模去除金属栅极50旁的部分的层间介电层40以形成多个接触洞(图未示)并暴露出下面的源极/漏极区域36。然后再于各接触洞中填入所需的金属材料，例如包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等的阻障层材料以及选自钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等低电阻材料或其组合的低阻抗金属层。之后进行一平坦化制作工艺，例如以化学机械研磨去除部分金属材料以分别形成接触插塞54于各接触洞内电连接源极/漏极区域36。至此即完成本发明较佳实施例的半导体元件的制作。
随后可进行后续金属内连线制作工艺，例如先形成至少一金属间介电层(图未示)于层间介电层40上，然后于金属间介电层内形成至少一磁性隧穿结(magnetic tunnelingjunction,MTJ)56电连接虚置栅极18两侧的源极/漏极区域36，例如图1中所示。
在本实施例中，MTJ 56可依据制作工艺需求包含例如一或下电极、一固定层(pinned layer)、一阻障层、一自由层(free layer)、一遮盖层(capping layer)以及一上电极。在本实施例中，下电极与上电极较佳包含导电材料，例如但不局限于钽(Ta)、铂(Pt)、铜(Cu)、金(Au)、铝(Al)。固定层可以是由反铁磁性(antiferromagnetic,AFM)材料所构成者，例如铁锰(FeMn)、铂锰(PtMn)、铱锰(IrMn)、氧化镍(NiO)等，用以固定或限制邻近层的磁矩方向。阻障层可包含但不局限于例如氧化镁(MgO)、氮化铝(AlN)、氮氧化铝(AlON)、其他非磁性材料甚至介电材料。自由层可以是由铁磁性材料所构成者，例如铁、钴、镍或其合金如钴铁硼(cobalt-iron-boron,CoFeB)，但不限于此。其中，自由层的磁化方向会受外部磁场而「自由」改变。遮盖层可由包含氧化物的绝缘材料所构成，例如氧化铝(AlOx)或氧化镁(MgO)，但均不局限于此。
请再参照图1与图3，图1与图3分别揭露本发明一实施例的一MRAM的结构示意图。如图1及图3所示，本发明的MRAM主要包含一虚置栅极18设于一基底12上，控制栅极20、22设于虚置栅极18一侧，控制栅极24、26设于虚置栅极18另一侧，阱区14设于基底12内，轻掺杂漏极32设于控制栅极20、22、24、26两侧，间隙壁34环绕各栅极结构或金属栅极50，源极/漏极区域36设于虚置栅极18及控制栅极20、22、24、26两侧，以及一掺杂区38设于虚置栅极18正下方。
如图1所示，虚置栅极18较佳沿着一第一方向例如Y方向延伸于基底12上，控制栅极20、22、24、26较佳同样沿着第一方向延伸于虚置栅极18两侧，源极/漏极区域36较佳沿着一与第一方向垂直的第二方向延伸于虚置栅极18两侧，其中控制栅极20、22、24、26两侧分别设有接触插塞54及MTJ 56电连接源极/漏极区域36。在本实施例中，虚置栅极18一侧的控制栅极例如控制栅极20、控制栅极20右侧的接触插塞54与MTJ 56以及控制栅极20左侧的部分接触插塞54较佳构成由虚线所标示出的单一MRAM单元58。换句话说，虚置栅极18两侧分别设有两组MRAM单元58，包括虚置栅极左侧分别由控制栅极20、22所构成的两组MRAM单元58以及右侧由控制栅极24、26所构成的两组MRAM单元58。
在本实施例中，掺杂区38上表面较佳低于源极/漏极区域36下表面且其范围较佳不超过虚置栅极18周围的间隙壁34外侧侧壁，同时虚置栅极18及间隙壁34正下方并无设置任何轻掺杂漏极32。换句话说，掺杂区38较佳仅设于虚置栅极18及间隙壁34正下方且不向左右延伸超过两侧的源极/漏极区域36边缘。另外掺杂区38与基底12中的阱区14较佳包含相同导电型式例如第一导电型式而轻掺杂漏极32与源极/漏极区域36则较佳包含不同于第一导电型式的第二导电型式。此外阱区14的浓度较佳小于掺杂区浓度，而掺杂区38浓度又小于轻掺杂漏极32与源极/漏极区域36的浓度。
如同上面所述，除了于虚置栅极18正下方形成掺杂区38来调整虚置栅极18的临界电压使其大于两侧控制栅极20、22、24、26的临界电压，本发明另一实施例可选择在金属栅极置换制作工艺时调整虚置栅极18与控制栅极20、22、24、26的功函数，特别将虚置栅极18往更高功函数值(如P型功函数金属)的方向调整。
以图3的结构来看，各虚置栅极18及控制栅极20、22、24、26分别包含一金属栅极50，其中各金属栅极50较佳包含一介质层42或栅极介电层、一U型高介电常数介电层44、一U型功函数金属层46以及一低阻抗金属层48。依据本发明一实施例可选择于控制栅极20、22、24、26内仅形成N型功函数金属层且无P型功函数金属层并于虚置栅极18内形成P型功函数金属层，由此使虚置栅极18的临界电压大于两侧控制栅极20、22、24、26的临界电压。但不局限于此，依据本发明另一实施例又可选择同时于控制栅极20、22、24、26与虚置栅极18内形成P型功函数金属层且虚置栅极18的P型功函数金属层厚度大于各控制栅极20、22、24、26内的P型功函数金属层厚度，这些变化型均属本发明所涵盖的范围。
请再参照图4，图4为本发明一实施例的一MRAM的结构示意图。如图4所示，相较于图3所揭露的掺杂区38上表面低于两侧源极/漏极区域36下表面，依据本发明一实施例又可在进行离子注入制作工艺时调整注入的能量，使掺杂区38形成于接近基底12表面处而非深入基底12内。例如图4所示，本发明可调整掺杂区38深度使其上表面约略切齐基底12上表面且其下表面低于两侧的源极/漏极区域36与轻掺杂漏极32下表面，同时掺杂区38又直接接触虚置栅极18的介质层42底部、间隙壁34底部以及两侧的源极/漏极区域36，此变化型也属本发明所涵盖的范围。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (19)

1.一种制作半导体元件的方法，其特征在于，包含：
形成虚置栅极于基底上；
形成第一控制栅极于该虚置栅极一侧以及第二控制栅极于该虚置栅极另一侧；以及
进行处理制作工艺，使该虚置栅极的临界电压大于该第一控制栅极的临界电压。
2.如权利要求1所述的方法，另包含：
形成阱区于该基底内，该阱区包含第一导电型式；
形成环绕该第一控制栅极的第一间隙壁、环绕该第二控制栅极的第二间隙壁以及环绕该虚置栅极的第三间隙壁；
形成第一源极/漏极区域于该虚置栅极及该第一控制栅极之间，其中该第一源极/漏极区域包含第二导电型式；
形成第二源极/漏极区域于该虚置栅极及该第二控制栅极之间，其中该第一源极/漏极区域包含该第二导电型式。
3.如权利要求2所述的方法，另包含：
形成第一磁性隧穿结(magnetic tunneling junction,MTJ)电连接该第一源极/漏极区域；以及
形成第二磁性隧穿结电连接该第二源极/漏极区域。
4.如权利要求2所述的方法，另包含：
形成第一轻掺杂漏极于该第一控制栅极两侧；以及
形成第二轻掺杂漏极于该第二控制栅极两侧。
5.如权利要求4所述的方法，另包含形成掺杂区设于该虚置栅极及该第三间隙壁正下方，其中该掺杂区包含该第一导电型式。
6.如权利要求5所述的方法，其中该掺杂区上表面切齐该基底上表面且该掺杂区下表面低于该第一轻掺杂漏极下表面。
7.如权利要求5所述的方法，其中该掺杂区上表面低于该第一源极/漏极区域下表面。
8.如权利要求1所述的方法，其中各该虚置栅极、该第一控制栅极以及该第二控制栅极包含金属栅极。
9.如权利要求8所述的方法，其中各该第一控制栅极以及该第二控制栅极包含N型功函数金属层且该虚置栅极包含P型功函数金属层。
10.如权利要求8所述的方法，其中各该虚置栅极、该第一控制栅极以及该第二控制栅极包含P型功函数金属层且该虚置栅极的该P型功函数金属层厚度大于该第一控制栅极或该第二控制栅极的该P型功函数金属层厚度。
11.一种半导体元件，其特征在于，包含：
虚置栅极，设于基底上；
第一控制栅极，设于该虚置栅极一侧；
第二控制栅极，设于该虚置栅极另一侧；
阱区，设于该基底内，其中该阱区包含第一导电型式；
第一源极/漏极区域，设于该虚置栅极及该第一控制栅极之间，其中该第一源极/漏极区域包含第二导电型式；
第二源极/漏极区域，设于该虚置栅极及该第二控制栅极之间，其中该第一源极/漏极区域包含该第二导电型式；以及
掺杂区，设于该虚置栅极正下方，其中该掺杂区包含该第一导电型式。
12.如权利要求11所述的半导体元件，另包含：
第一间隙壁，环绕该第一控制栅极；
第二间隙壁，环绕该第二控制栅极；以及
第三间隙壁，环绕该虚置栅极，其中该掺杂区设于该虚置栅极及该第三间隙壁正下方。
13.如权利要求12所述的半导体元件，另包含：
第一轻掺杂漏极，设于该第一控制栅极两侧；以及
第二轻掺杂漏极，设于该第二控制栅极两侧。
14.如权利要求13所述的半导体元件，其中该掺杂区上表面切齐该基底上表面且该掺杂区下表面低于该第一轻掺杂漏极下表面。
15.如权利要求11所述的半导体元件，其中该掺杂区上表面低于该第一源极/漏极区域下表面。
16.如权利要求11所述的半导体元件，其中各该虚置栅极、该第一控制栅极以及该第二控制栅极包含金属栅极。
17.如权利要求16所述的半导体元件，其中各该第一控制栅极以及该第二控制栅极包含N型功函数金属层且该虚置栅极包含P型功函数金属层。
18.如权利要求16所述的半导体元件，其中各该虚置栅极、该第一控制栅极以及该第二控制栅极包含P型功函数金属层且该虚置栅极的该P型功函数金属层厚度大于该第一控制栅极或该第二控制栅极的该P型功函数金属层厚度。
19.如权利要求11所述的半导体元件，另包含：
第一磁性隧穿结(magnetic tunneling junction,MTJ)，电连接该第一源极/漏极区域；以及
第二磁性隧穿结，电连接该第二源极/漏极区域。
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