CN111338142A - 阵列基板及其制作方法、显示装置 - Google Patents
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Abstract
本公开提供了一种阵列基板及其制作方法、显示装置，属于显示技术领域。所述阵列基板为双栅线阵列基板；所述阵列基板具有多个子像素，所述子像素内布置有存储电容和扩展存储电容，所述扩展存储电容和所述存储电容并联。本方案通过增加一个与存储电容并联的扩展存储电容，从而增加了存储电容容量，避免显示基板中信号线之间的耦合电容在存储电容的容量不够大时，影响显示面板的显示，改善了显示均一性。
Description
技术领域
本公开涉及显示技术领域，特别涉及一种阵列基板及其制作方法、显示装置。
背景技术
在液晶显示器(Liquid Crystal Display，LCD)的显示面板，也即液晶显示面板中，存储电容负责在画面保持阶段给液晶电容充电，保证液晶电容的电压持续到下一次画面更新时。
液晶显示面板中相互靠近的信号线之间存在耦合电容，这些耦合电容会在存储电容的容量不够大时，影响显示面板的显示。特别是对于双栅线结构(Dual Gate)(即一行子像素与两根栅线连接)的液晶显示面板，由于同一根数据线连接的两列子像素的结构并非完全对称，例如信号线间距离不等，造成两列子像素中信号线间的寄生电容不等，所以与同一根数据线连接的两列子像素会出现亮暗不均的情况，例如LCD出现一列亮一列暗规律变化的竖向条纹。
发明内容
本公开实施例提供了一种阵列基板及其制作方法、显示装置，能够增加存储电容容量，改善显示均一性。所述技术方案如下：
一方面，提供了一种阵列基板，所述阵列基板具有多个子像素，所述子像素内布置有存储电容和扩展存储电容，所述扩展存储电容和所述存储电容并联；
所述阵列基板包括：栅极层、源漏极层和像素电极；
所述存储电容的第一电容极板位于所述像素电极所在的层，所述存储电容的第二电容极板位于所述栅极层和所述源漏极层中的至少一层中；
所述扩展存储电容的第一电容极板位于所述像素电极所在的层，所述存储电容的第二电容极板位于所述栅极层和所述源漏极层中的至少一层中。
可选地，所述存储电容的第一电容极板为所述像素电极，所述存储电容的第二电容极板为所述源漏极层中的第一极；
所述扩展存储电容的第一电容极板为所述像素电极，所述扩展存储电容的第二电容极板位于所述源漏极层，且与所述源漏极层的第一极相连。
可选地，所述多个子像素按阵列排布，所述源漏极层具有多根沿列方向延伸的数据线；
两根相邻的所述数据线之间布置有同一行子像素中的两个子像素，所述两个子像素分别具有一个开口区域，所述两个子像素的扩展存储电容的第二电容极板在所述两个子像素的两个开口区域之间。
可选地，所述扩展存储电容的第二电容极板呈条状，两根相邻的所述数据线之间位于同一行子像素中的两个条状的所述第二电容极板的长度方向均沿列方向延伸，条状的所述第二电容极板的第一端均与对应的第一极相连，两个条状的所述第二电容极板在行方向上的正投影不重叠，所述行方向垂直于所述列方向。
可选地，所述存储电容的第一电容极板为所述像素电极，所述存储电容的第二电容极板为栅极层中的挡光图案；
所述扩展存储电容的第一电容极板与所述像素电极同层，且与所述像素电极相连，所述扩展存储电容的第二电容极板为所述栅极层中的挡光图案。
可选地，所述多个子像素按阵列排布，所述源漏极层具有多根沿列方向延伸的数据线；所述数据线的两侧分别布置有一列子像素；
在同一根所述数据线两侧的两列子像素中，位于同一行的两个所述子像素的栅极层分别具有第一挡光图案和第二挡光图案，位于同一行的两个所述子像素分别具有第一像素电极和第二像素电极，所述第一挡光图案和所述第一像素电极位于同一子像素中，所述第二挡光图案和所述第二像素电极位于同一子像素中；
所述第一挡光图案和所述第一像素电极靠近所述数据线的一侧边在衬底基板上的正投影重合，所述第二挡光图案和所述第二像素电极靠近所述数据线的一侧边在衬底基板上的正投影重合。
可选地，所述栅极层包括栅极金属子层和导电薄膜子层，所述栅极层具有U型的挡光图案；
所述存储电容的第一电容极板为所述像素电极，所述存储电容的第二电容极板为所述挡光图案；
所述扩展存储电容的第一电容极板为所述像素电极，所述扩展存储电容的第二电容极板位于所述导电薄膜子层，所述扩展存储电容的第二电容极板与所述挡光图案的U型开口处在衬底基板上的正投影至少部分重合，且所述扩展存储电容的第二电容极板与所述挡光图案电连接。
可选地，所述挡光图案由所述栅极金属子层和导电薄膜子层组成。
可选地，所述存储电容大小为0.12pF～0.15pF，所述扩展存储电容和所述存储电容并联后的电容大小为0.18pF～0.22pF。
一方面，提供了一种显示装置，所述显示装置包括如前所述的阵列基板。
一方面，提供了一种阵列基板的制作方法，所述阵列基板具有多个子像素，所述制作方法包括：
依次制作栅极层、源漏极层和像素电极，在所述子像素中形成存储电容和扩展存储电容，所述扩展存储电容和所述存储电容并联；
所述存储电容的第一电容极板位于所述像素电极所在的层，所述存储电容的第二电容极板位于所述栅极层和所述源漏极层中的至少一层中；所述扩展存储电容的第一电容极板位于所述像素电极所在的层，所述扩展存储电容的第二电容极板位于所述栅极层和所述源漏极层中的至少一层中。
可选地，依次制作栅极层、源漏极层和像素电极，包括：
在衬底基板上依次制作导电薄膜子层、栅极金属子层、栅极绝缘层、有源层、源漏极层、平坦化层和像素电极，所述栅极层包括栅极金属子层和导电薄膜子层，所述栅极层具有U型的挡光图案；
所述存储电容的第一电容极板为所述像素电极，所述存储电容的第二电容极板为所述挡光图案；
所述扩展存储电容的第一电容极板为所述像素电极，所述扩展存储电容的第二电容极板位于所述导电薄膜子层，所述扩展存储电容的第二电容极板与所述挡光图案的U型开口处在所述衬底基板上的正投影至少部分重合，且所述扩展存储电容的第二电容极板与所述挡光图案电连接。
可选地，在衬底基板上依次制作导电薄膜子层和栅极金属子层，包括：
在所述衬底基板上依次沉积导电薄膜和栅极金属；
在所述栅极金属上涂布一层光刻胶；
采用半色调掩膜板工艺对所述光刻胶进行曝光，其中，所述挡光图案对应区域为不曝光区域，所述挡光图案的U型开口处为半曝光区域；
依次除去全曝光区域的所述光刻胶、所述栅极金属和所述导电薄膜；
依次除去半曝光区域的所述光刻胶和所述栅极金属；
除去不曝光区域的所述光刻胶，得到所述导电薄膜子层和栅极金属子层。
本公开实施例提供的技术方案带来的有益效果是：
本方案通过增加一个与存储电容并联的扩展存储电容，从而增加了存储电容容量，避免显示基板中信号线之间的耦合电容在存储电容的容量不够大时，影响显示面板的显示，改善了显示均一性；解决了液晶显示器的竖向条纹问题，改善了液晶显示器的产品画面品质。
附图说明
为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本公开实施例提供的一种阵列基板的电路示意图；
图2是本公开实施例提供的一种阵列基板的层级结构图；
图3是本公开实施例提供的一种阵列基板的结构示意图；
图4是本公开实施例提供的源漏极层的结构示意图；
图5所示为图3在数据线处A-A’的截面图；
图6是本公开实施例提供的一种阵列基板的结构示意图；
图7所示为图6在数据线处A-A’的截面图；
图8是本公开实施例提供的一种阵列基板的结构示意图；
图9是本公开实施例提供的一种阵列基板的制作方法流程图；
图10是本公开实施例示出阵列基板的制作过程示意图；
图11是本公开实施例示出阵列基板的制作过程示意图；
图12是本公开实施例示出阵列基板的制作过程示意图；
图13是本公开实施例示出阵列基板的制作过程示意图；
图14是本公开实施例示出阵列基板的制作过程示意图；
图15是本公开实施例示出阵列基板的制作过程示意图；
图16是本公开实施例示出阵列基板的制作过程示意图；
图17是本公开实施例示出阵列基板的制作过程示意图。
具体实施方式
为使本公开的目的、技术方案和优点更加清楚，下面将结合附图对本公开实施方式作进一步地详细描述。
图1是本公开实施例提供的一种阵列基板的电路示意图。该阵列基板为双栅线阵列基板。如图1所示，阵列基板具有多个子像素10，在双栅线阵列基板中，这些子像素10分为多对，每对子像素10包括相邻的两个子像素10(通常为行方向上相邻的两个子像素10)。每对子像素10的两个子像素10连接同一根数据线12，且分别位于数据线12的两侧；每对子像素10对应两根栅线11，且每个子像素10分别连接其中一根栅线。在子像素10内布置有存储电容C1和扩展存储电容C2，扩展存储电容C2和存储电容C1并联。
如图1所示，在子像素10中形成有薄膜晶体管T和液晶电容C，在画面保持阶段，存储电容C1和扩展存储电容C2均可以给液晶电容C充电，保证液晶电容C的电压持续到下一次画面更新时。
相关技术中，由于存储电容设计不足，加上显示面板中相互靠近的信号线之间存在耦合电容的作用，导致同一根数据线左右侧子像素呈现亮暗的差异，宏观上表现为一列亮一列暗规律变化的竖向条纹。本方案通过增加一个与存储电容并联的扩展存储电容，从而增加了整体的存储电容容量，改善了显示基板中信号线之间的耦合电容在存储电容的容量不够大时，出现的竖向条纹，提高了显示均一性。
在本公开实施例中，存储电容C1的大小可以为0.12pF～0.15pF，扩展存储电容C2和存储电容C1并联后的电容大小可以为0.18pF～0.22pF。通过并联扩展存储电容C2和存储电容C1增大电容容量，从而保证显示均一性。
示例性地，存储电容C1的大小可以为0.14pF，扩展存储电容C2和存储电容C1并联后的电容大小可以为0.18pF。
本公开实施例提供的阵列基板可以为扭曲向列型(Twisted Nematic，TN)液晶显示器的显示基板；该阵列基板也可以为高级超维场转换型(Advanced Super DimensionSwitch，ADS)、面内转换型(In Plane Switching，IPS)等液晶显示器的显示基板。
在本公开实施例中，子像素10中扩展存储电容C2的数量可以为1至3个。
也就是说，在一个子像素10中可以采用一个或多个扩展存储电容C2与存储电容C1并联，从而实现存储电容容量的增大。
下面结合附图对扩展存储电容C2的结构进行详细说明，在此之前先介绍下阵列基板的膜层结构，以便更好地说明扩展存储电容的结构。
图2是本公开实施例提供的一种阵列基板的层级结构图。参见图2，该阵列基板包括：衬底基板20、依次层叠设置在衬底基板20上的栅极层21、栅极绝缘层22、有源层23、源漏极层24、平坦化层25(或保护层PVX)和像素电极26。其中，源漏极层24包括数据线、源极和漏极，其中，漏极和数据线连接，源极通过过孔和像素电极26连接。这里的连接可以是电连接。
其中，衬底基板20可以为玻璃基板。栅极层21和源漏极层24可以为金属层或氧化铟锡层。栅极绝缘层22可以为氧化硅、氮化硅、氮氧化硅中的一种形成的绝缘层，或者其中至少两种形成的叠层。有源层23可以为多晶硅层或非晶硅层。平坦化层25可以为树脂层，平坦化层也可以为氧化硅、氮化硅、氮氧化硅中的一种形成的平坦化层，或者其中至少两种形成的叠层。像素电极26可以为氧化铟锡电极。
图2所示仅为阵列基板在薄膜晶体管处结构的一种实现方式中，在其他实现方式中，阵列基板也可以为其他结构，只要能够实现阵列基板的功能即可，例如，图2所示为底栅结构，在其他实现方式中，阵列基板也可以为顶栅结构等。
在本公开实施例中，存储电容C1的第一电容极板位于前述像素电极26所在的层，存储电容C1的第二电容极板可以位于栅极层21和源漏极层24中的至少一层中。扩展存储电容C2的第一电容极板位于像素电极26所在的层，存储电容C1的第二电容极板可以位于栅极层21和源漏极层24中的至少一层中。
示例性地，像素电极26可以和栅极层21中的挡光图案形成前述存储电容C1。或者，像素电极26可以和源漏极层24的一个电极形成前述存储电容C1。或者，像素电极26可以同时和栅极层21中的挡光图案以及源漏极层24的一个电极分别形成前述存储电容C1。
图3是本公开实施例提供的一种阵列基板的部分结构示意图。图3中仅示出了栅极层21、有源层23、源漏极层24和像素电极26，未示出衬底基板20、栅极绝缘层22和平坦化层25。源漏极层24包括数据线12、第一极241和第二极242。其中，第一极241为源极和漏极中的一个，第二极242为源极和漏极中的另一个。示例性地，第一极241为源极，第二极242为漏极。
图4进一步示出了源漏极层的结构，如图3和4所示，存储电容C1的第二电容极板为源漏极层24中的第一极241，具体是图4中标号M对应的虚线框中的部分。扩展存储电容C2的第一电容极板为像素电极26，扩展存储电容C2的第二电容极板C20位于源漏极层24，且与源漏极层24的源极相连，也即图4中标号N对应的虚线框中的长条形部分。
这里，由于扩展存储电容的第二电容极板C20位于源漏极层24，因此可以和源极电连接。
在该实现方式中，增加与源漏极层24的源极相连的扩展存储电容C2的第二电容极板C20，与像素电极26形成扩展存储电容C2，相当于增大源漏极层中源极面积来扩大和像素电极的交叠，从而增大了存储电容。
在本公开实施例中，多个子像素10按阵列排布，图3仅示出了一行中的四个子像素10。源漏极层24具有多根沿列方向b延伸的数据线12。
如图3所示，两根相邻的数据线12之间布置有同一行子像素10中的两个子像素10，两个子像素10分别具有一个开口区域13，两个子像素10的扩展存储电容C2的第二电容极板C20在两个子像素10的两个开口区域13之间。
图3中开口区域13由栅极层21中的挡光图案(Shield Bar，SB)210围成，如图3所示该挡光图案210为一口字型，口字型中部镂空区域对应的即为开口区域13。
从图3可以看出，两根数据线12之间的两个子像素10的挡光图案210是完全连在一起的一体结构；而位于一根数据线12两侧的两个子像素10的挡光图案210，是通过两个连接部连接在一起，减小了数据线12与挡光图案210的交叠面积，该连接部即为图3中标号P对应的椭圆虚线框中的部分。
在其他实施例中，挡光图案210还可以为其他可以限定出开口区域13的图案，例如U字型等。在本公开实施例中，挡光图案210一方面可以复用为存储电容的极板，也即公共(COM)电极；另一方面，与彩膜基板上的黑矩阵一起起到挡光作用。
将扩展存储电容C2的第二电容极板C20设置在两个子像素10的开口区域13之间，一方面，由于像素电极26可以覆盖两个开口区域13之间，因此这样设置扩展存储电容C2可以保证与像素电极26的交叠，另一方面，这样设置扩展存储电容C2不会占用开口区域13，不影响显示面板的开口率。
如图3和图4所示，扩展存储电容C2的第二电容极板C20可以呈条状，两根相邻的数据线12之间位于同一行子像素10中的两个条状的第二电容极板C20的长度方向均沿列方向b延伸，条状的第二电容极板C20的第一端均与对应的第一极241相连，两个条状的第二电容极板C20在行方向上的正投影不重叠，行方向垂直于列方向b，也即图中的方向a。
由于两个条状的第二电容极板C20在行方向上的正投影不重叠，因此两个条状的第二电容极板C20间的最小距离为两个条状的第二电容极板C20的第二端之间的距离。两个条状的第二电容极板C20的第二端之间的距离大于阈值，例如该阈值可以为两个条状的第二电容极板C20在行方向b上的间距，当然这也仅是一种示例，该阈值可以根据实际情况设置，要保证两个条状的第二电容极板C20间干扰足够小。
采用条状的第二电容极板C20，以及按照上述方式设置第二电容极板C20，可以保证两个子像素10中的第二电容极板C20间有足够距离，避免两个扩展存储电容C2的第二电容极板C20距离过近影响电容性能。
示例性地，扩展存储电容C2的第二电容极板C20在衬底基板上的正投影位于像素电极26在衬底基板上的正投影内。由于相邻子像素的像素电极26间存在一定距离，这样设计第二电容极板C20也可以避免第二电容极板C20在行方向上的宽度过大，保证相邻子像素的第二电容极板C20在行方向上的间距，避免相互干扰。另外，扩展存储电容C2的第二电容极板C20在衬底基板上的正投影与开口区域13在衬底基板上的正投影不重叠。
例如，扩展存储电容C2的第二电容极板C20的两个侧边在衬底基板上的正投影，分别与开口区域13的边缘以及像素电极26的边缘在衬底基板上的正投影重合，从而保证第二电容极板C20的面积尽量大。
图5所示为图3在数据线处A-A’的截面图。参见图5，在数据线12两侧，像素电极26靠近数据线12的一侧边和挡光图案210靠近数据线12的一侧边并不对齐，也即像素电极26靠近数据线12的一侧边和挡光图案210靠近数据线12的一侧在衬底基板20上的正投影并不重合，挡光图案210靠近数据线12的一侧离数据线12比像素电极26更近。
在本公开实施例的一种实现方式中，存储电容C1的第二电容极板为栅极层21中的挡光图案210；
扩展存储电容C2的第一电容极板与像素电极26同层，且与像素电极26连接，扩展存储电容C2的第二电容极板C20为栅极层21中的挡光图案210。同层可以是指在一次构图工艺中形成，或者可以是指位于同一层的同一侧，或者可以是指靠近衬底基板的表面均与同一层接触等。
在该实现方式中，增加与像素电极26相连的扩展存储电容C2的第二电容极板C20，与栅极层21中的挡光图案210形成扩展存储电容C2，相当于增大像素电极26面积来扩大和挡光图案210的交叠面积，从而增大了存储电容。
如前所述，本公开实施例提供的阵列基板为双栅结构的阵列基板，也即数据线12的两侧分别布置有一列子像素10。
图6是本公开实施例提供的一种阵列基板的结构示意图。图6相比于图3，区别在于，没有在源漏极层设置图3中的第二电容极板C20；在数据线12两侧，像素电极26靠近数据线12的一侧边和挡光图案210靠近数据线12的一侧边对齐，也即像素电极26靠近数据线12的一侧边和挡光图案210靠近数据线12的一侧在衬底基板20上的正投影重合。
图7所示为图6在数据线处A-A’的截面图。参见图7，在同一根数据线12两侧的两列子像素中，位于同一行的两个子像素的栅极层分别具有第一挡光图案210A和第二挡光图案210B，位于同一行的两个子像素分别具有第一像素电极261和第二像素电极262，第一挡光图案210A和第一像素电极261位于同一子像素10中，第二挡光图案210B和第二像素电极262位于同一子像素10中；
第一挡光图案210A和第一像素电极261靠近数据线12的一侧边在衬底基板上的正投影重合，第二挡光图案210B和第二像素电极262靠近数据线12的一侧边在衬底基板上的正投影重合。
图7中的第一像素电极261和第二像素电极262相比于图5中多出的部分，即为前述扩展存储电容C2的第一电容极板。
图8是本公开实施例提供的一种阵列基板的结构示意图。图8相比于图3，区别在于，没有在源漏极层设置图3中的第二电容极板C20；栅极层21包括栅极金属子层211和导电薄膜子层212。示例性地，该导电薄膜子层212位于衬底基板和栅极金属子层211之间。栅极层21具有U型的挡光图案210。
存储电容C1的第二电容极板为挡光图案210；扩展存储电容C2的第一电容极板为像素电极26，扩展存储电容C2的第二电容极板C20位于导电薄膜子层212，扩展存储电容C2的第二电容极板C20与挡光图案210的U型开口处在衬底基板上的正投影至少部分重合，且扩展存储电容C2的第二电容极板C20与挡光图案210电连接。
在该实现方式中，通过新增导电薄膜子层212和像素电极的交叠形成扩展存储电容，从而增大存储电容。这里，采用导电薄膜子层212和像素电极形成电容的优点是，导电薄膜子层212和栅极层中栅线11距离比挡光图案210和栅线11距离大，导电薄膜子层212和栅线11的寄生电容比挡光图案210和栅线11的寄生电容小，因此导电薄膜子层212和像素电极26形成的电容更稳定。
其中，导电薄膜子层212可以为氧化铟锡层。
在本公开实施例中，扩展存储电容可以采用前述任一实施例实现，也可以采用两种或多种实施例的组合实现，也即同时设计两个或多个扩展存储电容，同时与存储电容并联。
例如，扩展存储电容包括第一扩展存储电容和第二扩展存储电容。第一扩展存储电容的第一电容极板为像素电极26，第一扩展存储电容的第二电容极板C20位于源漏极层24，且与源漏极层24的第一极241相连(即图3所示的方案)；第二扩展存储电容的第一电容极板与像素电极26同层，且与像素电极26相连，第二扩展存储电容的第二电容极板为栅极层21中的挡光图案210(即图6所示的方案)。
例如，扩展存储电容包括第一扩展存储电容和第三扩展存储电容。第一扩展存储电容的第一电容极板为像素电极26，第一扩展存储电容的第二电容极板位于源漏极层24，且与源漏极层24的第一极241相连(即图3所示的方案)；第三扩展存储电容的第一电容极板为像素电极26，第三扩展存储电容的第二电容极板位于导电薄膜子层212，第三扩展存储电容的第二电容极板与挡光图案210的U型开口处在衬底基板20上的正投影至少部分重合，且第三扩展存储电容的第二电容极板与挡光图案210电连接(即图8所示的方案)。
例如，扩展存储电容包括第二扩展存储电容和第三扩展存储电容。第二扩展存储电容的第一电容极板与像素电极26同层，且与像素电极26相连，第二扩展存储电容的第二电容极板为栅极层21中的挡光图案210(即图6所示的方案)；第三扩展存储电容的第一电容极板为像素电极26，第三扩展存储电容的第二电容极板位于导电薄膜子层212，第三扩展存储电容的第二电容极板与挡光图案210的U型开口处在衬底基板20上的正投影至少部分重合，且第三扩展存储电容的第二电容极板与挡光图案210电连接(即图8所示的方案)。
例如，扩展存储电容包括第一扩展存储电容、第二扩展存储电容和第三扩展存储电容。第一扩展存储电容的第一电容极板为像素电极26，第一扩展存储电容的第二电容极板C20位于源漏极层24，且与源漏极层24的第一极241相连(即图3所示的方案)；第二扩展存储电容的第一电容极板与像素电极26同层，且与像素电极26相连，第二扩展存储电容的第二电容极板为栅极层21中的挡光图案210(即图6所示的方案)；第三扩展存储电容的第一电容极板为像素电极26，第三扩展存储电容的第二电容极板位于导电薄膜子层212，第三扩展存储电容的第二电容极板与挡光图案210的U型开口处在衬底基板20上的正投影至少部分重合，且第三扩展存储电容的第二电容极板与挡光图案210电连接(即图8所示的方案)。
本公开提供了一种显示装置，显示装置包括如前任一实施例所述的阵列基板。
在具体实施时，本公开实施例提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本方案通过增加一个与存储电容并联的扩展存储电容，从而增加了存储电容容量，避免显示基板中信号线之间的耦合电容在存储电容的容量不够大时，影响显示面板的显示，改善了显示均一性。
本公开实施例还提供了一种阵列基板的制作方法，用于制作前述任一实施例所述的阵列基板，该制作方法包括：在子像素中制作存储电容和扩展存储电容，扩展存储电容和存储电容并联。
本方案通过增加一个与存储电容并联的扩展存储电容，从而增加了存储电容容量，避免显示基板中信号线之间的耦合电容在存储电容的容量不够大时，影响显示面板的显示，改善了显示均一性。
图9是本公开实施例提供的一种阵列基板的制作方法流程图。参见图9，该方法包括：
步骤801：提供一衬底基板。
其中，衬底基板可以为玻璃基板。
步骤802：在衬底基板上依次制作栅极层、栅极绝缘层、有源层、源漏极层、平坦化层和像素电极。
存储电容的第一电容极板位于像素电极所在的层，存储电容的第二电容极板位于栅极层和源漏极层中的至少一层中。扩展存储电容的第一电容极板位于像素电极所在的层，扩展存储电容的第二电容极板位于栅极层和源漏极层中的至少一层中。
其中，栅极层和源漏极层可以为金属层或氧化铟锡层。栅极绝缘层可以为氧化硅、氮化硅、氮氧化硅中的一种形成的绝缘层，或者其中至少两种形成的叠层。有源层可以为多晶硅层或非晶硅层。平坦化层可以为树脂层，平坦化层也可以为氧化硅、氮化硅、氮氧化硅中的一种形成的平坦化层，或者其中至少两种形成的叠层。像素电极可以为氧化铟锡电极。
在本公开实施例的一种实现方式中，存储电容的第一电容极板为像素电极，存储电容的第二电容极板为源漏极层中的第一极；
扩展存储电容的第一电容极板为像素电极，扩展存储电容的第二电容极板位于源漏极层，且与源漏极层的第一极相连。
示例性地，步骤802可以包括：在衬底基板上形成栅极层；在栅极层上形成栅极绝缘层和有源层；在有源层上形成源漏极层，源漏极层包括源极、漏极、数据线以及扩展存储电容的第二电容极板；在源漏极层上形成平坦化层和用于连接源极和像素电极的过孔；在平坦化层上形成像素电极。
在该实现方式中，阵列基板可以采用5Mask(掩膜板)工艺制成。
在本公开实施例的另一种实现方式中，存储电容的第一电容极板为像素电极，存储电容的第二电容极板为栅极层中的挡光图案；
扩展存储电容的第一电容极板与像素电极同层，且与像素电极连接，第二电容极板为栅极层中的挡光图案。
示例性地，步骤802可以包括：在衬底基板上形成栅极层；在栅极层上形成栅极绝缘层和有源层；在有源层上形成源漏极层；在源漏极层上形成平坦化层和用于连接源极和像素电极的过孔；在平坦化层上形成像素电极和扩展存储电容的第一电容极板。
在该实现方式中，阵列基板可以采用5Mask(掩膜板)工艺制成。
在本公开实施例的又一种实现方式中，栅极层包括栅极金属子层和导电薄膜子层，栅极层具有U型的挡光图案；
存储电容的第一电容极板为像素电极，存储电容的第二电容极板为挡光图案；
扩展存储电容的第一电容极板为像素电极，扩展存储电容的第二电容极板位于导电薄膜子层，扩展存储电容的第二电容极板与挡光图案的U型开口处在衬底基板上的正投影至少部分重合，且扩展存储电容的第二电容极板与挡光图案电连接。
下面结合附图对该实现方式进行详细说明。在衬底基板上依次制作导电薄膜子层和栅极金属子层，可以包括：
步骤S1、在衬底基板上依次沉积导电薄膜和栅极金属。
图10是本公开实施例示出阵列基板的制作过程示意图。参见图10，在衬底基板20上依次沉积导电薄膜2120和栅极金属2110。
步骤S2、在栅极金属上涂布一层光刻胶。
图11是本公开实施例示出阵列基板的制作过程示意图。参见图11，在栅极金属2110涂布一层光刻胶2130，该光刻胶可以为正性光刻胶，也可以为负性光刻胶。
步骤S3、采用半色调掩膜板工艺对光刻胶进行曝光，其中，挡光图案对应区域为不曝光区域，挡光图案的U型开口处为半曝光区域，开口区域以及栅线和挡光图案之间的区域为全曝光区域。
图12是本公开实施例示出阵列基板的制作过程示意图。参见图12，采用半色调掩膜板(Halftone Mask，HTM)工艺对光刻胶2130进行曝光，曝光后的显示基板分为3个区域，不曝光区域M1、半曝光区域M2和全曝光区域M3。
步骤S4、依次除去全曝光区域的光刻胶、栅极金属和导电薄膜。
图13是本公开实施例示出阵列基板的制作过程示意图。参见图13，先采用光刻胶去除工艺去掉全曝光区域M3的光刻胶2130，此时半曝光区域M2中光刻胶部分厚度被除去。
图14是本公开实施例示出阵列基板的制作过程示意图。参见图14，采用刻蚀工艺依次去掉全曝光区域M3的栅极金属2110和导电薄膜2120。由于栅极金属2110和导电薄膜2120材料不同，因此需要分2步进行。示例性地，前述刻蚀工艺可以为湿刻工艺，去掉栅极金属2110时使用栅极金属刻蚀液，去掉导电薄膜2120时使用导电薄膜刻蚀液。
步骤S5、依次除去半曝光区域的光刻胶和栅极金属。
图15是本公开实施例示出阵列基板的制作过程示意图。参见图15，先采用光刻胶去除工艺去掉半曝光区域M2的光刻胶2130。
图16是本公开实施例示出阵列基板的制作过程示意图。参见图16，采用刻蚀工艺去掉半曝光区域M2的栅极金属2110。示例性地，前述刻蚀工艺可以为湿刻工艺，去掉栅极金属2110时使用栅极金属刻蚀液。
步骤S6、除去不曝光区域的光刻胶，得到导电薄膜子层和栅极金属子层。
图17是本公开实施例示出阵列基板的制作过程示意图。参见图17，采用光刻胶去除工艺去掉不曝光区域M1的光刻胶2130。
可以看出，虽然增加了导电薄膜子层，但导电薄膜子层和栅极金属子层采用同一个掩膜板制作完成，因此，该阵列基板仍然可以采用5Mask(掩膜板)工艺制成，无需新增掩膜板即可达到改善液晶显示器竖向条纹的效果，降低了改善竖向条纹问题的生产成本，减少了工艺时间，使得该方案设计能很快实现产品化并批量生产。
以上所述仅为本公开的可选实施例，并不用以限制本公开，凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。
Claims (13)
1.一种阵列基板，其特征在于，所述阵列基板具有多个子像素(10)，所述子像素(10)内布置有存储电容(C1)和扩展存储电容(C2)，所述扩展存储电容(C2)和所述存储电容(C1)并联；
所述阵列基板包括：栅极层(21)、源漏极层(24)和像素电极(26)；
所述存储电容(C1)的第一电容极板位于所述像素电极(26)所在的层，所述存储电容(C1)的第二电容极板位于所述栅极层(21)和所述源漏极层(24)中的至少一层中；
所述扩展存储电容(C2)的第一电容极板位于所述像素电极(26)所在的层，所述存储电容(C1)的第二电容极板位于所述栅极层(21)和所述源漏极层(24)中的至少一层中。
2.根据权利要求1所述的阵列基板，其特征在于，所述存储电容(C1)的第一电容极板为所述像素电极(26)，所述存储电容(C1)的第二电容极板为所述源漏极层(24)中的第一极(241)；
所述扩展存储电容(C2)的第一电容极板为所述像素电极(26)，所述扩展存储电容(C2)的第二电容极板(C20)位于所述源漏极层(24)，且与所述源漏极层(24)的第一极(241)相连。
3.根据权利要求2所述的阵列基板，其特征在于，所述多个子像素(10)按阵列排布，所述源漏极层(24)具有多根沿列方向延伸的数据线(12)；
两根相邻的所述数据线(12)之间布置有同一行子像素(10)中的两个子像素(10)，所述两个子像素(10)分别具有一个开口区域(13)，所述两个子像素(10)的扩展存储电容(C2)的第二电容极板(C20)在所述两个子像素(10)的两个开口区域(13)之间。
4.根据权利要求3所述的阵列基板，其特征在于，所述扩展存储电容(C2)的第二电容极板(C20)呈条状，两根相邻的所述数据线(12)之间位于同一行子像素(10)中的两个条状的所述第二电容极板(C20)的长度方向均沿列方向延伸，条状的所述第二电容极板(C20)的第一端分别与对应的第一极(241)相连，两个条状的所述第二电容极板(C20)在行方向上的正投影不重叠，所述行方向垂直于所述列方向。
5.根据权利要求1所述的阵列基板，其特征在于，所述存储电容(C1)的第一电容极板为所述像素电极(26)，所述存储电容(C1)的第二电容极板为栅极层(21)中的挡光图案(210)；
所述扩展存储电容(C2)的第一电容极板与所述像素电极(26)同层，且与所述像素电极(26)相连，所述扩展存储电容(C2)的第二电容极板(C20)为所述栅极层(21)中的挡光图案(210)。
6.根据权利要求5所述的阵列基板，其特征在于，所述多个子像素(10)按阵列排布，所述源漏极层(24)具有多根沿列方向延伸的数据线(12)；所述数据线(12)的两侧分别布置有一列子像素(10)；
在同一根所述数据线(12)两侧的两列子像素(10)中，位于同一行的两个所述子像素(10)的栅极层(21)分别具有第一挡光图案(210A)和第二挡光图案(210B)，位于同一行的两个所述子像素(10)分别具有第一像素电极(261)和第二像素电极(262)，所述第一挡光图案(210A)和所述第一像素电极(261)位于同一子像素(10)中，所述第二挡光图案(210B)和所述第二像素电极(262)位于同一子像素(10)中；
所述第一挡光图案(210A)和所述第一像素电极(261)靠近所述数据线(12)的一侧边在衬底基板(20)上的正投影重合，所述第二挡光图案(210B)和所述第二像素电极(262)靠近所述数据线(12)的一侧边在衬底基板(20)上的正投影重合。
7.根据权利要求1所述的阵列基板，其特征在于，所述栅极层(21)包括栅极金属子层(211)和导电薄膜子层(212)，所述栅极层(21)具有U型的挡光图案(210)；
所述存储电容(C1)的第一电容极板为所述像素电极(26)，所述存储电容(C1)的第二电容极板为所述挡光图案(210)；
所述扩展存储电容(C2)的第一电容极板为所述像素电极(26)，所述扩展存储电容(C2)的第二电容极板(C20)位于所述导电薄膜子层(212)，所述扩展存储电容(C2)的第二电容极板(C20)与所述挡光图案(210)的U型开口处在衬底基板(20)上的正投影至少部分重合，且所述扩展存储电容(C2)的第二电容极板(C20)与所述挡光图案(210)电连接。
8.根据权利要求7所述的阵列基板，其特征在于，所述挡光图案(210)由所述栅极金属子层(211)和导电薄膜子层(212)组成。
9.根据权利要求1至8任一项所述的阵列基板，其特征在于，所述存储电容(C1)大小为0.12pF～0.15pF，所述扩展存储电容(C2)和所述存储电容(C1)并联后的电容大小为0.18pF～0.22pF。
10.一种显示装置，其特征在于，所述显示装置包括如权利要求1至9任一项所述的阵列基板。
11.一种阵列基板的制作方法，其特征在于，所述阵列基板具有多个子像素，所述制作方法包括：
依次制作栅极层、源漏极层和像素电极，在所述子像素中形成存储电容和扩展存储电容，所述扩展存储电容和所述存储电容并联；
所述存储电容的第一电容极板位于所述像素电极所在的层，所述存储电容的第二电容极板位于所述栅极层和所述源漏极层中的至少一层中；所述扩展存储电容的第一电容极板位于所述像素电极所在的层，所述扩展存储电容的第二电容极板位于所述栅极层和所述源漏极层中的至少一层中。
12.根据权利要求11所述的制作方法，其特征在于，依次制作栅极层、源漏极层和像素电极，包括：
在衬底基板上依次制作导电薄膜子层、栅极金属子层、栅极绝缘层、有源层、源漏极层、平坦化层和像素电极，所述栅极层包括栅极金属子层和导电薄膜子层，所述栅极层具有U型的挡光图案；
所述存储电容的第一电容极板为所述像素电极，所述存储电容的第二电容极板为所述挡光图案；
所述扩展存储电容的第一电容极板为所述像素电极，所述扩展存储电容的第二电容极板位于所述导电薄膜子层，所述扩展存储电容的第二电容极板与所述挡光图案的U型开口处在所述衬底基板上的正投影至少部分重合，且所述扩展存储电容的第二电容极板与所述挡光图案电连接。
13.根据权利要求12所述的制作方法，其特征在于，在衬底基板上依次制作导电薄膜子层和栅极金属子层，包括：
在所述衬底基板上依次沉积导电薄膜和栅极金属；
在所述栅极金属上涂布一层光刻胶；
采用半色调掩膜板工艺对所述光刻胶进行曝光，其中，所述挡光图案对应区域为不曝光区域，所述挡光图案的U型开口处为半曝光区域；
依次除去全曝光区域的所述光刻胶、所述栅极金属和所述导电薄膜；
依次除去半曝光区域的所述光刻胶和所述栅极金属；
除去不曝光区域的所述光刻胶，得到所述导电薄膜子层和栅极金属子层。
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