CN111312771A - 显示基板及显示装置 - Google Patents

Abstract

本公开提供了一种显示基板，包括衬底基板和位于所述衬底基板上的多个像素单元，所述像素单元包括两个第一子像素、一第二子像素和一第三子像素，每个子像素包括存储电容，所述存储电容包括相对设置的第一极板和第二极板，所述第二极板中形成有通孔，第一子像素还包括与所述通孔对应设置的屏蔽金属结构；在所述第一子像素中，所述屏蔽金属结构和所述第二极板连接，所述第二极板和所述屏蔽金属结构在所述衬底基板上的正投影覆盖所述第一极板在所述衬底基板上的正投影，且所述屏蔽金属结构在所述衬底基板上的正投影覆盖所述通孔在所述衬底基板上的正投影。本公开还提供了一种显示装置。

Description

显示基板及显示装置

技术领域

本公开实施例涉及显示技术领域，特别涉及一种显示基板及显示装置。

背景技术

GGRB像素结构是目前有机发光二极管(Organic Light-Emitting Diode，简称：OLED)显示器件使用的主流像素结构之一，即OLED显示器件的每个像素均包括绿色子像素G、绿色子像素G、红色子像素R和蓝色子像素B。

OLED显示器件的每个像素中，两个绿色子像素G中的膜层结构并不一致，导致该两个绿色子像素G之间存在亮度差异，具体而言，该两个绿色子像素G中，存储电容与阳极之间的寄生电容不一致，导致该两个绿色子像素G存在亮度差异，对于整个OLED显示器件而言，绿色子像素G之间的亮度差异，容易造成诸如亮点漏检、ET斜纹等影响显示效果的问题。

发明内容

本公开实施例提供了一种显示基板及显示装置，能够有效改善相同颜色的子像素之间的亮度差异，从而有效解决因相同颜色的子像素间的亮度差异造成的诸如亮点漏检、ET斜纹等影响显示效果的问题。

第一方面，本公开实施例提供了一种显示基板，该显示基板包括衬底基板和位于所述衬底基板上的多个像素单元，所述像素单元包括两个第一子像素、一第二子像素和一第三子像素，每个子像素包括存储电容，所述存储电容包括相对设置的第一极板和第二极板，所述第二极板中形成有通孔，其特征在于，所述第一子像素还包括与所述通孔对应设置的屏蔽金属结构；

在所述第一子像素中，所述屏蔽金属结构和所述第二极板连接，所述第二极板和所述屏蔽金属结构在所述衬底基板上的正投影覆盖所述第一极板在所述衬底基板上的正投影，且所述屏蔽金属结构在所述衬底基板上的正投影覆盖所述通孔在所述衬底基板上的正投影。

在一些实施例中，所述屏蔽金属结构在所述衬底基板上的正投影的面积等于所述通孔在所述衬底基板上的正投影的面积。

在一些实施例中，所述屏蔽金属结构设置于所述通孔中。

在一些实施例中，所述屏蔽金属结构与所述第二极板一体形成。

在一些实施例中，所述第一子像素为绿色子像素，所述第二子像素为红色子像素，所述第三子像素为蓝色子像素。

第二方面，本公开实施例提供一种显示基板，该显示基板包括衬底基板和位于所述衬底基板上的多个像素单元，所述像素单元包括两个第一子像素、一第二子像素和一第三子像素，每个子像素包括驱动晶体管、发光器件和存储电容，所述存储电容包括相对设置的第一极板和第二极板，所述第二极板位于所述第一极板的远离所述衬底基板的一侧，且所述第二极板中形成有通孔，其特征在于，

针对每个像素单元，在该像素单元的一个所述第一子像素中，所述发光器件的阳极位于所述第二极板的远离所述衬底基板的一侧，且所述阳极在所述第一极板上的正投影覆盖所述通孔在所述第一极板上的正投影；

在该像素单元的另一个所述第一子像素中，还包括附加金属结构，所述附加金属结构与发光器件的第一端连接，所述附加金属结构位于所述第二极板的远离所述衬底基板的一侧，且所述附加金属结构在所述第一极板上的正投影覆盖所述通孔在所述第一极板上的正投影。

在一些实施例中，该像素单元的一个所述第一子像素中的所述阳极与所述第二极板之间的距离，和该像素单元的另一个所述第一子像素中的所述附加金属结构与所述第二极板之间的距离相等。

在一些实施例中，该像素单元中，所述另一个所述第一子像素中的所述附加金属结构为所述另一个所述第一子像素中的发光器件的阳极。

在一些实施例中，每个子像素还包括薄膜晶体管，所述附加金属结构的材料与所述薄膜晶体管的源漏极的材料相同。

第三方面，本公开实施例提供一种显示基板，该显示基板包括衬底基板和位于所述衬底基板上的多个像素单元，所述像素单元包括两个第一子像素、一第二子像素和一第三子像素，每个子像素包括发光器件和存储电容，所述存储电容包括相对设置的第一极板和第二极板，所述第二极板位于所述第一极板的远离所述衬底基板的一侧，且所述第二极板中形成有通孔，其特征在于，

在所述第一子像素中，所述发光器件的阳极位于所述第二极板的远离所述衬底基板的一侧，且所述阳极在所述衬底基板上的正投影与所述存储电容在所述衬底基板上的正投影不重叠。

第四方面，本公开实施例提供一种显示装置，该显示装置包括上述任一实施例所提供的显示基板。

附图说明

图1为本公开实施例中的一种显示基板的结构示意图；

图2为图1中每个子像素中像素驱动电路的一种结构示意图；

图3为图2所示像素驱动电路的一种工作时序图；

图4为对比实施例中每个像素单元中的一个第一子像素的一种结构示意图；

图5为对比实施例中每个像素单元中的另一个第一子像素的一种结构示意图；

图6为本公开实施例一中每个像素单元中的一个第一子像素的一种结构示意图；

图7为本公开实施例一中每个像素单元中的另一个第一子像素的一种结构示意图；

图8为本公开实施例二中每个像素单元中的一个第一子像素的一种结构示意图；

图9为本公开实施例二中每个像素单元中的另一个第一子像素的一种结构示意图；

图10为本公开实施例三中每个像素单元中的一个第一子像素的一种结构示意图；

图11为本公开实施例三中每个像素单元中的另一个第一子像素的一种结构示意图。

具体实施方式

为使本领域的技术人员更好地理解本公开实施例的技术方案，下面将结合本公开实施例的附图对本公开实施例所提供的显示基板及显示装置的技术方案进行清楚、完整地描述。

在下文中将参考附图更充分地描述示例实施例，但是所述示例实施例可以以不同形式来体现且不应当被解释为限于本文阐述的实施例。反之，提供这些实施例的目的在于使本公开透彻和完整，并将使本领域技术人员充分理解本公开的范围。

本文所使用的术语仅用于描述特定实施例，且不意欲限制本公开。如本文所使用的，单数形式“一个”和“该”也意欲包括复数形式，除非上下文另外清楚指出。还将理解的是，当本说明书中使用术语“包括”和/或“包含”时，指定存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其他特征、整体、步骤、操作、元件、组件和/或其群组。

将理解的是，虽然本文可以使用术语第一、第二等来描述各种元件/结构，但这些元件/结构不应当受限于这些术语。这些术语仅用于区分一个元件/结构和另一元件/结构。

除非另外限定，否则本文所用的所有术语(包括技术和科学术语)的含义与本领域普通技术人员通常理解的含义相同。还将理解，诸如那些在常用字典中限定的那些术语应当被解释为具有与其在相关技术以及本公开的背景下的含义一致的含义，且将不解释为具有理想化或过度形式上的含义，除非本文明确如此限定。

需要说明的是，在本公开实施例中的所采用的晶体管可以为薄膜晶体管或场效应管或其他具有相同、类似特性的器件，由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。在本公开实施例中，为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，栅极称为控制极。此外按照晶体管的特性区分可以将晶体管分为N型和P型，以下实施例中是以P型晶体管进行说明的，当采用P型晶体管时，第一极为P型晶体管的漏极，第二极为P型晶体管的源极，N型相反。可以想到的是采用N型晶体管来实现下述实施例的技术方案，是本领域技术人员可以在没有付出创造性劳动前提下轻易想到的，因此也是在本公开实施例的保护范围内。

图1为本公开实施例中的一种显示基板的结构示意图，如图1所示，在本公开实施例中，显示基板包括衬底基板(图中未示出)和位于衬底基板上的多个像素单元，每个像素单元包括多个子像素P(P<1>、P<1’>、P<2>、P<3>)。

其中，如图1所示，多个像素单元可以呈阵列排布，每个像素单元中的多个子像素P也可以呈阵列排布。需要说明的是，图1中仅示例性的示出了多个子像素P呈阵列排布的情形，本公开实施例包括但不限于此，本公开实施例中的多个子像素P还可以采用其他排布方式排布。

如图1所示，在本公开实施例中，显示基板还包括沿行方向延伸设置的多条栅线Gate和沿列方向延伸设置的多条数据线Data，其中，栅线Gate和数据线Data交叉设置且限定出子像素P。其中，栅线Gate用于向对应连接的子像素P提供栅极扫描信号，数据线Data用于向对应连接的子像素P提供所需的数据信号Vdata。

需要说明的是，图1仅示例性的示出了每行栅线Gate对应连接一行子像素P、每列数据线Data对应连接一列子像素P的情形，本公开实施例包括但不限于此，例如，本公开实施例中，还可以是每行子像素P对应设置两行栅线Gate，每行子像素P中，部分子像素P与对应的一行栅线gate连接，另一部分子像素P与对应的另一行栅线Gate连接。

如图1所示，在本公开实施例中，显示基板还包括沿列方向延伸设置的多条电源走线，其中，每列子像素P可以对应设置有一条电源走线，电源走线用于向对应连接的子像素P提供所需的工作电压VDD。需要说明的是，图1仅示例性的示出了每列子像素P可以对应设置有一条电源走线的情形，本公开实施例包括但不限于此，还可以是每多列(例如2列、3列等)子像素P对应设置一条电源走线。

在本公开实施例中，每个子像素P包括像素驱动电路和发光器件，其中，像素驱动电路与对应的栅线Gate、对应的数据线Data、对应的电源走线以及对应的发光器件连接，像素驱动电路能够根据数据线Data所提供的数据信号Vdata和电源走线所提供的工作电压VDD向发光器件提供驱动电流，以驱动发光器件发光；发光器件可以为电流驱动型发光器件，例如发光器件可以为OLED发光器件或者AMOLED(Active-Matrix Organic Light-Emitting Diode，有源矩阵有机发光二极管)发光器件等。

图2为图1中每个子像素中像素驱动电路的一种结构示意图，如图1和图2所示，在本公开实施例中，每个子像素P的像素驱动电路包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7以及存储电容Cst。其中，第三晶体管T3为驱动晶体管DTFT。

其中，驱动晶体管DTFT(T3)的控制极连接至第一节点N1，驱动晶体管DTFT(T3)的第一极连接至第二节点N2，驱动晶体管DTFT的第二极与第六晶体管T6的第一极连接。

第一晶体管T1的控制极与第一重置信号线Reset连接，第一晶体管T1的第一极与用于提供重置电压Vinit的第一电源端连接，第一晶体管T1的第二极与驱动晶体管DTFT(T3)的控制极连接。

第七晶体管T7的控制极与第二重置信号线Reset(N+1)连接，第七晶体管T7的第一极与用于提供重置电压Vinit的第一电源端连接，第七晶体管T7的第二极与发光器件OLED的第一端连接。

第四晶体管T4的控制极与栅线Gate连接，第四晶体管T4的第一极与数据线Data连接，第四晶体管T4的第二极与驱动晶体管DTFT(T3)的第一极连接。

第五晶体管T5的控制极与发光控制信号线EM连接，第五晶体管T5的第一极与用于提供工作电压VDD的第二电源端连接，第五晶体管T5的第二极与驱动晶体管DTFT(T3)的第一极连接。其中，用于提供工作电压VDD的第二电源端与对应的电源走线连接。

第二晶体管T2的控制极与栅线Gate连接，第二晶体管T2的第一极与驱动晶体管DTFT(T3)的控制极连接，第二晶体管T2的第二极与驱动晶体管DTFT(T3)的第二极连接。

第六晶体管T6的控制极与发光控制信号线EM连接，第六晶体管T6的第一极与驱动晶体管DTFT(T3)的第二极连接，第六晶体管T6的第二极与发光器件OLED的第一端连接，发光器件OLED的第二端与用于提供低电平电压VSS的第三电源端连接。

存储电容Cst的第一端与用于提供工作电压VDD的第二电源端连接，存储电容Cst的第二端连接至第一节点N1。

需要说明的是，图2仅示例性的示出了像素驱动电路为包括7T1C的像素驱动电路的情形，本公开实施例包括但不限于此，本公开实施例中的像素驱动电路还可以为包括2T1C、3T1C、4T1C、5T1C或6T1C等的像素驱动电路。其中，T表示薄膜晶体管，C表示存储电容。

图3为图2所示像素驱动电路的一种工作时序图，如图1至图3所示，在本公开实施例中，每行子像素P的显示时段可以包括初始化阶段t1、数据写入及补偿阶段t2、发光阶段t3，即每行子像素P的像素驱动电路的工作过程包括：初始化阶段t1、数据写入及补偿阶段t2、发光阶段t3。

在下述描述中，均以各晶体管(T1～T7)为P型晶体管为例进行描述，此种情形下，可以理解的是，各晶体管(T1～T7)在控制极为低电平状态下导通，而在控制极为高电平状态下截止。

在初始化阶段t1，第一重置信号线Reset提供低电平信号，第二重置信号线Reset(N+1)提供高电平信号，栅线Gate提供高电平信号，发光控制信号线EM提供高电平信号。

由于第一重置信号线Reset提供低电平信号，因此第一晶体管T1导通，重置电压Vinit通过第一晶体管T1写入至节点N1，以实现对驱动晶体管DTFT(T3)的控制极的重置处理。与此同时，由于第二重置信号线Reset(N+1)、栅线Gate和发光控制信号线EM均提供的高电平信号，因此第二晶体管T2、T4、T5、T6、T7均截止。

在数据写入及补偿阶段t2，第一重置信号线Reset提供高电平信号，第二重置信号线Reset(N+1)提供低电平信号，栅线Gate提供低电平信号，发光控制信号线EM提供高电平信号。

由于第一重置信号线Reset提供高电平信号，因此第一晶体管T1截止。与此同时，由于栅线Gate提供低电平信号，因此第二晶体管T2和第四晶体管T4均导通，数据线Data提供的数据电压Vdata通过第四晶体管T4写入至节点N2，此时驱动晶体管DTFT(T3)处于导通状态，并通过第二晶体管T2以对节点N1进行充电，直至节点N1处的电压充电至Vdata+Vth时，驱动晶体管DTFT(T3)截止，充电结束。其中，Vdata为数据电压，Vth为驱动晶体管DTFT(T3)的阈值电压。

此时，由于第二重置信号线Reset(N+1)提供低电平信号，因此第七晶体管T7导通，重置电压Vinit通过第七晶体管T7写入至发光器件OLED的第一端，以对发光器件OLED的第一端进行重置处理。

需要说明的是，在驱动晶体管DTFT(T3)输出电流对节点N1进行充电过程中，由于第六晶体管T6截止，因此可避免发光器件OLED误发光，以提升显示效果。当然，在一些实施例中，也可以无需设置第六晶体管T6。

在发光阶段t3，第一重置信号线Reset提供高电平信号，第二重置信号线Reset(N+1)提供高电平信号，栅线Gate提供高电平信号，发光控制信号线EM提供低电平信号，电源走线提供工作电压VDD给第二电源端。

由于发光控制信号线EM提供低电平信号，因此第五晶体管T5和第六晶体管T6导通，驱动晶体管DTFT(T3)根据第一节点N1处的电压和电源走线提供的工作电压VDD输出驱动电流I，以驱动发光器件OLED发光。其中，根据驱动晶体管DTFT(T3)的饱和驱动电流公式可得：I＝K*(Vgs-Vth)²＝K*(Vdata+Vth-VDD-Vth)²＝K*(VDD-Vdata)²。

其中，与驱动晶体管DTFT(T3)的工艺参数和几何尺寸有关的常数，K＝(1/2)*μ_n*C_ox*(W/L)，Vgs为驱动晶体管DTFT(T3)的栅源电压，Vth为驱动晶体管DTFT(T3)的阈值电压。通过上式可知，驱动晶体管DTFT(T3)的驱动电流仅与数据电压Vdata和工作电压VDD相关，而与驱动晶体管DTFT(T3)的阈值电压Vth无关，实现了对阈值电压Vth的补偿，从而可避免流过发光器件OLED的驱动电流受到阈值电压不均匀和漂移的影响，进而有效的提高了流过发光器件OLED的驱动电流I的均匀性。

在本公开实施例中，如图1所示，每个像素单元的多个子像素P可以包括两个第一子像素(P<1>，P<1’>)、一第二子像素P<2>和一第三子像素P<3>，其中，第一子像素P<1>与第一子像素P<1’>为相同颜色的子像素，第一子像素、第二子像素和第三子像素中的任意两者为颜色不同的子像素。在本公开实施例中，第一子像素(P<1>，P<1’>)可以是绿色子像素G、红色子像素R、蓝色子像素B中的任意一者，第二子像素P<2>可以是绿色子像素G、红色子像素R、蓝色子像素B中与第一子像素(P<1>，P<1’>)的颜色不同的子像素中的任意一者，第三子像素P<3>可以是绿色子像素G、红色子像素R、蓝色子像素B中与第一子像素(P<1>，P<1’>)、第二子像素P<2>的颜色均不同的子像素。例如，本公开实施例中，第一子像素(P<1>，P<1’>)可以为绿色子像素G，第二子像素可以为红色子像素R，第三子像素可以为蓝色子像素B，即本公开实施例中，显示基板的像素结构可以采用GGRB像素结构。

在本公开实施例中，如图1和图2所示，每个子像素P的存储电容Cst包括相对设置的第一极板Gate1和第二极板Gate2，第二极板Gate2位于第一极板Gate1的远离衬底基板的一侧。其中，第二极板Gate2即为前述存储电容Cst的第一端，其与用于提供工作电压VDD的第二电源端连接；第一极板Gate1即为前述存储电容Cst的第二端，其与第一节点N1连接。

在本公开实施例中，每个子像素P的发光器件OLED包括阳极AND、有机发光层(图中未示出)和阴极(图中未示出)。其中，阳极AND即为前述发光器件OLED的第一端，其与第七晶体管T7的第二极、第六晶体管T6的第二极连接；阴极即为前述发光器件OLED的第二端，其与用于提供低电平电压VSS的第三电源端连接。

下面通过比较对比实施例和本公开实施例来进一步描述本公开实施例所提供的显示基板及显示装置的技术方案。

对比实施例

图4为对比实施例中每个像素单元中的一个第一子像素的一种结构示意图，图5为对比实施例中每个像素单元中的另一个第一子像素的一种结构示意图。结合图1、图4和图5，在对比实施例中，针对每个像素单元，该像素单元中相同颜色的两个第一子像素(P<1>，P<1’>)的膜层结构并不一致，导致两个第一子像素(P<1>，P<1’>)中，一个第一子像素P<1>中发光器件的阳极和存储电容之间的寄生电容与另一个第一子像素P<1’>中发光器件的阳极和存储电容之间的寄生电容不一致，从而引起一个第一子像素P<1>和另一个第一子像素P<1’>之间存在亮度差异。

具体而言，为了有效提高发光效率，即使得单位面积上发光面积更大，使得单位面积上排列的子像素更多，从而提高显示基板的使用寿命，在对比实施例中，一方面，针对每个像素单元，如图1和图4所示，在一个第一子像素P<1>中，该第一子像素P<1>的发光器件OLED的阳极AND位于存储电容Cst的远离衬底基板的一侧且覆盖存储电容Cst，即发光器件OLED的阳极AND在衬底基板上的正投影覆盖存储电容Cst在衬底基板上的正投影。同时，为了使得每个子像素中的存储电容Cst相同，且覆盖尺寸较大的驱动晶体管DTFT(T3)的栅极，存储电容Cst的第二极板Gate2中通常形成有通孔h。但由于通孔h的存在，该第一子像素P<1>的阳极AND通过通孔h与存储电容Cst的第一极板Gate1之间形成寄生电容Cag。

另一方面，如图1和如图5所示，在另一个第一子像素P<1’>中，该第一子像素P<1’>的发光器件OLED的阳极AND在衬底基板上的正投影与存储电容Cst在衬底基板上的正投影不重叠，存储电容Cst的第二极板Gate2中形成有通孔h。由于阳极AND在衬底基板上的正投影与存储电容Cst在衬底基板上的正投影不重叠，即阳极AND在衬底基板上的正投影与存储电容Cst的第一极板Gate1在衬底基板上的正投影不重叠，故该第一子像素P<1’>中的阳极AND与第一极板Gate1之间不存在寄生电容。

由此可见，在对比实施例中，每个像素单元中的一个第一子像素P<1>中阳极AND与第一极板Gate1之间存在寄生电容Cag，而另一个第一子像素P<1’>中阳极AND与第一极板Gate1之间不存在寄生电容，即两个第一子像素(P<1>，P<1’>)的阳极AND与第一极板Gate1之间的寄生电容存在差异。

在对比实施例中，结合图1、图2和图4，对于图4所示的每个像素单元中的一个第一子像素P<1>而言，阳极AND与第一极板Gate1之间的寄生电容Cag＝Q_N1/ΔU＝Q_N1/(U_AND-U_N1)，其中，Q_N1第一极板Gate1的电荷量即第一节点N1的电荷量，U_AND表示阳极AND的电压，U_N1表示第一极板Gate1的电压即第一节点N1的电压，ΔU为阳极AND与第一节点N1之间的电压差，由于寄生电容Cag的自举作用，寄生电容Cag不变，因此ΔU不变，当阳极AND的电压U_AND发生变化时，第一极板Gate1(第一节点N1)的电压U_N1的电压也会随之发生变化。

在对比实施例中，结合图1、图2和图5，对于图5所示的每个像素单元中的另一个第一子像素P<1’>而言，阳极AND与第一极板Gate1之间不存在寄生电容，因此第一极板Gate1的电压不会随阳极AND的电压的变化而变化。

具体而言，在对比实施例中，结合图1至图5，假定工作电压VDD＝4.6V，重置电压Vinit＝-3V，对于图4所示的每个像素单元中的一个第一子像素P<1>而言，在初始化阶段t1，由于第七晶体管T7未导通，即该第一子像素P<1>的发光器件OLED的阳极AND的电压U_AND未被重置，该第一子像素P<1>的发光器件OLED的阳极AND的电压U_AND仍保持前一帧的驱动电压，即U_AND＝4.6V+△V1，△V1为工作电压VDD传输至该第一子像素P<1>时因压降现象(IRDrop)而损失的电压，△V1＜0，该第一子像素P<1>的存储电容Cst的第一极板Gate1的电压即第一节点N1的电压U_{p<1>_N1}＝Vinit＝-3V，该第一子像素P<1>的存储电容Cst的第二极板Gate2的电压U_Gate2＝VDD＝4.6V。

同理，对于图5所示的每个像素单元中的另一个第一子像素P<1’>而言，在初始化阶段t1，该第一子像素P<1’>的发光器件OLED的阳极AND的电压U_AND＝4.6V+△V1’，△V1’为工作电压VDD传输至该第一子像素P<1’>时因压降现象(IR Drop)而损失的电压，第一子像素P<1’>的存储电容Cst的第一极板Gate1的电压即第一节点N1的电压U_{p<1’>_N1}＝Vinit＝-3V，该第一子像素P<1’>的存储电容Cst的第二极板Gate2的电压U_Gate2＝VDD＝4.6V。

对于图4所示的每个像素单元中的一个第一子像素P<1>而言，在数据写入及补偿阶段t2，由于第七晶体管T7导通，在信号写入充分的情况下，使得该第一子像素P<1>的发光器件OLED的阳极AND的电压U_AND＝Vinit＝-3V；同时，由于驱动晶体管DTFT(T3)和第四晶体管T4导通，在信号写入充分的情况下，使得该第一子像素P<1>的存储电容Cst的第一极板Gate1的电压即第一节点N1的电压U_{p<1>_N1}＝Vdata+Vth；而该第一子像素P<1>的存储电容Cst的第二极板Gate2与第二电源端连接，因此该第一子像素P<1>的存储电容Cst的第二极板Gate2的电压U_Gate2＝VDD＝4.6V；在此阶段中，对于第一子像素P<1>而言，其第一极板Gate1(即第一节点N1)与阳极AND之间存在寄生电容Cag，其阳极AND的电压U_AND从4.6V+△V1跳变至-3V，但其第一节点N1点处于信号写入即充电状态，第一节点N1的电量Q_N1在变化，因此，在此阶段中，该第一子像素P<1>的阳极AND的电压的跳变，不会导致该第一子像素P<1>的第一节点N1(第一极板Gate1)的电压因寄生电容Cag的自举作用而发生跳变。

同理，对于图5所示的每个像素单元中的另一个第一子像素P<1’>而言，在数据写入及补偿阶段t2，该第一子像素P<1’>的发光器件OLED的阳极AND的电压U_AND＝Vinit＝-3V，该第一子像素P<1’>的存储电容Cst的第一极板Gate1的电压即第一节点N1的电压U_{p<1’>_N1}＝Vdata+Vth，该第一子像素P<1’>的存储电容Cst的第二极板Gate2的电压U_Gate2＝VDD＝4.6V；在此阶段中，对于第一子像素P<1’>而言，其第一极板Gate1(即第一节点N1)与阳极AND之间不存在寄生电容Cag，该第一子像素P<1’>的阳极AND的电压的跳变，也不会导致该第一子像素P<1’>的第一节点N1(第一极板Gate1)的电压发生跳变。

对于图4所示的每个像素单元中的一个第一子像素P<1>而言，在发光阶段t3，第五晶体管T5、第六晶体管T6导通，使得该第一子像素P<1>的发光器件OLED的阳极AND的电压U_AND＝4.6V+△V1，该第一子像素P<1>的存储电容Cst的第二极板Gate2的电压U_Gate2＝VDD＝4.6V；在此阶段中，对于第一子像素P<1>而言，其第一极板Gate1(即第一节点N1)与阳极AND之间存在寄生电容Cag，其阳极AND的电压U_AND从-3V跳变至4.6V+△V1，在寄生电容Cag的自举作用下，该第一子像素P<1>的存储电容Cst的第一极板Gate1的电压即第一节点N1的电压也将发生变化，第一节点N1的电压的变化量等于阳极AND的电压的变化量，而阳极AND的电压的变化量△U_AND＝4.6V+△V1-(-3V)＞0，此时，第一节点N1的电压U_{p<1>_N1}从Vdata+Vth跳变为Vdata+Vth+△U_AND，即U_{p<1>_N1}＝Vdata+Vth+△U_AND。

同理，对于图5所示的每个像素单元中的另一个第一子像素P<1’>而言，在发光阶段t3，该第一子像素P<1’>的发光器件OLED的阳极AND的电压U_AND＝4.6V+△V1，该第一子像素P<1’>的存储电容Cst的第二极板Gate2的电压U_Gate2＝VDD＝4.6V；在此阶段中，对于第一子像素P<1’>而言，其第一极板Gate1(即第一节点N1)与阳极AND之间不存在寄生电容Cag，虽然其阳极AND的电压U_AND从-3V跳变至4.6V+△V1，但第一节点N1的电压不会随着阳极AND的电压的变化而变化，因此，该第一子像素P<1’>的第一节点N1的电压U_{p<1’>_N1}保持为Vdata+Vth，即U_{p<1’>_N1}＝Vdata+Vth。

根据上述分析可知，对于第一子像素P<1>而言，在发光阶段t3，该第一子像素P<1>的第一节点N1的电压U_{p<1>_N1}＝Vdata+Vth+△U_AND，而对于第一子像素P<1’>而言，在发光阶段t3，该第一子像素P<1’>的第一节点N1的电压U_{p<1’>_N1}＝Vdata+Vth，即第一子像素P<1>的第一节点N1的电压U_{p<1>_N1}与第一子像素P<1’>的第一节点N1的电压U_{p<1’>_N1}不同，而根据前述驱动电流I的公式可知，驱动晶体管DTFT输出的驱动电流I与第一节点N1的电压相关，由于第一节点N1的电压的不一致，从而导致第一子像素P<1>和第一子像素P<1’>的驱动电流不一致，进而造成第一子像素P<1>和第一子像素P<1’>的亮度差异。具体而言，第一子像素P<1>的第一节点N1的电压U_{p<1>_N1}大于第一子像素P<1’>的第一节点N1的电压U_{p<1’>_N1}，根据前述驱动电流I的公式可知，第一子像素P<1>的驱动电流I大于第一子像素P<1’>的驱动电流I，因此，与第一子像素P<1’>相比，第一子像素P<1>的亮度较亮。

由此可见，在对比实施例中，在每个像素单元中，具有相同颜色的两个第一子像素(P<1>，P<1’>)之间由于寄生电容的不一致，导致该两个第一子像素(P<1>，P<1’>)之间存在亮度差异，当亮度差异过大时，将容易引起诸如在亮点检测中发生漏检、在ET(ElectricalTest，点灯测试)中造成斜纹显示不良等影响显示效果的问题。

本公开实施例一

图6为本公开实施例一中每个像素单元中的一个第一子像素的一种结构示意图，图7为本公开实施例一中每个像素单元中的另一个第一子像素的一种结构示意图，为了能够有效解决对比实施例中存在的技术问题，本公开实施例一提供了与前述对比实施例不同的第一子像素的膜层结构的设置，具体而言，本公开实施例一与前述对比实施例的不同之处在于：在本公开实施例一中，如图1、图2、图6和图7所示，针对每个第一子像素(如P<1>或P<1’>)，该第一子像素(如P<1>或P<1’>)还包括与通孔h对应设置的屏蔽金属结构S，在该第一子像素(如P<1>或P<1’>)中，第二极板Gate2和屏蔽金属结构S在衬底基板上的正投影覆盖第一极板Gate1在衬底基板上的正投影，且屏蔽金属结构S在衬底基板上的正投影覆盖通孔h在衬底基板上的正投影。

在本公开实施例一中，针对每个第一子像素(如P<1>或P<1’>)，该第一子像素(如P<1>或P<1’>)的屏蔽金属结构S与该第一子像素(如P<1>或P<1’>)的第二极板Gate2连接，而第二极板Gate2始终连接用于提供工作电压VDD的第二电源端，因此，在显示阶段，屏蔽金属结构S与第二极板Gate2的电压保持为VDD。

在本公开实施例一中，针对每个像素单元，在该像素单元的一个第一子像素P<1>中，如图6所示，通过在第二极板Gate2的通孔h的对应位置设置屏蔽金属结构S，屏蔽金属结构S形成在阳极AND和第一极板Gate1之间，且在显示阶段，屏蔽金属结构S保持接入工作电压VDD，从而有效防止了该第一子像素P<1>中存储电容Cst的第一极板Gate1与阳极AND之间形成寄生电容Cag，但此时，屏蔽金属结构S与第一极板Gate1之间同样会产生寄生电容。而在该像素单元的另一个第一子像素P<1’>中，如图7所示，通过在第二极板Gate2的通孔h的对应位置设置屏蔽金属结构S，使得该第一子像素P<1’>的屏蔽金属结构S与第一极板Gate1之间同样能够形成寄生电容。从而有效减小了每个子像素单元中一个第一子像素P<1>中的寄生电容和另一个第一子像素P<1’>中的寄生电容的差异，进而有效改善了每个子像素单元中一个第一子像素P<1>和另一个第一子像素P<1’>之间的亮度差。

在一种可选的实施方式中，针对每个像素单元，如图6和图7所示，该像素单元中两个第一子像素(P<1>，P<1’>)中的屏蔽金属结构S大小相同且形状相同，该两个第一子像素(P<1>，P<1’>)均位于对应的第二极板Gate2的同一侧(如图6和图7所示的上侧或下侧)，且该像素单元的一个第一子像素P<1>中的屏蔽金属结构S与第一极板Gate1之间的距离等于另一个第一子像素P<1’>中的屏蔽金属结构S与第一极板Gate1之间的距离。从而可以使得该像素单元中，一个第一子像素P<1>中的屏蔽金属结构S与第一极板Gate1之间的寄生电容与另一个第一子像素P<1’>中的屏蔽金属结构S与第一极板Gate1之间的寄生电容基本相同，甚至是相同的，进而可以有效解决每个子像素单元中一个第一子像素P<1>和另一个第一子像素P<1’>之间的亮度差的问题。其中，“距离”是指沿图6和图7所示的竖直方向(垂直于衬底基板的方向)的距离。

在一种可选的实施方式中，在每个第一子像素中，如图6和图7所示，屏蔽金属结构S在衬底基板上的正投影的面积等于通孔h在衬底基板上的正投影的面积。

在一种可选的实施方式中，在每个第一子像素中，如图6和图7所示，屏蔽金属结构S设置于通孔h中，且屏蔽金属结构S的厚度等于第二极板Gate2的厚度，其中，“厚度”是指沿图6和图7所示的竖直方向(垂直于衬底基板的方向)的厚度。

需要说明的是，图6、图7均仅示例性的示出了每个第一子像素中屏蔽金属结构S设置于通孔h中的情形，但本公开实施例一包括但不限于此，本公开实施例一中，在每个第一子像素中，屏蔽金属结构S还可以设置于第二极板Gate2的远离衬底基板的一侧，或者，屏蔽金属结构S还可以设置于第二极板Gate2的靠近衬底基板的一侧。

在一种可选的实施方式中，在每个第一子像素中，如图6和图7所示，在屏蔽金属结构S设置于通孔h中的情形下，屏蔽金属结构S与第二极板Gate2可以一体形成，即屏蔽金属结构S与第二极板Gate2同层且同材料形成。而一般而言，存储电容Cst的第一极板Gate1、第二极板Gate2的材料与显示基板的栅线、晶体管的栅极的材料相同。

在一种可选的实施方式中，在每个第一子像素中，第二极板Gate2和屏蔽金属结构S在衬底基板上的正投影的面积，等于第一极板Gate1在衬底基板上的正投影的面积。

在本公开实施例一中，通过在每个第一子像素(如P<1>或P<1’>)中，引入屏蔽金属结构S，在屏蔽一个第一子像素P<1>中阳极AND与第一极板Gate1之间形成寄生电容的同时，使得每个像素单元的两个第一子像素(P<1>，P<1’>)中，屏蔽金属结构S与第一极板Gate1之间形成的寄生电容差异较小，甚至相同，从而有效改善了每个像素单元中具有相同颜色的两个第一子像素(P<1>，P<1’>)之间的亮度差异。

本公开实施例二

图8为本公开实施例二中每个像素单元中的一个第一子像素的一种结构示意图，图9为本公开实施例二中每个像素单元中的一个第一子像素的另一种结构示意图，为了能够有效解决对比实施例中存在的技术问题，本公开实施例二提供了与前述对比实施例不同的第一子像素的膜层结构的设置，具体而言，本公开实施例二与前述对比实施例的不同之处在于：在本公开实施例二中，针对每个像素单元，如图1、图2和图8所示，在该像素单元的一个第一子像素P<1>中，发光器件OLED的阳极AND位于第二极板Gate2的远离衬底基板的一侧，且阳极AND在第一极板Gate1上的正投影覆盖通孔h在第一极板Gate1上的正投影。

如图1、图2和图9所示，在该像素单元的另一个第一子像素P<1’>中，还包括附加金属结构A，附加金属结构A位于第二极板Gate2的远离衬底基板的一侧，且附加金属结构A在第一极板Gate上的正投影覆盖通孔h在第一极板Gate1上的正投影。

在本公开实施例二中，如图2和图9所示，针对每个像素单元，在该像素单元的另一个第一子像素P<1’>中，附加金属结构A与发光器件OLED的第一端(即阳极AND)连接，即在显示阶段，附加金属结构A上能够加载与阳极AND相同的电压，阳极AND的电压等于附加金属结构A的电压。

在本公开实施例二中，针对每个像素单元，在该像素单元的一个第一子像素P<1>中，如图8所示，该第一子像素P<1>中存储电容Cst的第一极板Gate1与阳极AND之间形成寄生电容Cag1；而在该像素单元的另一个第一子像素P<1’>中，如图9所示，该第一子像素P<1’>中存储电容Cst的第一极板Gate1与附加金属结构A之间形成寄生电容Cag2。从而有效减小了每个子像素单元中一个第一子像素P<1>中的寄生电容和另一个第一子像素P<1’>中的寄生电容的差异，进而有效改善了每个子像素单元中一个第一子像素P<1>和另一个第一子像素P<1’>之间的亮度差。

具体而言，针对每个像素单元，在该像素单元的一个第一子像素P<1>中，由于该第一子像素P<1>中存储电容Cst的第一极板Gate1与阳极AND之间形成寄生电容Cag1，因此在该第一子像素P<1>的发光阶段t3，阳极AND的电压发生变化，存储电容Cst的第一极板Gate1(第一节点N1)的电压也随之改变；而在该像素单元的一个第一子像素P<1’>中，该第一子像素P<1’>中存储电容Cst的第一极板Gate1与附加金属结构A之间同样形成寄生电容Cag2，因此在该第一子像素P<1’>的发光阶段t3，阳极AND、附加金属结构A的电压发生变化，存储电容Cst的第一极板Gate1(第一节点N1)的电压也随之改变。从而改善了该第一子像素P<1’>的第一节点N1在发光阶段t3的电压和该第一子像素P<1>的第一节点N1在发光阶段t3的电压的差异，进而有效改善了每个像素单元中一个第一子像素P<1>和另一个第一子像素P<1’>的亮度差异。

在一种可选的实施例方式中，如图8和图9所示，针对每个像素单元，该像素单元的一个第一子像素P<1>中的阳极AND与第二极板Gate2之间的距离，和该像素单元的另一个第一子像素P<1’>中的附加金属结构A与第二极板Gate2之间的距离相等。其中，“距离”是指沿图8和图9所示的竖直方向(垂直于衬底基板的方向)的距离。

在一种可选的实施例方式中，如图8和图9所示，针对每个像素单元，该像素单元中的第一子像素P<1>中的寄生电容Cag1，与该像素单元中的第一子像素P<1’>中的寄生电容Cag2相等，即Cag1＝Cag2，因此，每个像素单元中一个第一子像素P<1>中第一节点N1在显示阶段的电压与另一个第一子像素P<1’>中第一节点N1在显示阶段的电压相同，从而不会因第一节点N1的电压差异造成两个第一子像素(P<1>，P<1’>)的亮度差异。

在一种可选的实施例方式中，针对每个像素单元，在该像素单元的另一个第一子像素P<1’>中，阳极AND在衬底基板上的正投影与存储电容Cst在衬底基板上的正投影不重叠。

在一种可选的实施例方式中，针对每个像素单元，该像素单元中的另一个第一子像素P<1’>中的附加金属结构A为另一个第一子像素P<1’>中的发光器件OLED的阳极。

在一种可选的实施例方式中，每个子像素P还包括薄膜晶体管，如前述的第一晶体管T1至第七晶体管T7，附加金属结构A的材料与所在子像素的薄膜晶体管的源漏极(第一极、第二极)的材料相同。

在本公开实施例二中，针对每个像素单元，对于阳极AND不覆盖存储电容Cst的第一子像素，引入附加金属结构A，使得附加金属结构A的正投影覆盖第二极板Gate2的通孔h的正投影，从而使得附加金属结构A与第一极板Gate1之间能够形成寄生电容Cag2，从而减小该第一子像素的寄生电容Cag2与阳极AND覆盖存储电容Cst的第一子像素的寄生电容Cag1的差异，甚至使得两个第一子像素的寄生电容相同，从而可以有效改善了每个像素单元的两个第一子像素之间的亮度差异。

在一种可选的实施例方式中，使得每个第一子像素的阳极AND在衬底基板上的正投影均覆盖存储电容Cst在衬底基板上的正投影，即将另一个第一子像素的附加金属结构A作为该另一个第一子像素的阳极AND，从而有效降低两个第一子像素的寄生电容的差异，甚至使得两个第一子像素的寄生电容相同，从而可以有效改善了每个像素单元的两个第一子像素之间的亮度差异。

本公开实施例三

图10为本公开实施例三中每个像素单元中的一个第一子像素的一种结构示意图，图11为本公开实施例三中每个像素单元中的另一个第一子像素的一种结构示意图，为了能够有效解决对比实施例中存在的技术问题，本公开实施例三提供了与前述对比实施例不同的第一子像素的膜层结构的设置，具体而言，本公开实施例三与前述对比实施例的不同之处在于：在本公开实施例三中，如图1、图2、图10和图11所示，针对每个第一子像素(如P<1>或P<1’>)，在该第一子像素(如P<1>或P<1’>)，中，发光器件OLED的阳极AND位于第二极板Gate2的远离衬底基板的一侧，且阳极AND在衬底基板上的正投影与存储电容Cst在衬底基板上的正投影不重叠。

即在每个第一子像素(如P<1>或P<1’>)中，阳极AND在衬底基板上的正投影与第一极板Gate1在衬底基板上的正投影不重叠，也即阳极AND与第一极板Gate1之间不存在寄生电容，从而不会因两个第一子像素(P<1>，P<1’>)的寄生电容的差异而造成两个第一子像素(P<1>，P<1’>)的第一节点N1的电压差异，进而不会造成两个第一子像素(P<1>，P<1’>)之间的亮度差异。

在本公开实施例三中，针对每个第一子像素，使其阳极AND在衬底基板上的正投影和第一极板Gate1在衬底基板上的正投影不重叠设置，从而使得每个像素单元中的两个第一子像素中均不存在寄生电容，从而不会因两个第一子像素(P<1>，P<1’>)的寄生电容的差异而造成两个第一子像素(P<1>，P<1’>)的第一节点N1的电压差异，进而不会造成两个第一子像素(P<1>，P<1’>)之间的亮度差异。

在本公开实施例中，显示基板可以为OLED显示基板。

本公开实施例所提供的显示基板，能够有效减小每个像素单元中具有相同颜色的两个第一子像素的寄生电容的差异，从而有效改善了每个像素单元中具有相同颜色的两个第一子像素之间的亮度差异，进而有效避免因具有相同颜色的两个第一子像素之间的亮度差异而带来诸如亮点漏检、ET斜纹等影响显示效果的问题。

此外，本公开实施例还提供一种显示装置，该显示装置包括前述任一本公开实施例所提供的显示基板，关于该显示基板的具体描述可参见前述任一本公开实施例的描述，此处不再赘述。

可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的普通技术人员而言，在不脱离本公开的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。

Claims (13)

1.一种显示基板，包括衬底基板和位于所述衬底基板上的多个像素单元，所述像素单元包括两个第一子像素、一第二子像素和一第三子像素，每个子像素包括存储电容，所述存储电容包括相对设置的第一极板和第二极板，所述第二极板中形成有通孔，其特征在于，所述第一子像素还包括与所述通孔对应设置的屏蔽金属结构；

在所述第一子像素中，所述屏蔽金属结构和所述第二极板连接，所述第二极板和所述屏蔽金属结构在所述衬底基板上的正投影覆盖所述第一极板在所述衬底基板上的正投影，且所述屏蔽金属结构在所述衬底基板上的正投影覆盖所述通孔在所述衬底基板上的正投影。

2.根据权利要求1所述的显示基板，其特征在于，所述屏蔽金属结构在所述衬底基板上的正投影的面积等于所述通孔在所述衬底基板上的正投影的面积。

3.根据权利要求1所述的显示基板，其特征在于，所述屏蔽金属结构设置于所述通孔中。

4.根据权利要求3所述的显示基板，其特征在于，所述屏蔽金属结构与所述第二极板一体形成。

5.根据权利要求1所述的显示基板，其特征在于，所述第一子像素为绿色子像素，所述第二子像素为红色子像素，所述第三子像素为蓝色子像素。

6.一种显示装置，其特征在于，包括上述权利要求1-5中任一项所述的显示基板。

7.一种显示基板，包括衬底基板和位于所述衬底基板上的多个像素单元，所述像素单元包括两个第一子像素、一第二子像素和一第三子像素，每个子像素包括驱动晶体管、发光器件和存储电容，所述存储电容包括相对设置的第一极板和第二极板，所述第二极板位于所述第一极板的远离所述衬底基板的一侧，且所述第二极板中形成有通孔，其特征在于，

针对每个像素单元，在该像素单元的一个所述第一子像素中，所述发光器件的阳极位于所述第二极板的远离所述衬底基板的一侧，且所述阳极在所述第一极板上的正投影覆盖所述通孔在所述第一极板上的正投影；

在该像素单元的另一个所述第一子像素中，还包括附加金属结构，所述附加金属结构与发光器件的第一端连接，所述附加金属结构位于所述第二极板的远离所述衬底基板的一侧，且所述附加金属结构在所述第一极板上的正投影覆盖所述通孔在所述第一极板上的正投影。

8.根据权利要求7所述的显示基板，其特征在于，该像素单元的一个所述第一子像素中的所述阳极与所述第二极板之间的距离，和该像素单元的另一个所述第一子像素中的所述附加金属结构与所述第二极板之间的距离相等。

9.根据权利要求7所述的显示基板，其特征在于，该像素单元中，所述另一个所述第一子像素中的所述附加金属结构为所述另一个所述第一子像素中的发光器件的阳极。

10.根据权利要求7所述的显示基板，其特征在于，每个子像素还包括薄膜晶体管，所述附加金属结构的材料与所述薄膜晶体管的源漏极的材料相同。

11.一种显示装置，其特征在于，包括上述权利要求7-10中任一项所述的显示基板。

12.一种显示基板，包括衬底基板和位于所述衬底基板上的多个像素单元，所述像素单元包括两个第一子像素、一第二子像素和一第三子像素，每个子像素包括发光器件和存储电容，所述存储电容包括相对设置的第一极板和第二极板，所述第二极板位于所述第一极板的远离所述衬底基板的一侧，且所述第二极板中形成有通孔，其特征在于，

在所述第一子像素中，所述发光器件的阳极位于所述第二极板的远离所述衬底基板的一侧，且所述阳极在所述衬底基板上的正投影与所述存储电容在所述衬底基板上的正投影不重叠。

13.一种显示装置，其特征在于，包括上述权利要求12所述的显示基板。

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