CN111291530B - 一种pcb板中避免走线与阻焊层重叠的方法及系统 - Google Patents
一种pcb板中避免走线与阻焊层重叠的方法及系统 Download PDFInfo
- Publication number
- CN111291530B CN111291530B CN202010110098.1A CN202010110098A CN111291530B CN 111291530 B CN111291530 B CN 111291530B CN 202010110098 A CN202010110098 A CN 202010110098A CN 111291530 B CN111291530 B CN 111291530B
- Authority
- CN
- China
- Prior art keywords
- pad
- solder mask
- pcb
- detection
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 229910000679 solder Inorganic materials 0.000 title claims abstract description 111
- 238000000034 method Methods 0.000 title claims abstract description 29
- 238000001514 detection method Methods 0.000 claims abstract description 99
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 70
- 229910052802 copper Inorganic materials 0.000 claims abstract description 64
- 239000010949 copper Substances 0.000 claims abstract description 64
- 238000013507 mapping Methods 0.000 claims description 20
- 238000003466 welding Methods 0.000 claims description 4
- 239000011889 copper foil Substances 0.000 description 6
- 239000004020 conductor Substances 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
Images
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
本申请公开了一种PCB板中避免走线与阻焊层重叠的方法及系统，该方法包括：导入元件，完成布线；判断PCB板中元件焊盘阻焊层的面积是否≥元件焊盘的面积；如果是，检测PCB板的top面上是否有露铜，生成第一检测信息；检测PCB板的bottom面上是否有露铜，生成第二检测信息；根据第一检测信息和第二检测信息，生成检测报告，检测报告中包括：层面信息和元件焊盘中心坐标。根据层面信息和元件焊盘中心坐标，调整走线位置。该系统包括：布线模块、判断模块、第一检测模块、第二检测模块、检测报告生成模块和调整模块。通过本申请能够更加准确而快速地调整走线，避免走线与阻焊层重叠。
Description
技术领域
本申请涉及PCB(Printed Circuit Board，印制电路板)设计技术领域，特别是涉及一种PCB板中避免走线与阻焊层重叠的方法及系统。
背景技术
在PCB设计中，PCB板上的solder mask层(阻焊层)需要打开，即：元件焊盘需要露铜，以便于焊接。而solder mask层通常比元件焊盘大。在PCB布线时，如果走线放置于solder mask区域，就会导致成品PCB板走线裸露，从而引发短路、刮伤以及走线被腐蚀等现象，进而导致PCB板报废。因此，在PCB设计中如何避免走线与阻焊层重叠，从而避免露铜，是个重要问题。
目前，在PCB板中检测露铜的方法，通常是人工检查。即：人工通过肉眼辨识每条走线与solder mask层是否有重叠。
然而，目前避免走线与阻焊层重叠的方法中，由于人工肉眼检测，工作量较大，检测效率太低。而且由于人工检测，容易发生误差，导致检测结果不够准确，从而导致PCB设计出现问题。
发明内容
本申请提供了一种PCB板中避免走线与阻焊层重叠的方法及系统，以解决现有技术中避免走线与阻焊层重叠方法，检测效率较低和检测结果不够准确的问题。
为了解决上述技术问题，本申请实施例公开了如下技术方案：
一种PCB板中避免走线与阻焊层重叠的方法，所述方法包括：
导入元件，完成布线；
判断PCB板中元件焊盘的阻焊层与其所匹配的元件焊盘是否满足：元件焊盘阻焊层的面积≥元件焊盘的面积；
如果是，检测PCB板的top面上是否有露铜，生成第一检测信息；
检测PCB板的bottom面上是否有露铜，生成第二检测信息；
根据第一检测信息和第二检测信息，生成检测报告，所述检测报告中包括：层面信息和元件焊盘中心坐标，所述层面信息包括：top面或者bottom面；
根据所述层面信息和元件焊盘中心坐标，调整走线位置。
可选地，所述检测PCB板的top面上是否有露铜，生成第一检测信息，包括：
获取PCB板top面上第一元件焊盘的位置和形状；
根据所述第一元件焊盘的位置，确定所述第一元件焊盘所匹配的阻焊层；
获取所述第一元件焊盘所匹配的阻焊层的形状；
将所述第一元件焊盘所匹配的阻焊层映射到所述第一元件焊盘上，形成第一图形，所述第一图形为top面上第一元件焊盘以外的阻焊层部分；
判断所述第一图形上是否有露铜；
如果有，发出报错信息，并记录与所述第一图形距离最近的第一元件焊盘的位置坐标；
如果没有，记录top pass结果。
可选地，判断所述第一图形上是否有露铜的方法，包括：
根据所获取的命令，打开top走线层；
扫描第一图形内etch层面是否有走线。
可选地，所述检测PCB板的bottom面上是否有露铜，生成第二检测信息，包括：
获取PCB板bottom面上第二元件焊盘的位置和形状；
根据所述第二元件焊盘的位置，确定所述第二元件焊盘所匹配的阻焊层；
获取所述第二元件焊盘所匹配的阻焊层的形状；
将所述第二元件焊盘所匹配的阻焊层映射到所述第二元件焊盘上，形成第二图形，所述第二图形为bottom面上第二元件焊盘以外的阻焊层部分；
判断所述第二图形上是否有露铜；
如果有，发出报错信息，并记录与所述第二图形距离最近的第二元件焊盘的位置坐标；
如果没有，记录bottom pass结果。
可选地，判断所述第二图形上是否有露铜的方法，包括：
根据所获取的命令，打开bottom走线层；
扫描第二图形内etch层面是否有走线。
一种PCB板中避免走线与阻焊层重叠的系统，所述系统包括：
布线模块，用于导入元件，完成布线；
判断模块，用于判断PCB板中元件焊盘的阻焊层与其所匹配的元件焊盘是否满足：元件焊盘阻焊层的面积≥元件焊盘的面积；
第一检测模块，用于当元件焊盘阻焊层的面积≥元件焊盘的面积时，检测PCB板的top面上是否有露铜，生成第一检测信息；
第二检测模块，用于检测PCB板的bottom面上是否有露铜，生成第二检测信息；
检测报告生成模块，用于根据第一检测信息和第二检测信息，生成检测报告，所述检测报告中包括：层面信息和元件焊盘中心坐标，所述层面信息包括：top面或者bottom面；
调整模块，用于根据所述层面信息和元件焊盘中心坐标，调整走线位置。
可选地，第一检测模块包括：
Top面元件焊盘信息获取单元，用于获取PCB板top面上第一元件焊盘的位置和形状；
Top面阻焊层确定单元，用于根据所述第一元件焊盘的位置，确定所述第一元件焊盘所匹配的阻焊层；
Top面阻焊层形状获取单元，用于获取所述第一元件焊盘所匹配的阻焊层的形状；
第一映射单元，用于将所述第一元件焊盘所匹配的阻焊层映射到所述第一元件焊盘上，形成第一图形，所述第一图形为top面上第一元件焊盘以外的阻焊层部分；
第一判断单元，用于判断所述第一图形上是否有露铜；
第一检测信息生成单元，用于当第一图形上有露铜时，发出报错信息，并记录与所述第一图形距离最近的第一元件焊盘的位置坐标，当第一图形上没有露铜时，记录toppass结果。
可选地，第二检测模块包括：
Bottom面元件焊盘信息获取单元，用于获取PCB板bottom面上第二元件焊盘的位置和形状；
Bottom面阻焊层确定单元，用于根据所述第二元件焊盘的位置，确定所述第二元件焊盘所匹配的阻焊层；
Bottom面阻焊层形状获取单元，用于获取所述第二元件焊盘所匹配的阻焊层的形状；
第二映射单元，用于将所述第二元件焊盘所匹配的阻焊层映射到所述第二元件焊盘上，形成第二图形，所述第二图形为bottom面上第二元件焊盘以外的阻焊层部分；
第二判断单元，用于判断所述第二图形上是否有露铜；
第二检测信息生成单元，用于当第二图形上有露铜时，发出报错信息，并记录与所述第二图形距离最近的第二元件焊盘的位置坐标，当第二图形上没有露铜时，记录bottompass结果。
本申请的实施例提供的技术方案可以包括以下有益效果：
本申请提供一种PCB板中避免走线与阻焊层重叠的方法，该方法首先导入元件，完成布线，判断PCB板中元件焊盘阻焊层的面积是否≥元件焊盘的面积，当满足要求时，依次检测top面和bottom面上是否有露铜，分别生成第一检测信息和第二检测信息，根据第一检测信息和第二检测信息生成检测报告，最后根据检测报告中的层面信息和元件焊盘中心坐标调整走线位置。本实施例通过分别对PCB板的top面和bottom面检测露铜，能够全面检测整个PCB板上的走线和铜箔导致的露铜现象，有利于提高检测的全面性，从而提高检测结果的准确性。通过对top面和bottom面的检测，确定层面信息和元件焊盘中心坐标，从而能够更加准确地确定露铜位置，根据不同层面信息和元件焊盘中心坐标对走线进行调整，能够避免走线与阻焊层重叠。
本申请还提供一种PCB板中避免走线与阻焊层重叠的系统，该系统中包括：布线模块、判断模块、第一检测模块、第二检测模块、检测报告生成模块和调整模块。通过设置第一检测模块和第二检测模块，能够从top面和bottom面全面检测整个PCB板上的走线和铜箔导致的露铜现象，有利于提高检测结果的准确性。通过检测报告生成模块，能够获取层面信息和元件焊盘中心坐标信息，从而更加准确地定位露铜现象，为调整走线提供准确的依据，有利于提高走线调整的准确性。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例所提供的一种PCB板中避免走线与阻焊层重叠的方法的流程示意图；
图2为本申请实施例所提供的一种PCB板中避免走线与阻焊层重叠的系统的结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本申请中的技术方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
为了更好地理解本申请，下面结合附图来详细解释本申请的实施方式。
实施例一
参见图1，图1为本申请实施例所提供的一种PCB板中避免走线与阻焊层重叠的方法的流程示意图。由图1可知，本实施例PCB板中避免走线与阻焊层重叠的方法，主要包括如下过程：
S1：导入元件，完成布线。
S2：判断PCB板中元件焊盘的阻焊层与其所匹配的元件焊盘是否满足：元件焊盘阻焊层的面积≥元件焊盘的面积。
本实施例中的元件焊盘阻焊层即：solder mask层。
如果元件焊盘阻焊层的面积≥元件焊盘的面积，执行步骤S3：检测PCB板的top面上是否有露铜，生成第一检测信息。如果元件焊盘阻焊层的面积＜元件焊盘的面积，流程结束。
具体地，步骤S3包括如下过程：
S31：获取PCB板top面上第一元件焊盘的位置和形状。
S32：根据第一元件焊盘的位置，确定第一元件焊盘所匹配的阻焊层。
S33：获取第一元件焊盘所匹配的阻焊层的形状。
S34：将第一元件焊盘所匹配的阻焊层映射到第一元件焊盘上，形成第一图形。其中，第一图形为top面上第一元件焊盘以外的阻焊层部分。
S35：判断第一图形上是否有露铜。
具体地，判断第一图形上是否有露铜的方法包括：
S351：根据所获取的命令，打开top走线层；
S352：扫描第一图形内etch层面是否有走线。
如果第一图形上有露铜，执行步骤S36：发出报错信息，并记录与第一图形距离最近的第一元件焊盘的位置坐标。
如果第一图形上没有露铜，执行步骤S37：记录top pass结果。
由以上步骤S31-S37可知，当元件焊盘阻焊层的面积≥元件焊盘的面积时，首先对top面进行露铜检测，检索top面元件焊盘位置与大小，元件焊盘位于Stack-Up\Conductor\top Pin层面；再根据元件焊盘确定其所匹配的元件焊盘solder mask层，solder mask层位于Package Geometry\Solder mask_Top层面；然后确定元件焊盘solder mask层的大小；最后用solder mask形状减去焊盘形状形成第一图形。确定第一图形的区域后，根据所获取的命令，打开正面走线层，即：Stack-Up\Conductor\top Etch，扫描etch层面是否有走线或者铜箔，如果有则报错，并记录Stack-Up\Conductor\top Pin层面与之最近的元件焊盘的中心坐标，以及当前层面信息top。如果etch层面没有走线或铜箔，记录top pass。
继续参见图1可知，检测完毕PCB板的top面上是否有露铜之后，执行步骤S4：检测PCB板的bottom面上是否有露铜，生成第二检测信息。
具体地，步骤S4包括如下过程：
S41：获取PCB板bottom面上第二元件焊盘的位置和形状。
S42：根据第二元件焊盘的位置，确定第二元件焊盘所匹配的阻焊层。
S43：获取第二元件焊盘所匹配的阻焊层的形状。
S44：将第二元件焊盘所匹配的阻焊层映射到第二元件焊盘上，形成第二图形，第二图形为bottom面上第二元件焊盘以外的阻焊层部分。
S45：判断第二图形上是否有露铜。
具体地，判断第二图形上是否有露铜的方法包括：
S451：根据所获取的命令，打开bottom走线层；
S452：扫描第二图形内etch层面是否有走线。
如果第二图形上有露铜，执行步骤S46：发出报错信息，并记录与第二图形距离最近的第二元件焊盘的位置坐标。
否则，执行步骤S47：记录top pass结果。
由以上步骤S41-S47可知，对top面进行露铜检测完毕之后，再对bottom面进行露铜检测，检索bottom面元件焊盘位置与大小，元件焊盘位于Stack-Up\Conductor\BottomPin层面；再根据元件焊盘确定其所匹配的元件焊盘solder mask层，solder mask层位于Package Geometry\Solder mask_Bottom层面；然后确定元件焊盘solder mask层的大小；最后用solder mask形状减去焊盘形状形成第二图形。确定第二图形的区域后，根据所获取的命令，打开背面走线层，即：Stack-Up\Conductor\Bottom Etch，扫描etch层面是否有走线或者铜箔，如果有,则报错，并记录Stack-Up\Conductor\Bottom Pin层面与之最近的元件焊盘的中心坐标，以及当前层面信息bottom。如果etch层面没有走线或铜箔，记录bottompass。
继续参见图1可知，获取到第一检测信息和第二检测信息之后，执行步骤S5：根据第一检测信息和第二检测信息，生成检测报告。检测报告中包括：层面信息和元件焊盘中心坐标，层面信息包括：top面或者bottom面。
S6：根据层面信息和元件焊盘中心坐标，调整走线位置。
实施例二
在图1所示实施例的基础之上参见图2，图2为本申请实施例所提供的一种PCB板中避免走线与阻焊层重叠的系统的结构示意图。由图2可知，本实施例PCB板中避免走线与阻焊层重叠的系统，主要包括：布线模块、判断模块、第一检测模块、第二检测模块、检测报告生成模块和调整模块。
其中，布线模块，用于导入元件，完成布线。判断模块，用于判断PCB板中元件焊盘的阻焊层与其所匹配的元件焊盘是否满足：元件焊盘阻焊层的面积≥元件焊盘的面积。第一检测模块，用于当元件焊盘阻焊层的面积≥元件焊盘的面积时，检测PCB板的top面上是否有露铜，生成第一检测信息。第二检测模块，用于检测PCB板的bottom面上是否有露铜，生成第二检测信息。检测报告生成模块，用于根据第一检测信息和第二检测信息，生成检测报告，检测报告中包括：层面信息和元件焊盘中心坐标，层面信息包括：top面或者bottom面。调整模块，用于根据层面信息和元件焊盘中心坐标，调整走线位置。
进一步地，第一检测模块包括：Top面元件焊盘信息获取单元、Top面阻焊层确定单元、Top面阻焊层形状获取单元、第一映射单元、第一判断单元和第一检测信息生成单元。其中，Top面元件焊盘信息获取单元，用于获取PCB板top面上第一元件焊盘的位置和形状。Top面阻焊层确定单元，用于根据第一元件焊盘的位置，确定第一元件焊盘所匹配的阻焊层。Top面阻焊层形状获取单元，用于获取第一元件焊盘所匹配的阻焊层的形状。第一映射单元，用于将第一元件焊盘所匹配的阻焊层映射到第一元件焊盘上，形成第一图形，第一图形为top面上第一元件焊盘以外的阻焊层部分。第一判断单元，用于判断第一图形上是否有露铜。第一检测信息生成单元，用于当第一图形上有露铜时，发出报错信息，并记录与第一图形距离最近的第一元件焊盘的位置坐标，当第一图形上没有露铜时，记录top pass结果。
第二检测模块包括：Bottom面元件焊盘信息获取单元、Bottom面阻焊层确定单元、Bottom面阻焊层形状获取单元、第二映射单元、第二判断单元和第二检测信息生成单元。
其中，Bottom面元件焊盘信息获取单元，用于获取PCB板bottom面上第二元件焊盘的位置和形状。Bottom面阻焊层确定单元，用于根据第二元件焊盘的位置，确定第二元件焊盘所匹配的阻焊层。Bottom面阻焊层形状获取单元，用于获取第二元件焊盘所匹配的阻焊层的形状。第二映射单元，用于将第二元件焊盘所匹配的阻焊层映射到第二元件焊盘上，形成第二图形，第二图形为bottom面上第二元件焊盘以外的阻焊层部分。第二判断单元，用于判断第二图形上是否有露铜。第二检测信息生成单元，用于当第二图形上有露铜时，发出报错信息，并记录与第二图形距离最近的第二元件焊盘的位置坐标，当第二图形上没有露铜时，记录bottom pass结果。
该实施例的PCB板中避免走线与阻焊层重叠的系统的工作原理和工作方法，在图1所示的实施例中已经详细阐述，在此不再赘述。
以上所述仅是本申请的具体实施方式，使本领域技术人员能够理解或实现本申请。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (4)
1.一种PCB板中避免走线与阻焊层重叠的方法，其特征在于，所述方法包括：
导入元件，完成布线；
判断PCB板中元件焊盘的阻焊层与其所匹配的元件焊盘是否满足：元件焊盘阻焊层的面积≥元件焊盘的面积；
如果是，检测PCB板的top面上是否有露铜，生成第一检测信息；
检测PCB板的bottom面上是否有露铜，生成第二检测信息；
根据第一检测信息和第二检测信息，生成检测报告，所述检测报告中包括：层面信息和元件焊盘中心坐标，所述层面信息包括：top面或者bottom面；
根据所述层面信息和元件焊盘中心坐标，调整走线位置；
其中，所述检测PCB板的top面上是否有露铜，生成第一检测信息，包括：
获取PCB板top面上第一元件焊盘的位置和形状；
根据所述第一元件焊盘的位置，确定所述第一元件焊盘所匹配的阻焊层；
获取所述第一元件焊盘所匹配的阻焊层的形状；
将所述第一元件焊盘所匹配的阻焊层映射到所述第一元件焊盘上，形成第一图形，所述第一图形为top面上第一元件焊盘以外的阻焊层部分；
判断所述第一图形上是否有露铜；
如果有，发出报错信息，并记录与所述第一图形距离最近的第一元件焊盘的位置坐标；
如果没有，记录top pass结果；
所述检测PCB板的bottom面上是否有露铜，生成第二检测信息，包括：
获取PCB板bottom面上第二元件焊盘的位置和形状；
根据所述第二元件焊盘的位置，确定所述第二元件焊盘所匹配的阻焊层；
获取所述第二元件焊盘所匹配的阻焊层的形状；
将所述第二元件焊盘所匹配的阻焊层映射到所述第二元件焊盘上，形成第二图形，所述第二图形为bottom面上第二元件焊盘以外的阻焊层部分；
判断所述第二图形上是否有露铜；
如果有，发出报错信息，并记录与所述第二图形距离最近的第二元件焊盘的位置坐标；
如果没有，记录bottom pass结果。
2.根据权利要求1所述的一种PCB板中避免走线与阻焊层重叠的方法，其特征在于，判断所述第一图形上是否有露铜的方法，包括：
根据所获取的命令，打开top走线层；
扫描第一图形内etch层面是否有走线。
3.根据权利要求1所述的一种PCB板中避免走线与阻焊层重叠的方法，其特征在于，判断所述第二图形上是否有露铜的方法，包括：
根据所获取的命令，打开bottom走线层；
扫描第二图形内etch层面是否有走线。
4.一种PCB板中避免走线与阻焊层重叠的系统，其特征在于，所述系统包括：
布线模块，用于导入元件，完成布线；
判断模块，用于判断PCB板中元件焊盘的阻焊层与其所匹配的元件焊盘是否满足：元件焊盘阻焊层的面积≥元件焊盘的面积；
第一检测模块，用于当元件焊盘阻焊层的面积≥元件焊盘的面积时，检测PCB板的top面上是否有露铜，生成第一检测信息；
第二检测模块，用于检测PCB板的bottom面上是否有露铜，生成第二检测信息；
检测报告生成模块，用于根据第一检测信息和第二检测信息，生成检测报告，所述检测报告中包括：层面信息和元件焊盘中心坐标，所述层面信息包括：top面或者bottom面；
调整模块，用于根据所述层面信息和元件焊盘中心坐标，调整走线位置；
其中，第一检测模块包括：
Top面元件焊盘信息获取单元，用于获取PCB板top面上第一元件焊盘的位置和形状；
Top面阻焊层确定单元，用于根据所述第一元件焊盘的位置，确定所述第一元件焊盘所匹配的阻焊层；
Top面阻焊层形状获取单元，用于获取所述第一元件焊盘所匹配的阻焊层的形状；
第一映射单元，用于将所述第一元件焊盘所匹配的阻焊层映射到所述第一元件焊盘上，形成第一图形，所述第一图形为top面上第一元件焊盘以外的阻焊层部分；
第一判断单元，用于判断所述第一图形上是否有露铜；
第一检测信息生成单元，用于当第一图形上有露铜时，发出报错信息，并记录与所述第一图形距离最近的第一元件焊盘的位置坐标，当第一图形上没有露铜时，记录top pass结果；
第二检测模块包括：
Bottom面元件焊盘信息获取单元，用于获取PCB板bottom面上第二元件焊盘的位置和形状；
Bottom面阻焊层确定单元，用于根据所述第二元件焊盘的位置，确定所述第二元件焊盘所匹配的阻焊层；
Bottom面阻焊层形状获取单元，用于获取所述第二元件焊盘所匹配的阻焊层的形状；
第二映射单元，用于将所述第二元件焊盘所匹配的阻焊层映射到所述第二元件焊盘上，形成第二图形，所述第二图形为bottom面上第二元件焊盘以外的阻焊层部分；
第二判断单元，用于判断所述第二图形上是否有露铜；
第二检测信息生成单元，用于当第二图形上有露铜时，发出报错信息，并记录与所述第二图形距离最近的第二元件焊盘的位置坐标，当第二图形上没有露铜时，记录bottom pass结果。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010110098.1A CN111291530B (zh) | 2020-02-23 | 2020-02-23 | 一种pcb板中避免走线与阻焊层重叠的方法及系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010110098.1A CN111291530B (zh) | 2020-02-23 | 2020-02-23 | 一种pcb板中避免走线与阻焊层重叠的方法及系统 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111291530A CN111291530A (zh) | 2020-06-16 |
| CN111291530B true CN111291530B (zh) | 2022-08-12 |
Family
ID=71022964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010110098.1A Active CN111291530B (zh) | 2020-02-23 | 2020-02-23 | 一种pcb板中避免走线与阻焊层重叠的方法及系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111291530B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112232014B (zh) * | 2020-09-16 | 2022-07-29 | 上海望友信息科技有限公司 | 钢网避让设计方法、设计装置、电子设备及存储介质 |
| CN112985333A (zh) * | 2021-02-19 | 2021-06-18 | 上海闻泰信息技术有限公司 | 电路板检查方法和装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103250154A (zh) * | 2010-12-01 | 2013-08-14 | 日本电气株式会社 | 布线检查装置和布线检查系统 |
| CN106777718A (zh) * | 2016-12-23 | 2017-05-31 | 上海斐讯数据通信技术有限公司 | 一种pcb光绘文件处理方法及处理系统 |
-
2020
- 2020-02-23 CN CN202010110098.1A patent/CN111291530B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103250154A (zh) * | 2010-12-01 | 2013-08-14 | 日本电气株式会社 | 布线检查装置和布线检查系统 |
| CN106777718A (zh) * | 2016-12-23 | 2017-05-31 | 上海斐讯数据通信技术有限公司 | 一种pcb光绘文件处理方法及处理系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111291530A (zh) | 2020-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107734955B (zh) | 表面安装线的检查装置、品质管理系统以及记录介质 | |
| CN111291530B (zh) | 一种pcb板中避免走线与阻焊层重叠的方法及系统 | |
| CN101317502B (zh) | 针对电路基板的操作装置和操作方法 | |
| JP4493421B2 (ja) | プリント回路基板検査装置とプリント回路基板組み立て検査ラインシステムおよびプログラム | |
| EP0841559A2 (en) | Solder testing apparatus | |
| JP2018004267A (ja) | シャント抵抗器の実装構造および実装基板 | |
| JP5410068B2 (ja) | データ生成装置およびデータ生成方法 | |
| CN107967679A (zh) | 一种基于pcb产品矢量图形的自动选取定位核的方法 | |
| CN105136818A (zh) | 印刷基板的影像检测方法 | |
| CN108875232B (zh) | 一种检查防焊开窗的方法、装置、设备及可读存储介质 | |
| CN105917755A (zh) | 品质管理装置、品质管理方法及程序 | |
| CN112985333A (zh) | 电路板检查方法和装置 | |
| US5995232A (en) | Method of and device for inspecting a PCB | |
| CN109860063A (zh) | 底部双排引脚器件回流焊接钢网的开孔方法 | |
| CN105917217A (zh) | 品质管理系统 | |
| JP5050953B2 (ja) | 布線作業支援装置 | |
| CN109271666B (zh) | 一种计算信号线breakout区域长度的方法和系统 | |
| CN206710729U (zh) | 一种新型的探针线路转接装置 | |
| JP2010033405A (ja) | 配線パターン生成装置、配線パターン生成プログラム、半導体装置の製造方法、露光用マスク、および、画像表示装置 | |
| CN217389109U (zh) | 一种电路结构及内窥镜 | |
| CN114004193B (zh) | 一种pcb上锡风险的标识方法及相关装置 | |
| JP5752474B2 (ja) | 回路基板検査装置および回路基板検査方法 | |
| CN216626237U (zh) | 一种可快速布局的pcb板芯片封装结构 | |
| JP6295410B2 (ja) | チップ抵抗器の抵抗値測定方法およびチップ抵抗器の実装方法 | |
| CN215615661U (zh) | 一种电路板焊接定位装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |