CN111290977A - 一种基于ddr多数据单元的寄存器访问系统及方法 - Google Patents
一种基于ddr多数据单元的寄存器访问系统及方法 Download PDFInfo
- Publication number
- CN111290977A CN111290977A CN202010056886.7A CN202010056886A CN111290977A CN 111290977 A CN111290977 A CN 111290977A CN 202010056886 A CN202010056886 A CN 202010056886A CN 111290977 A CN111290977 A CN 111290977A
- Authority
- CN
- China
- Prior art keywords
- unit
- address
- apb
- data
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1694—Configuration of memory controller to different memory types
Abstract
本发明公开了一种基于DDR多数据单元的寄存器访问系统及方法,访问系统包括:与APB总线连接的地址单元、多个数据单元和APB主控单元,APB主控单元与地址单元、多个数据单元相连;APB主控单元用于在APB总线上发出地址命令,通过地址命令访问地址单元内部的寄存器;APB主控单元还用于在APB总线上发出数据命令,通过数据命令访问多个数据单元内部的寄存器。本发明将APB总线串通地址单元和多个数据单元,通过APB主控单元向APB总线发出相应的命令,在实现访问地址单元和多个数据单元的基础上,大大减少了芯片上总线的数量,解决布线拥堵的问题,降低后端布局布线的难度。
Description
技术领域
本发明涉及DDR控制器领域,具体涉及一种基于DDR多数据单元的寄存器访问系统及方法。
背景技术
在现在的DDR(双倍速率存储器)控制器中,多数据单元已经非常普遍,就是在一个DDR控制器中,会包含多个数据单元,多个数据单元带来的影响就是在做芯片物理实现的时候会遇到总线数量加倍的情况,因为每增加一个数据单元都会带来比较多的总线数量的增加,在大多数的数据单元的设计中会选择使用APB作为寄存器设置的总线,而APB总线的主控一般是放在地址单元中,如果每一个数据单元的APB(外围总线)总线都与地址单元连在一起,在芯片物理实现的时候,在地址单元端的总线会导致布线拥堵。
发明内容
针对现有技术中存在的缺陷,本发明的目的在于提供一种基于DDR多数据单元的寄存器访问系统及方法,解决在芯片物理实现时所产生的总线拥堵情况。降低后端布局布线的难度。
为实现上述目的,本发明采用的技术方案如下:
一种基于DDR多数据单元的寄存器访问系统,所述访问系统包括:与APB总线连接的地址单元、多个数据单元和APB主控单元,所述APB主控单元与所述地址单元、所述多个数据单元相连;
所述APB主控单元用于在所述APB总线上发出地址命令,通过所述地址命令访问所述地址单元内部的寄存器;
所述APB主控单元还用于在所述APB总线上发出数据命令,通过所述数据命令访问所述多个数据单元内部的寄存器。
进一步,如上所述的一种基于DDR多数据单元的寄存器访问系统,所述APB主控单元与所述地址单元之间通过地址控制部分使能信号相连。
进一步,如上所述的一种基于DDR多数据单元的寄存器访问系统,所述APB主控单元具体用于:
当需要访问所述地址单元时,在所述APB总线上发出地址命令,将所述地址控制部分使能信号置为有效,通过所述地址命令访问所述地址单元内部的寄存器。
进一步,如上所述的一种基于DDR多数据单元的寄存器访问系统,所述地址单元用于:
当确定所述地址控制部分使能信号为有效时,允许所述APB主控单元访问内部的寄存器。
进一步,如上所述的一种基于DDR多数据单元的寄存器访问系统,所述APB主控单元访问所述地址单元内部的寄存器包括:
写入数据到所述地址单元内部的寄存器或者从所述地址单元内部的寄存器中读出数据。
进一步,如上所述的一种基于DDR多数据单元的寄存器访问系统,所述APB主控单元与所述多个数据单元之间通过片选信号相连。
进一步,如上所述的一种基于DDR多数据单元的寄存器访问系统,所述APB主控单元具体用于:
当需要访问一数据单元时,在所述APB总线上发出相应的数据命令,将所述数据单元对应的片选信号置为有效,通过相应的数据命令访问所述数据单元内部的寄存器。
进一步,如上所述的一种基于DDR多数据单元的寄存器访问系统,所述数据单元用于:
当确定对应的片选信号为有效时,允许所述APB主控单元访问内部的寄存器。
本发明实施例中还提供了一种基于DDR多数据单元的寄存器访问方法,应用于一种基于DDR多数据单元的寄存器访问系统,所述访问系统包括:与APB总线连接的地址单元、多个数据单元和APB主控单元,所述APB主控单元与所述地址单元、所述多个数据单元相连;
所述访问方法包括:
(1)所述APB主控单元在所述APB总线上发出地址命令,通过所述地址命令访问所述地址单元内部的寄存器;
(2)所述APB主控单元在所述APB总线上发出数据命令,通过所述数据命令访问所述多个数据单元内部的寄存器。
进一步,如上所述的一种基于DDR多数据单元的寄存器访问方法,所述APB主控单元与所述地址单元之间通过地址控制部分使能信号相连;所述APB主控单元与所述多个数据单元之间通过片选信号相连;
步骤(1)包括:
当所述APB主控单元需要访问所述地址单元时,在所述APB总线上发出地址命令,将所述地址控制部分使能信号置为有效,通过所述地址命令访问所述地址单元内部的寄存器。
步骤(2)包括:
当所述APB主控单元需要访问一数据单元时,在所述APB总线上发出相应的数据命令,将所述数据单元对应的片选信号置为有效,通过相应的数据命令访问所述数据单元内部的寄存器。
本发明的有益效果在于:本发明并未将APB总线的主控放在地址单元中,而是将APB总线串通地址单元、多个数据单元和APB主控单元,通过APB主控单元向APB总线发出相应的命令,在实现访问地址单元和多个数据单元的基础上,大大减少了芯片上总线的数量,解决布线拥堵的问题,降低后端布局布线的难度。
附图说明
图1为本发明实施例中提供的一种基于DDR多数据单元的寄存器访问系统的结构示意图;
图2为本发明实施例中提供的一种基于DDR多数据单元的寄存器访问方法的流程示意图。
具体实施方式
下面结合说明书附图与具体实施方式对本发明做进一步的详细说明。
如图1所示,一种基于DDR多数据单元的寄存器访问系统,访问系统包括:与APB总线连接的地址单元、多个数据单元和APB主控单元,APB主控单元与地址单元、多个数据单元相连;
APB主控单元用于在APB总线上发出地址命令,通过地址命令访问地址单元内部的寄存器;
APB主控单元还用于在APB总线上发出数据命令,通过数据命令访问多个数据单元内部的寄存器。
APB主控单元与地址单元之间通过地址控制部分使能信号相连。
APB主控单元具体用于:
当需要访问地址单元时,在APB总线上发出地址命令,将地址控制部分使能信号置为有效,通过地址命令访问地址单元内部的寄存器。
地址单元用于:
当确定地址控制部分使能信号为有效时,允许APB主控单元访问内部的寄存器。
APB主控单元访问地址单元内部的寄存器包括:
写入数据到地址单元内部的寄存器或者从地址单元内部的寄存器中读出数据。
APB主控单元与多个数据单元之间通过片选信号相连。
APB主控单元具体用于:
当需要访问一数据单元时,在APB总线上发出相应的数据命令,将数据单元对应的片选信号置为有效,通过相应的数据命令访问数据单元内部的寄存器。
数据单元用于:
当确定对应的片选信号为有效时,允许APB主控单元访问内部的寄存器。
实施例一
如图1所示,一种基于DDR多数据单元的寄存器访问系统,访问系统包括:与APB总线连接的地址单元和多个数据单元,APB总线的主控单元与地址单元之间通过地址控制部分使能信号相连,主控单元与每个数据单元之间通过片选信号相连。地址单元与数据单元0之间还包括其他控制信号,相邻数据单元之间还包括其他控制信号。
APB总线穿过地址单元和两个数据单元,用一个APB master(主控单元)就达到了访问3个单元的目的。
当APB master访问地址单元时,只需要在APB总线上发出相应的命令,并把地址控制部分使能信号置为有效,在地址单元确认地址控制部分使能信号有效时,从APB master发出的命令就会把相应的数据写入地址内部寄存器或者读出相应的数据到APB总线上,并发送给APB master端。
当APB master访问数据单元0时,只需要在APB总线上发出相应的命令,并把片选信号0置为有效,这样就会顺利访问到数据单元0内部的寄存器。
当APB master访问数据单元1时,只需要在APB总线上发出相应的命令,并把片选信号1置为有效,这样就会顺利访问到数据单元1内部的寄存器。
以此类推,当APB master访问数据单元n-1时,只需要在APB总线上发出相应的命令,并把片选信号n-1置为有效,这样就会顺利访问到数据单元n-1内部的寄存器。
本发明通过将APB总线设计成这种串通多个部分的方式,通过一个APB总线可以访问多个APB slave(APB从设备),大大减少了总线的数量,在物理实现时,由于APB master部分的总线数量减少了很多,从而减少了局部的总线拥堵,使得后端的布局布线变得简单。
本发明实施例还提供了一种基于DDR多数据单元的寄存器访问方法,应用于一种基于DDR多数据单元的寄存器访问系统,访问系统包括:与APB总线连接的地址单元、多个数据单元和APB主控单元,APB主控单元与地址单元、多个数据单元相连;
如图2所示,访问方法包括:
S100、APB主控单元在APB总线上发出地址命令,通过地址命令访问地址单元内部的寄存器;
S200、APB主控单元在APB总线上发出数据命令,通过数据命令访问多个数据单元内部的寄存器。
APB主控单元与地址单元之间通过地址控制部分使能信号相连;APB主控单元与多个数据单元之间通过片选信号相连;
步骤S100包括:
当APB主控单元需要访问地址单元时,在APB总线上发出地址命令,将地址控制部分使能信号置为有效,通过地址命令访问地址单元内部的寄存器。
步骤S200包括:
当APB主控单元需要访问一数据单元时,在APB总线上发出相应的数据命令,将数据单元对应的片选信号置为有效,通过相应的数据命令访问数据单元内部的寄存器。
显然,本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样,倘若本发明的这些修改和变型属于本发明权利要求及其同等技术的范围之内,则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种基于DDR多数据单元的寄存器访问系统,其特征在于,所述访问系统包括:与APB总线连接的地址单元、多个数据单元和APB主控单元,所述APB主控单元与所述地址单元、所述多个数据单元相连;
所述APB主控单元用于在所述APB总线上发出地址命令,通过所述地址命令访问所述地址单元内部的寄存器;
所述APB主控单元还用于在所述APB总线上发出数据命令,通过所述数据命令访问所述多个数据单元内部的寄存器。
2.根据权利要求1所述的一种基于DDR多数据单元的寄存器访问系统,其特征在于,所述APB主控单元与所述地址单元之间通过地址控制部分使能信号相连。
3.根据权利要求2所述的一种基于DDR多数据单元的寄存器访问系统,其特征在于,所述APB主控单元具体用于:
当需要访问所述地址单元时,在所述APB总线上发出地址命令,将所述地址控制部分使能信号置为有效,通过所述地址命令访问所述地址单元内部的寄存器。
4.根据权利要求3所述的一种基于DDR多数据单元的寄存器访问系统,其特征在于,所述地址单元用于:
当确定所述地址控制部分使能信号为有效时,允许所述APB主控单元访问内部的寄存器。
5.根据权利要求1-4任一项所述的一种基于DDR多数据单元的寄存器访问系统,其特征在于,所述APB主控单元访问所述地址单元内部的寄存器包括:
写入数据到所述地址单元内部的寄存器或者从所述地址单元内部的寄存器中读出数据。
6.根据权利要求1所述的一种基于DDR多数据单元的寄存器访问系统,其特征在于,所述APB主控单元与所述多个数据单元之间通过片选信号相连。
7.根据权利要求6所述的一种基于DDR多数据单元的寄存器访问系统,其特征在于,所述APB主控单元具体用于:
当需要访问一数据单元时,在所述APB总线上发出相应的数据命令,将所述数据单元对应的片选信号置为有效,通过相应的数据命令访问所述数据单元内部的寄存器。
8.根据权利要求7所述的一种基于DDR多数据单元的寄存器访问系统,其特征在于,所述数据单元用于:
当确定对应的片选信号为有效时,允许所述APB主控单元访问内部的寄存器。
9.一种基于DDR多数据单元的寄存器访问方法,应用于一种基于DDR多数据单元的寄存器访问系统,其特征在于,所述访问系统包括:与APB总线连接的地址单元、多个数据单元和APB主控单元,所述APB主控单元与所述地址单元、所述多个数据单元相连;
所述访问方法包括:
(1)所述APB主控单元在所述APB总线上发出地址命令,通过所述地址命令访问所述地址单元内部的寄存器;
(2)所述APB主控单元在所述APB总线上发出数据命令,通过所述数据命令访问所述多个数据单元内部的寄存器。
10.根据权利要求9所述的一种基于DDR多数据单元的寄存器访问方法,其特征在于,所述APB主控单元与所述地址单元之间通过地址控制部分使能信号相连;所述APB主控单元与所述多个数据单元之间通过片选信号相连;
步骤(1)包括:
当所述APB主控单元需要访问所述地址单元时,在所述APB总线上发出地址命令,将所述地址控制部分使能信号置为有效,通过所述地址命令访问所述地址单元内部的寄存器。
步骤(2)包括:
当所述APB主控单元需要访问一数据单元时,在所述APB总线上发出相应的数据命令,将所述数据单元对应的片选信号置为有效,通过相应的数据命令访问所述数据单元内部的寄存器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010056886.7A CN111290977B (zh) | 2020-01-16 | 2020-01-16 | 一种基于ddr多数据单元的寄存器访问系统及方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010056886.7A CN111290977B (zh) | 2020-01-16 | 2020-01-16 | 一种基于ddr多数据单元的寄存器访问系统及方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN111290977A true CN111290977A (zh) | 2020-06-16 |
CN111290977B CN111290977B (zh) | 2021-11-16 |
Family
ID=71022278
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202010056886.7A Active CN111290977B (zh) | 2020-01-16 | 2020-01-16 | 一种基于ddr多数据单元的寄存器访问系统及方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN111290977B (zh) |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1613115A (zh) * | 2002-01-08 | 2005-05-04 | 英特尔公司 | 通过不将地址和控制信号返回空闲来减少交流电功率的存储器控制器 |
US20070067527A1 (en) * | 2005-08-26 | 2007-03-22 | Oki Electric Industry Co., Ltd. | Data transfer bus system connecting a plurality of bus masters |
CN102541678A (zh) * | 2011-12-30 | 2012-07-04 | 中国人民解放军国防科学技术大学 | 多通道与非型快闪并行存储控制器 |
CN104871169A (zh) * | 2012-12-06 | 2015-08-26 | 三星电子株式会社 | 执行安全启动的片上系统、使用该片上系统的图像形成装置及其方法 |
US9632869B1 (en) * | 2015-09-08 | 2017-04-25 | Xilinx, Inc. | Error correction for interconnect circuits |
CN107480077A (zh) * | 2016-06-08 | 2017-12-15 | 三星电子株式会社 | 用于执行内部处理的存储器设备及其操作方法 |
CN108062234A (zh) * | 2017-12-07 | 2018-05-22 | 郑州云海信息技术有限公司 | 一种通过mailbox协议实现服务器主机访问BMC FLASH的系统及方法 |
US10198216B2 (en) * | 2016-05-28 | 2019-02-05 | Advanced Micro Devices, Inc. | Low power memory throttling |
CN110109847A (zh) * | 2019-04-25 | 2019-08-09 | 深圳吉迪思电子科技有限公司 | Apb总线多个主设备的仲裁方法、系统及存储介质 |
-
2020
- 2020-01-16 CN CN202010056886.7A patent/CN111290977B/zh active Active
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1613115A (zh) * | 2002-01-08 | 2005-05-04 | 英特尔公司 | 通过不将地址和控制信号返回空闲来减少交流电功率的存储器控制器 |
US20070067527A1 (en) * | 2005-08-26 | 2007-03-22 | Oki Electric Industry Co., Ltd. | Data transfer bus system connecting a plurality of bus masters |
CN102541678A (zh) * | 2011-12-30 | 2012-07-04 | 中国人民解放军国防科学技术大学 | 多通道与非型快闪并行存储控制器 |
CN104871169A (zh) * | 2012-12-06 | 2015-08-26 | 三星电子株式会社 | 执行安全启动的片上系统、使用该片上系统的图像形成装置及其方法 |
US9632869B1 (en) * | 2015-09-08 | 2017-04-25 | Xilinx, Inc. | Error correction for interconnect circuits |
US10198216B2 (en) * | 2016-05-28 | 2019-02-05 | Advanced Micro Devices, Inc. | Low power memory throttling |
CN107480077A (zh) * | 2016-06-08 | 2017-12-15 | 三星电子株式会社 | 用于执行内部处理的存储器设备及其操作方法 |
CN108062234A (zh) * | 2017-12-07 | 2018-05-22 | 郑州云海信息技术有限公司 | 一种通过mailbox协议实现服务器主机访问BMC FLASH的系统及方法 |
CN110109847A (zh) * | 2019-04-25 | 2019-08-09 | 深圳吉迪思电子科技有限公司 | Apb总线多个主设备的仲裁方法、系统及存储介质 |
Non-Patent Citations (1)
Title |
---|
习羽: "通信SoC芯片DDR3控制器的设计与验证", 《中国优秀硕士学位论文全文数据库》 * |
Also Published As
Publication number | Publication date |
---|---|
CN111290977B (zh) | 2021-11-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11953981B2 (en) | Memory module register access | |
US7574555B2 (en) | Memory system having daisy chained memory controllers | |
US8825966B2 (en) | Reduced pin count interface | |
US7966430B2 (en) | Apparatus and method for direct memory access in a hub-based memory system | |
US7389375B2 (en) | System, method and storage medium for a multi-mode memory buffer device | |
CN103366794B (zh) | 用于减少接脚数内存总线接口的装置及方法 | |
US8086785B2 (en) | System and method of page buffer operation for memory devices | |
US20020052987A1 (en) | Host controller interface descriptor fetching unit | |
WO2008047756A1 (fr) | circuit de contrôle de mémoire, procédé, et circuit intégré | |
US10268416B2 (en) | Method and systems of controlling memory-to-memory copy operations | |
CN108139989B (zh) | 配备有存储器中的处理和窄访问端口的计算机设备 | |
US20230297474A1 (en) | Energy efficient storage of error-correction-detection information | |
US7058740B2 (en) | Effective bus utilization using multiple buses and multiple bus controllers | |
US6360305B1 (en) | Method and apparatus for optimizing memory performance with opportunistic pre-charging | |
CN111290977B (zh) | 一种基于ddr多数据单元的寄存器访问系统及方法 | |
KR100298955B1 (ko) | 데이타처리시스템 | |
KR100441996B1 (ko) | 직접 메모리 액세스 제어기 및 제어 방법 | |
JPS61166647A (ja) | マイクロプロセツサ装置およびアドレス可能なメモリから情報を読出すためのアクセス方法 | |
US11494329B2 (en) | NVMe-MI over SMBus multi-master controller with other SMBus and I2C masters in a single FPGA chip | |
JPS59206925A (ja) | デ−タ処理システム | |
JPS63259746A (ja) | バンクメモリ間のデ−タ転送方式 | |
JP2011013909A (ja) | メモリ制御回路 | |
JPH0253161A (ja) | メモリアクセス方式 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |