CN111290310A - 一种车载计算系统 - Google Patents

Abstract

本发明涉及一种用于轨道交通运行控制的车载计算系统，属于轨道交通及工业控制技术领域。该系统包括第一处理器、第二处理器、FPGA可编程器件、ARM处理器；所述第一处理器和所述第二处理器分别与所述FPGA可编程器件连接；所述ARM处理器集成于所述FPGA可编程器件内部；还包括SSD内存硬盘和ISA总线；所述SSD内存硬盘和所述ISA总线分别与所述ARM处理器连接，所述ISA总线与所述ARM处理器连接。本发明解决了目前轨道交通列车运行控制系统搭建复杂、整体系统移植不方便，产品集成度低、小型化设计很难达到，并且在产品要求集成度高、小型化设计时就无法满足，而且带来设计成本、维修维护成本过高的问题。

Description

一种车载计算系统

技术领域

本发明涉及轨道交通及工业控制技术领域，尤其涉及一种用于轨道交通运行控制的车载计算系统。

背景技术

近年来，轨道交通行业发展迅速，轨道交通中列车运行控制系统，是控制列车运行和保障铁路行车安全、提高运输效率的主要设备，其中车载计算机设备是列车控制系统的关键部分，主要负责监控列车的运行速度，列车每个设备启动状态、运行状态。处理运行过程中产生的计算工作，并根据应用程序实时保存运行数据和状态，实时的将数据和状态反映到地面监控站，地面监控站收到数据后进行分析，得到车辆运行状态，并调度车辆。所以车载计算机安全运行直接影响本次行车安全，如果出现微小的问题就会导致很严重的后果。

目前国内外轨道交通列车运行控制系统产品中车载计算机主要为二乘二取二或三乘二取二，这样安全级别可以达到，但是整个系统过于庞大，大多需要二到三款板卡配合使用才能完成一样功能，这样设计硬件系统搭建复杂、整体系统移植不方便，产品集成度低、小型化设计很难达到，并且在产品要求集成度高、小型化设计时就无法满足，而且带来设计成本、维修维护成本过高的问题。

发明内容

鉴于上述的分析，本发明旨在提供一种车载计算系统，以解决目前轨道交通列车运行控制系统产品中车载计算机存在的上述部分或全部问题。

本发明的目的主要是通过以下技术方案实现的：

本发明提供了一种车载计算系统，包括第一处理器、第二处理器、FPGA可编程器件、ARM处理器；

所述ARM处理器置于所述FPGA可编程器件内，通过所述ARM处理器的IP核和所述FPGA可编程器件的IP核连接后集成；

所述ARM处理器，用于向列车设备发起读取启动和运行状态数据的命令，并对读取到的所述启动和运行状态数据按照规定协议进行数据分析及提取，并将提取的数据进行字节转换；

所述FPGA可编程器件，用于同步地将所述ARM处理器提取的数据分别输出给所述第一处理器和所述第二处理器；

所述第一处理器和所述第二处理器，用于对接收到的所述启动和运行状态数据进行字节转换处理；

所述FPGA可编程器件，还用于对所述第一处理器、所述第二处理器及所述ARM处理器的数据处理结果进行字节对比，并将对比结果反馈给所述ARM处理器。

进一步地，还包括SSD内存硬盘和ISA总线；所述SSD内存硬盘和所述ISA总线分别与所述ARM处理器连接；

所述SSD内存硬盘，用于将所述启动和运行状态的数据处理结果和/或对比结果以规定协议方式存储；

所述ISA总线，用于将所述ARM处理器发起的命令输送给列车设备以及将列车设备反馈的所述启动和运行状态数据传输到所述ARM处理器，并将所述ARM处理器接收到的对比结果传送至列车设备。

进一步地，所述SSD内存硬盘以规定协议方式存储包括：建立4个协议文件，其中，第1个协议文件用于存储所述第一处理器的数据处理结果；第2个协议文件用于存储所述第二处理器的数据处理结果；第3个协议文件用于存储所述ARM处理器的数据处理结果；第4个协议文件用于存储对比结果。

进一步地，所述启动和运行状态数据包括列车总线上控制单元、数据采集单元和输出单元采集的启动和状态数据；

所述ARM处理器调用的应用函数包括：启动控制单元函数，启动数据采集单元函数，启动输出单元函数，读取重联机车设备函数，设备运行状态函数及监控状态函数。

进一步地，所述FPGA可编程器件产生同步处理信号分别通知所述第一处理器和所述第二处理器以及所述ARM处理器对所述启动和运行状态数据进行字节转换处理，转换完成后产生处理完成标志通知所述FPGA可编程器件。

进一步地，所述FPGA可编程器件收到处理完成标志后，读取所述第一处理器和所述第二处理器以及所述ARM处理器的数据处理结果得到三组数据。

进一步地，所述FPGA可编程器件将所述三组数据相应读取到所述FPGA可编程器件的3个不同缓存中，其中，所述FPGA可编程器件的3个不同缓存设置为24个字节空间，每个缓存的字节空间为8个字节。

进一步地，所述FPGA可编程器件从所述3个不同缓存中选取第一处理器和第二处理器的数据处理结果进行字节对比，若数据一致则将数据存储到所述SSD内存硬盘，并产生正确标志位发送给所述ARM处理器，若数据不一致则将所选取的两组数据分别与所述ARM处理器的数据处理结果进行对比，若存在至少一组数据一致则将数据存储到所述SSD内存硬盘，并产生正确标志位发送给所述ARM处理器，若不存在则产生错误标志位发送给所述ARM处理器。

进一步地，所述FPGA可编程器件进行字节对比按照规定协议逐个字节对比，对每一个字节数据产生一个同步时钟，直至数据对比完成。

进一步地，若所述ARM处理器接收到正确标志位则通过所述ISA总线将数据或命令发送给列车设备；

若所述ARM处理器接收到错误标志位则通过所述ISA总线传送数据错误命令通知列车设备重新发送数据或读取错误结果。

本发明技术方案的有益效果：本发明使用FPGA进行数据对比及产生同步信号具有实时性高，受外界干扰小等特点，双CPU使用同样硬件配置、列车外围设备使用同样的设计，减少硬件设计难度，使用的软件应用程序可以同一套，减少软件工作量、维护成本和时间周期，具有软件移植方便以及整体移植方便灵活的特点，也即，在列车运行中产生的数据，经过3个处理器同步处理，再将处理结果数据比对，3颗处理器处理结果一致或者2颗处理器处理结果一致，车载计算机才将数据或命令发送到列车设备，这样有效的杜绝单颗CPU处理数据过程中所产生的偶发错误，避免带来列车运行偏差的严重后果。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分的从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其它优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。

附图说明

附图仅用于示出具体实施例的目的，而并不认为是对本发明的限制，在整个附图中，相同的参考符号表示相同的部件。

图1为本发明实施例的一种车载计算系统的结构图；

图2为本发明实施例的车载计算系统内部算法处理流程图；

图3为本发明实施例的车载计算系统内字节对比电路图。

具体实施方式

下面结合附图来具体描述本发明的优选实施例，其中，附图构成本申请一部分，并与本发明的实施例一起用于阐释本发明的原理，并非用于限定本发明的范围。

目前轨道交通行业每辆列车司机驾驶室内会有两个CCU单元(主备)，一辆车两个司机驾驶室，在正常情况下只有主CCU单元工作，两主CCU单元互相通信，实时接收对方工作状态代码，判断对方是否工作正常，如果判断对方状态反馈不正常，发送命令启动对方备CCU单元接管工作。

目前国内外轨道交通列车运行控制系统产品中车载计算机主要为二乘二取二或三乘二取二，这样安全级别可以达到，但是整个系统过于庞大，大多需要二到三款板卡配合使用才能完成CCU单元功能，每个板卡之间互联采用多级连接器连接，在数据传输的速度到达1G的情况下，为了保证信号质量，对互联的连接器要求比较高，而且两到三块板卡需要占用CCU单元机箱16HP空间，这样整体设计无法小型化，系统搭建复杂、系统功能移植不方便，产品集成度低；在要求小型化的需求里无法满足，而且带来设计成本问题。

本发明的技术构思:针对现有技术的不足，本发明提供二取一冗余计算方案，采用单个板卡集成双运行CPU(Central Processing Unit)和数据对比的带有ARM(AdvancedRISC Machine)的FPGA(Field-Programmable Gate Array)组成，双CPU负责同时处理一样的数据，专门负责执行应用程序，读取数据、计算数据产生运算结果，FPGA负责分配双CPU的工作任务，读取外部列车设备数据，包括列车通讯、控制命令、监控信息等，分别输出给双CPU，产生同步信号、得到双CPU的处理结果后，将数据处理结果进行对比，得出一样的数据后将数据发送给列车设备。

具体来说，本发明的二取一冗余计算方案，采用双CPU芯片和一颗带有ARM的FPGA芯片，完成数据处理、数据比对和数据储存等重要功能，双CPU内部执行同样的应用程序，FPGA负责同步双CPU的执行进程、分发数据给双CPU，并监控每个CPU的运行状态。FPGA内部ARM硬核负责和双CPU处理同样的数据，并接收FPGA对比后正确的数据，再下发给列车设备。

也就是说，现有的车载计算机主要采用二乘二取二或三乘二取二的方案，具体为四套设备取二套或六套设备取二套，每套设备为单CPU设计。而本发明技术方案采用二取一的方案，具体来说是二套设备取一套，每套设备不仅仅具有双CPU，还附带一个ARM，显著提高了计算设备的系统集成度，同时提升了对列车设备数据判别的准确度。

本发明的一个具体实施例，如图1所示，公开了一种车载计算系统，该系统包括第一处理器1、第二处理器2、FPGA可编程器件3、ARM处理器4；

所述第一处理器1和所述第二处理器2分别与所述FPGA可编程器件3连接；所述ARM处理器4置于所述FPGA可编程器件3内，通过所述ARM处理器4的IP核和所述FPGA可编程器件3的IP核连接后集成；

所述ARM处理器4，用于运行应用程序向列车设备发起读取启动和运行状态数据的命令，并调用应用函数对读取到的所述启动和运行状态数据按照规定协议进行数据分析及提取，并将提取的数据进行字节转换；

所述FPGA可编程器件3，用于同步地将所述ARM处理器4提取的数据分别输出给所述第一处理器1和所述第二处理器2；

所述第一处理器1和所述第二处理器2，用于对接收到的所述启动和运行状态数据进行字节转换处理；

具体来说，列车总线传输列车通讯、控制命令、监控信息等的数据为2个字节，CPU一次能处理4个字节，需要将2个2字节的数据组成4字节的数据，以实现字节转换。

需要说明的是，第一处理器、第二处理器以及ARM处理器的处理方式一致，数据源一致，采用双CPU及一个ARM的处理结构，避免单一处理器在处理过程中出现故障导致处理错误，引起计算系统产生不良后果。

所述FPGA可编程器件3，还用于对所述第一处理器1、所述第二处理器2及所述ARM处理器4的数据处理结果进行字节对比，并将对比结果反馈给所述ARM处理器。

与现有技术相比，本发明采用单个板卡集成双CPU和带有ARM的FPGA组成完成CCU单元功能，代替目前使用两块或三块板卡的功能，双CPU和FPGA集成在一块板卡上，互联关系采用内部高速PCIe总线，传输效率达到2.5Gb，带宽高，互联采用PCB走线受外界干扰小，数据正确率高等特点，而且只需要占用CCU单元机箱8HP空间，CCU机箱可以小型化，实现了系统集成度高。

本发明的一个具体实施例，如图1所示，还包括SSD内存硬盘5和ISA总线6；所述SSD内存硬盘5和所述ISA总线6分别与所述ARM处理器4连接；

所述SSD内存硬盘5，用于将所述启动和运行状态的数据处理结果和/或对比结果以规定协议方式存储；

具体地，以现有规定协议方式将硬盘建立4个文件，第1个文件用于储存第一处理器1的结果；第2个文件用于储存第二处理器2的结果；第3个文件用于储存ARM处理器4的结果；第4个文件用于储存数据对比结果。

所述ISA总线6，用于将所述ARM处理器4发起的命令输送给列车设备以及将列车设备反馈的所述启动和运行状态数据传输到所述ARM处理器4，并将所述ARM处理器4接收到的对比结果传送至列车设备。

需要说明的是，本发明采用二取一冗余计算处理运行过程中产生的计算工作，通过应用程序实时保存运行数据和状态，以便于实时地将数据和状态反映到地面监控站，地面监控站收到数据后进行分析，得到车辆运行状态，并调度车辆。

本发明的一个具体实施例，所述SSD内存硬盘以规定协议方式存储包括：建立4个协议文件，其中，第1个协议文件用于存储所述第一处理器的数据处理结果；第2个协议文件用于存储所述第二处理器的数据处理结果；第3个协议文件用于存储所述ARM处理器的数据处理结果；第4个协议文件用于存储对比结果。

本发明的一个具体实施例，所述启动和运行状态数据包括列车总线上控制单元、数据采集单元和输出单元采集的启动和状态数据；

所述ARM处理器调用的应用函数包括：启动控制单元函数，启动数据采集单元函数，启动输出单元函数，读取重联机车设备函数，设备运行状态函数及监控状态函数。

具体来说，所述ARM处理器，用于运行应用程序向列车设备对应发起读取启动和运行状态数据读取列车总线上控制单元、数据采集单元，输出单元的状态，即设备运行状态和设备监控状态的命令，并调用应用函数包括：启动控制单元函数、启动数据采集单元函数，启动输出单元函数，读取重联机车设备函数，各个设备运行状态函数及监控状态函数。

本发明的一个具体实施例，所述FPGA可编程器件产生同步处理信号分别通知所述第一处理器和所述第二处理器以及所述ARM处理器对所述启动和运行状态数据进行字节转换处理，转换完成后产生处理完成标志通知所述FPGA可编程器件。

需要说明的是，由于每个处理器里面的应用程序需要统一的启动命令，从而保证处理器处理进度一致，这里通过FPGA产生外部的同步处理信号进行启动干预。具体地，同步处理信号的产生采用FPGA内部程序实现：当ARM接收到外设发送的数据，ARM将数据传送给FPGA，FPGA将数据分别传送给CPUA和CPUB，FPGA与2个CPU分别连接有4根GPIOA1/GPIOA2/GPIOA3/GPIOA4和GPIOB1/GPIOB2/GPIOB3/GPIOB4信号，无效状态下4根GPIO为低电平(0000)；FPGA将GPIOA1/GPIOA2和GPIOB1/GPIOB2信号同时至高电平(11)，当CPUA和CPUB检测到为高电平(11)时，开始处理数据；当CPUA和CPUB处理完成后将GPIOA3/GPIOA4和GPIOB3/GPIOB4至为高电平(11)；FPGA检测到GPIOA3/GPIOA4和GPIOB3/GPIOB4为高电平(11)后，将GPIOA1/GPIOA2和GPIOB1/GPIOB2信号分别置低高电平(01)；当CPUA和CPUB检测到为低高电平(01)，将GPIOA3/GPIOA4和GPIOB3/GPIOB4为低电平(00)；FPGA检测到GPIOA3/GPIOA4和GPIOB3/GPIOB4为低电平(00)后，将GPIOA1/GPIOA2和GPIOB1/GPIOB2信号分别置低电平(00)；同步结束。

本发明的一个具体实施例，如图2所示，所述FPGA可编程器件收到处理完成标志后，读取所述第一处理器和所述第二处理器以及所述ARM处理器的数据处理结果得到三组数据。

本发明的一个具体实施例，如图2所示，所述FPGA可编程器件将所述三组数据相应读取到所述FPGA可编程器件的3个不同缓存中，其中，所述FPGA可编程器件的3个不同缓存设置为24个字节空间，每个缓存的字节空间为8个字节。

具体地，FPGA预先设置24个字节空间缓存，通过空间地址分配每8个字节给一个处理器：0-7字节为第一处理器，8-15字节为第二处理器2，16-23字节为ARM处理器。

本发明的一个具体实施例，如图2所示，所述FPGA可编程器件从所述3个不同缓存中选取第一处理器和第二处理器的数据处理结果进行字节对比，若数据一致则将数据存储到所述SSD内存硬盘，并产生正确标志位发送给所述ARM处理器，若数据不一致则将所选取的两组数据分别与所述ARM处理器的数据处理结果进行对比，若存在至少一组数据一致则将数据存储到所述SSD内存硬盘，并产生正确标志位发送给所述ARM处理器，若不存在则产生错误标志位发送给所述ARM处理器。

需要说明的是，如图2所示，所述FPGA可编程器件在整个计算系统起到核心作用，采用了专用算法计算数据，具体流程如下：

按照规定协议分别读取第一处理器、第二处理器和ARM处理器的数据处理结果，得到3组数据分别读入到FPGA3个不同缓存内部，FPGA产生同步时钟，给到2组数据，每产生一个时钟对应一个字节数据，直到将全部数据比对完成，如果数据一致将数据储存起来，并产生正确标志位发送给ARM，如果数据不一致，将前2组数据分别与第3组数据对比，如果存在一组数据一致将数据储存起来，并产生正确标志位发送给ARM，如果数据均不一致，则产生错误标志位发送给ARM。

本发明的一个具体实施例，所述FPGA可编程器件进行字节对比按照规定协议逐个字节对比，对每一个字节数据产生一个同步时钟，直至数据对比完成。

具体地，如图2所示，FPGA分别读取CPUA处理的数据，CPUB处理的数据，ARM的数据，通过字节转换分别放入到对应的缓存中，FPGA读取缓存1和缓存2的数据，进行逐个字节对比，并判断数据是否一致，如果数据一致，将比对数据结果标志和CPU处理结果发送给ARM；如果数据不一致，FPGA将读取缓存3的数据与缓存1数据比对，如果一致，将比对数据结果标志和CPU处理结果发送给ARM；如果数据不一致，FPGA将读取缓存3的数据与缓存2数据比对，如果一致，将比对数据结果标志和CPU处理结果发送给ARM；如果数据不一致，FPGA将产生错误标志，并将数据保存到特定的地方。

需要说明的是，所述FPGA可编程器件进行字节对比采用了集成电路，该集成电路按照规定协议在板卡上写入，具体实现字节对比的逻辑电路如图3所示，图中OUT0为CPUA处理后的数据，输入到Ts0～7，OUT为CPUB处理后的数据，输入到Ts8～15，在同一时刻，Ts0～7的8位数据和Ts8～15的8位数据进行比对，FPGA为8位处理，这样的比对电路有四路，共计32位。

本发明的一个具体实施例，若所述ARM处理器接收到正确标志位则通过所述ISA总线将数据或命令发送给列车设备；

若所述ARM处理器接收到错误标志位则通过所述ISA总线传送数据错误命令通知列车设备重新发送数据或读取错误结果。

需要说明的是，结合图1和图2，本发明车载计算系统通过ARM处理器4运行应用程序，发起读取外部列车设备命令，并且调用应用函数，命令通过ISA总线6发送到列车设备，列车设备接收到命令后，反馈当前状态及数据，数据通过ISA总线6传输到ARM处理器4中，ARM处理器4分析数据后，如果数据是需要计算的，数据输出到FPGA可编程器件3中，FPGA可编程器件3同步地将数据分别输出到第一处理器CPUA1和第二处理器CPUB2中，并且ARM处理器4也同时保留数据计算，FPGA可编程器件3将需要计算的数据分别发送第一处理器CPUA1和第二处理器CPUB2后，产生同步处理信号分别通知CPUA1、CPUB2和FPGA3可以开始处理，所有处理器得到同步处理信号后，CPUA1、CPUB2和FPGA3开始处理，每个CPU处理完数据后，都会产生处理完成标志通知FPGA，FPGA得到完成标志后，读取每颗CPU处理完成后的结果，并将3组读出来的数据进行数据对比，(至少2组数据)一样证明数据结果正确，FPGA可编程器件3再将数据结果发送给ARM处理器4，ARM处理器4再根据命令将数据发送给ISA总线6或保存到SSD内存硬盘5中。

综上所述，本发明公开了一种车载计算系统，该系统包括第一处理器、第二处理器、FPGA可编程器件、ARM处理器；所述第一处理器和所述第二处理器分别与所述FPGA可编程器件连接；所述ARM处理器置于所述FPGA可编程器件内，通过所述ARM处理器的IP核和所述FPGA可编程器件的IP核连接后集成；所述ARM处理器，用于运行应用程序向列车设备发起读取启动和运行状态数据的命令，并调用应用函数对读取到的所述启动和运行状态数据按照规定协议进行数据分析及提取，并将提取的数据进行字节转换；所述FPGA可编程器件，用于同步地将所述ARM处理器读取到的所述启动和运行状态数据分别输出给所述第一处理器和所述第二处理器；所述第一处理器和所述第二处理器，用于对接收到的所述启动和运行状态数据进行字节转换处理；所述FPGA可编程器件，还用于对所述第一处理器、所述第二处理器及所述ARM处理器的数据处理结果进行字节对比，并将对比结果反馈给所述ARM处理器。本发明技术方案使用FPGA进行数据对比及产生同步信号具有实时性高，受外界干扰小等特点，双CPU使用同样硬件配置、列车外围设备使用同样的设计，这样可以减少硬件设计难度，使用的软件应用程序可以同一套，减少软件工作量、维护成本和时间周期，具有软件移植方便以及整体移植方便灵活的特点，也即，在列车运行中产生的数据，经过3个处理器同步处理，再将处理结果数据比对，3颗处理器处理结果一致或者2颗处理器处理结果一致，车载计算机才将数据或或命令发送到列车设备，这样有效的杜绝单颗CPU处理数据过程中所产生的偶发错误，避免带来列车运行偏差的严重后果。

本领域技术人员可以理解，实现上述实施例中方法的全部或部分流程，可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于计算机可读存储介质中。其中，所述计算机可读存储介质为磁盘、光盘、只读存储记忆体或随机存储记忆体等。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

Claims (10)

1.一种车载计算系统，其特征在于，包括第一处理器、第二处理器、FPGA可编程器件、ARM处理器；

所述ARM处理器置于所述FPGA可编程器件内，通过所述ARM处理器的IP核和所述FPGA可编程器件的IP核连接后集成；

所述ARM处理器，用于向列车设备发起读取启动和运行状态数据的命令，并对读取到的所述启动和运行状态数据按照规定协议进行数据分析及提取，并将提取的数据进行字节转换；

所述FPGA可编程器件，用于同步地将所述ARM处理器提取的数据分别输出给所述第一处理器和所述第二处理器；

所述第一处理器和所述第二处理器，用于对接收到的所述启动和运行状态数据进行字节转换处理；

所述FPGA可编程器件，还用于对所述第一处理器、所述第二处理器及所述ARM处理器的数据处理结果进行字节对比，并将对比结果反馈给所述ARM处理器。

2.根据权利要求1所述的系统，其特征在于，还包括SSD内存硬盘和ISA总线；所述SSD内存硬盘和所述ISA总线分别与所述ARM处理器连接；

所述SSD内存硬盘，用于将所述启动和运行状态的数据处理结果和/或对比结果以规定协议方式存储；

所述ISA总线，用于将所述ARM处理器发起的命令输送给列车设备以及将列车设备反馈的所述启动和运行状态数据传输到所述ARM处理器，并将所述ARM处理器接收到的对比结果传送至列车设备。

3.根据权利要求2所述的系统，其特征在于，所述SSD内存硬盘以规定协议方式存储包括：建立4个协议文件，其中，第1个协议文件用于存储所述第一处理器的数据处理结果；第2个协议文件用于存储所述第二处理器的数据处理结果；第3个协议文件用于存储所述ARM处理器的数据处理结果；第4个协议文件用于存储对比结果。

4.根据权利要求1或2所述的系统，其特征在于，所述启动和运行状态数据包括列车总线上控制单元、数据采集单元和输出单元采集的启动和状态数据；

所述ARM处理器调用的应用函数包括：启动控制单元函数，启动数据采集单元函数，启动输出单元函数，读取重联机车设备函数，设备运行状态函数及监控状态函数。

5.根据权利要求1所述的系统，其特征在于，所述FPGA可编程器件产生同步处理信号分别通知所述第一处理器和所述第二处理器以及所述ARM处理器对所述启动和运行状态数据进行字节转换处理，转换完成后产生处理完成标志通知所述FPGA可编程器件。

6.根据权利要求5所述的系统，其特征在于，所述FPGA可编程器件收到处理完成标志后，读取所述第一处理器和所述第二处理器以及所述ARM处理器的数据处理结果得到三组数据。

7.根据权利要求6所述的系统，其特征在于，所述FPGA可编程器件将所述三组数据相应读取到所述FPGA可编程器件的3个不同缓存中，其中，所述FPGA可编程器件的3个不同缓存设置为24个字节空间，每个缓存的字节空间为8个字节。

8.根据权利要求7所述的系统，其特征在于，所述FPGA可编程器件从所述3个不同缓存中选取第一处理器和第二处理器的数据处理结果进行字节对比，若数据一致则将数据存储到所述SSD内存硬盘，并产生正确标志位发送给所述ARM处理器，若数据不一致则将所选取的两组数据分别与所述ARM处理器的数据处理结果进行对比，若存在至少一组数据一致则将数据存储到所述SSD内存硬盘，并产生正确标志位发送给所述ARM处理器，若不存在则产生错误标志位发送给所述ARM处理器。

9.根据权利要求8所述的系统，其特征在于，所述FPGA可编程器件进行字节对比按照规定协议逐个字节对比，对每一个字节数据产生一个同步时钟，直至数据对比完成。

10.根据权利要求8所述的系统，其特征在于，若所述ARM处理器接收到正确标志位则通过所述ISA总线将数据或命令发送给列车设备；

若所述ARM处理器接收到错误标志位则通过所述ISA总线传送数据错误命令通知列车设备重新发送数据或读取错误结果。

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