CN205092874U - 一种工业实时以太网的数据链路层电路 - Google Patents

Abstract

本实用新型公开了一种工业实时以太网的数据链路层电路。数据链路层电路包括4～6个MAC模块、4～6个媒体访问本地内存、通道内存切换开关、媒体访问共享内存、控制寄存器、地址译码器、端口控制器。每一个MAC模块连接一个媒体访问本地内存。媒体访问共享内存通过通道内存切换开关选择性连接其中一个媒体访问本地内存。地址译码器的输入端连接控制寄存器和这些媒体访问本地内存，地址译码器的输出端连接媒体访问共享内存。控制寄存器与这些媒体访问本地内存、媒体访问共享内存均连接。端口控制器与每个MAC模块、通道内存切换开关、控制寄存器、地址译码器均连接。本实用新型能适用于任何通用的现场总线和实时以太网。

Description

一种工业实时以太网的数据链路层电路

技术领域

本实用新型涉及一种数据链路层电路，尤其涉及一种工业实时以太网的数据链路层电路。

背景技术

伺服驱动器利用工业以太网技术与控制器进行数据通讯已经越来越普遍，这样可以获得100Mbit/s的通讯速率。比如西门子公司的SinamicsS120伺服驱动器(电机驱动模块)与SinumerikNCU730.3控制器之间采用的DriveCliq器件间专用的工业以太网通讯技术，使得控制器与伺服驱动器、伺服驱动器与伺服驱动器之间互相通讯的速率达到100Mbit/s，保证了通讯的实时性和安全型。

这种用于CNC或运动控制领域的工业实时以太网，其网络架构不再需要OSI的7层模型，而只需要第1层(物理层PHY)、第2层(数据链路层Mac)、第7层(应用层APP)。

所有的工业实时以太网都使用标准的以太网物理层PHY元件，作为收发器，比如用的最多的是TI公司的以太网收发器DP83848。

所有的工业实时以太网都自己定义了一个数据链路层Mac的规范，并各自实现了其硬件。每个公司的数据链路层Mac软件及硬件互不通用。比如POWERLINK的数据链路层Mac是OPEN_POWERLINK_MAC，Profinet的数据链路层是PN_IO_IP_CORE，等等。

所有的工业实时以太网都自己定义了一个应用层APP的协议栈，并形成了该总线的标准。比如POWERLINK的应用层是CANopen，Profinet的应用层是Profibus，等等。

工业实时以太网的数据链路层Mac和应用层APP的协议栈标志着其所有者公司在工业实时以太网领域的知识产权、产品链等的独有独占技术。

由于工业实时以太网的专有性和独占性，非所有者使用所有者的实时工业以太网是需要支付版费的。并且在实际的产品研发中，由于其封闭的源代码，导致非所有者系统集成度很难提高，往往要在自己的产品中集成一块所有者开发的ASIC。

实用新型内容

为了解决以上不足，本实用新型提出一种工业实时以太网的数据链路层电路，能适用于任何通用的现场总线和实时以太网。

本实用新型采用以下技术方案实现：一种工业实时以太网的数据链路层电路，其用于控制4～6个物理接口收发器；所述数据链路层电路包括4～6个MAC模块、4～6个媒体访问本地内存、1个通道内存切换开关、1个媒体访问共享内存、1个控制寄存器、1个地址译码器、1个端口控制器；其中，

所述媒体访问本地内存的数量与所述MAC模块的数量相对应，每一个MAC模块连接一个媒体访问本地内存；所述媒体访问共享内存通过所述通道内存切换开关选择性连接其中一个媒体访问本地内存；所述地址译码器的输入端连接所述控制寄存器和这些媒体访问本地内存，所述地址译码器的输出端连接所述媒体访问共享内存；所述控制寄存器与这些媒体访问本地内存、所述媒体访问共享内存均连接；所述端口控制器与每个MAC模块、所述通道内存切换开关、所述控制寄存器、所述地址译码器均连接。

作为上述方案的进一步改进，所述媒体访问共享内存的内存空间被分割成与所述媒体访问本地内存数量相等的份数，并与所述媒体访问本地内存一一对应。

进一步地，媒体到达所述媒体访问本地内存以后，在所述端口控制器的控制下，经所述通道内存切换开关轮流切换，与所述媒体访问共享内存的对应的一份内存空间交换数据。

作为上述方案的进一步改进，所述媒体访问共享内存的内存空间里存储的数据经AHB片内高速总线或片间高速总线与一个运动控制器的MCU内核交换数据。

作为上述方案的进一步改进，所述数据链路层电路集成为一块芯片。

作为上述方案的进一步改进，所述数据链路层电路组装设计为模块式电路。

本实用新型提供多个MAC模块的数据链路层电路，适用于任何通用的现场总线和实时以太网。

附图说明

图1是本实用新型提供的工业实时以太网的数据链路层电路的结构示意图。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。

本实用新型工业实时以太网的数据链路层电路应用于总线型驱动器端口中，总线型驱动器端口向上通过共享RAM或AHB连接主站的运动控制核心；向下通过通用的现场总线、实时以太网或内部器件间总线连接伺服驱动器，通过内部器件间总线连接伺服驱动器，总线型驱动器端口不局限于用内部器件间总线连接伺服驱动器，适用于任何通用的现场总线和实时以太网。

本实用新型的核心内容是提供了一个工业实时以太网的数据链路层电路，数据链路层电路包含4～6个MAC模块，MAC是MediaAccessControl的缩写，即媒体访问控制子层协议。该协议位于OSI七层协议中数据链路层的下半部分，主要负责控制与连接物理层的物理介质。在发送数据的时候，MAC协议可以事先判断是否可以发送数据，如果可以发送将给数据加上一些控制信息，最终将数据以及控制信息以规定的格式发送到物理层；在接收数据的时候，MAC协议首先判断输入的信息并是否发生传输错误，如果没有错误，则去掉控制信息发送至LLC层。以太网MAC由IEEE-802.3以太网标准定义。

每个MAC模块含有一个本地DPRAM(双端口RAM简称DPRAM)，所有的MAC模块通过通道内存切换开关MUX(在中断控制下切换)共享另一个DPRAM。每个MAC模块通过RMII(ReducedMediumIndependentInterface，介质独立接口)控制4～6个物理接口收发器PHY，从而进行媒体访问。

请参阅图1，总线型驱动器端口包括媒体经网络接口RJ0～5、网络变压器Tr0～5、物理接口收发器PHY0～5、介质独立接口RMII0～5、物理层控制器、数据链路层电路。

本实施例的数据链路层电路包括4～6个MAC模块、4～6个媒体访问本地内存、1个通道内存切换开关MUX、1个媒体访问共享内存DPRAM、1个控制寄存器、1个地址译码器、1个端口控制器PLL。

媒体访问本地内存的数量与MAC模块的数量相对应，每一个MAC模块连接一个媒体访问本地内存，在本实施例中，MAC模块、媒体访问本地内存的数量均以6个为例进行举例说明，对此，媒体经网络接口、网络变压器、物理接口收发器、介质独立接口的数量也一一对应，均为6个。MAC模块：MAC0～5；媒体访问本地内存：DPRAM0～5。总线型驱动器端口的以上各组成元件一般是4～6个，图1中画出6个，对于共享直流母线型的驱动器至少要有2个，对于整流与逆变一体的驱动器至少要有1个，具体数量由驱动器端口内需要集成的MAC模块的数量决定，下文中关于组成元件的数量不再重复描述。

媒体访问共享内存DPRAM通过通道内存切换开关MUX选择性连接其中一个媒体访问本地内存DPRAM0～5。地址译码器的输入端连接控制寄存器和这些媒体访问本地内存，地址译码器的输出端连接媒体访问共享内存DPRAM，地址译码器提供执行数据交换的寄存器的地址。控制寄存器与这些媒体访问本地内存DPRAM0～5、媒体访问共享内存DPRAM均连接，控制寄存器提供执行数据交换的寄存器。端口控制器PLL与MAC模块MAC0～5、通道内存切换开关MUX、控制寄存器、地址译码器均连接。

媒体到达本地DPRAM0～5(即达媒体访问本地内存DPRAM0～5)以后，在端口控制_PLL单元(即端口控制器PLL)的控制下，经通道内存切换开关MUX轮流切换，与一块共享DPRAM(指媒体访问共享内存DPRAM的其中一块内存空间)交换数据。媒体访问共享内存DPRAM的内存空间被分割成与端口数量(即MAC模块数量)相等的份数，并与对应端口通道内的本地DPRAM0～5一一对应。

媒体经网络接口RJ0～5、网络变压器Tr0～5、物理接口收发器PHY0～5、介质独立接口RMII0～5依次对应连接，且物理接口收发器PHY0～5还均连接物理层控制器的一端，物理层控制器的另一端连接这些媒体访问本地内存DPRAM0～5。

媒体访问共享内存DPRAM的内存空间里存储的数据经AHB片内高速总线或片间高速总线(如PCIe)与运动控制器的MCU内核交换数据。交换数据的方式是共享内存。端口控制_PLL单元提供控制所需的时钟；物理层控制单元即物理层控制器提供Mac经RMII访问PHY；地址译码单元提供执行数据交换的寄存器的地址；控制寄存器单元提供执行数据交换的寄存器。以上所述媒体访问的方向是双向的。

因此，本实施例中的总线型驱动器端口的数据流：媒体数据物理层读写在MAC模块的控制下经介质独立接口读写媒体访问本地内存媒体访问共享内存经AHB或PCI或PCIe访问运动控制器MCU核心。即：媒体数据PHY0～PHY5读写MAC0～5(经RMII0～5)读写本地DPRAM0～5媒体访问共享内存DPRAM主站的运动控制核心。

端口控制器PLL生成MAC模块的数据传输时钟。每个MAC模块还通过同步报文向端口控制器PLL进行时钟输出。为了避免数据矛盾(当前数据及旧的数据混杂)，可通过软件控制只允许在规定的时间点访问本地DPRAM。

总线型驱动器端口可以作为一个IP核集成在主站的运动控制器的微控制器(微处理器)的核心中。这个运动控制核心的MCU可采用ARM核心的MCU，当然也可以是x86或MIPS核心的MCU。当总线型驱动器端口以IP核的方式被集成在ARM或x86或MIPS核心的MCU时，媒体到达驱动器端口内的共享DPRAM后，经片内AHB高速总线与微控制器(微处理器)的内存交换数据。交换数据方式是共享内存。

当然，总线型驱动器端口还可以集成在一个FPGA中，或作为一个专有的ASIC芯片使用。当总线型驱动器端口集成在一个FPGA中，或以专有的ASIC芯片存在时，媒体到达驱动器端口内的共享DPRAM后，经片间高速总线(比如PCI或PCIe)与微控制器(微处理器)的内存交换数据。

本实施例为了把与该驱动器端口控制单元连接的所有伺服驱动器及内置编码器的周期运行都统一到相同的时间节拍下，即所有从站单元都要同步于相应的主站单元。主站系统中必须带有多个控制时间片，对同步进行了分级设置，带有优先级的控制时间片优先控制，主站控制装置所生成的通信控制时间片，比电源装置、逆变装置及编码器的同步时间片优先级要高。这样一来就保证了所有伺服驱动器及内置编码器对实际位置值的采样可以同时发生。

在其它实施方式中，数据链路层电路还可集成为一块芯片，或者数据链路层电路组装设计为模块式电路，以标准件的形式进行应用。

以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。

Claims (6)

1.一种工业实时以太网的数据链路层电路，其用于控制4～6个物理接口收发器；其特征在于：所述数据链路层电路包括4～6个MAC模块、4～6个媒体访问本地内存、1个通道内存切换开关、1个媒体访问共享内存、1个控制寄存器、1个地址译码器、1个端口控制器；其中，

所述媒体访问本地内存的数量与所述MAC模块的数量相对应，每一个MAC模块连接一个媒体访问本地内存；所述媒体访问共享内存通过所述通道内存切换开关选择性连接其中一个媒体访问本地内存；所述地址译码器的输入端连接所述控制寄存器和这些媒体访问本地内存，所述地址译码器的输出端连接所述媒体访问共享内存；所述控制寄存器与这些媒体访问本地内存、所述媒体访问共享内存均连接；所述端口控制器与每个MAC模块、所述通道内存切换开关、所述控制寄存器、所述地址译码器均连接。

2.如权利要求1所述的工业实时以太网的数据链路层电路，其特征在于：所述媒体访问共享内存的内存空间被分割成与所述媒体访问本地内存数量相等的份数，并与所述媒体访问本地内存一一对应。

3.如权利要求2所述的工业实时以太网的数据链路层电路，其特征在于：媒体到达所述媒体访问本地内存以后，在所述端口控制器的控制下，经所述通道内存切换开关轮流切换，与所述媒体访问共享内存的对应的一份内存空间交换数据。

4.如权利要求1所述的工业实时以太网的数据链路层电路，其特征在于：所述媒体访问共享内存的内存空间里存储的数据经AHB片内高速总线或片间高速总线与一个运动控制器的MCU内核交换数据。

5.如权利要求1所述的工业实时以太网的数据链路层电路，其特征在于：所述数据链路层电路集成为一块芯片。

6.如权利要求1所述的工业实时以太网的数据链路层电路，其特征在于：所述数据链路层电路组装设计为模块式电路。