CN111274194B - 数据处理装置及其控制方法 - Google Patents

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Abstract

本公开涉及一种数据处理装置及其控制方法。所述装置包括：串联的多个处理芯片，每个处理芯片包括缓存单元以及寄存单元；主控芯片，连接到第一级处理芯片。目标处理芯片被配置为：在接收到来自主控芯片或前一级处理芯片的波特率配置指令时，确定其指示的第一波特率；将第一波特率的数据写入缓存单元并控制计数器计数；在计数值达到预设阈值时，将第一波特率的数据写入寄存单元，以使目标处理芯片以与第一波特率对应的数据驱动采样率进行数据采样，目标处理芯片为多个处理芯片中的任意一个。根据本公开实施例，能够使得链路上的各个处理芯片同步切换波特率，保证了数据采样的正确性。

Description

数据处理装置及其控制方法
技术领域
本公开涉及计算机技术领域，尤其涉及一种数据处理装置及其控制方法。
背景技术
随着计算机技术的快速发展，出现了越来越多的对海量数据的处理需求，对高效能计算平台的计算能力有了更高的要求。在相关技术中，高效能计算平台通常会利用多处理芯片级联的方式来提高其计算能力。
在相关技术的实际应用中，系统初始化阶段一般会采用低波特率的传输速率进行数据的传输；当芯片进行正常运算时，需要提升级联串口传输速度，即修改各芯片的波特率来提高工作效率。由于各级联芯片以串行方式连接，在传递新波特率时无法同时到达各级芯片，使得各级芯片采样率不同，可能导致采样数据错误。
发明内容
有鉴于此，本公开提出了一种数据处理装置及其控制方法，能够使得链路上的各个处理芯片同步切换波特率，保证数据采样的正确性。
根据本公开的一方面，提供了一种数据处理装置，所述装置包括：
串联的多个处理芯片，每个处理芯片包括缓存单元以及寄存单元；
主控芯片，连接到多个处理芯片的第一级处理芯片，用于控制多个处理芯片进行数据处理，
其中，所述多个处理芯片中的目标处理芯片被配置为：
在接收到来自所述主控芯片或前一级处理芯片的波特率配置指令时，确定所述波特率配置指令所指示的第一波特率，所述波特率配置指令用于指示将数据传输的波特率由当前的第二波特率变更为第一波特率；
将所述第一波特率的数据写入缓存单元，并控制所述目标处理芯片的计数器开始计数；
在所述计数器的计数值达到预设阈值时，将所述第一波特率的数据写入寄存单元，以使所述目标处理芯片以与所述第一波特率对应的数据驱动采样率进行数据采样，
其中，所述目标处理芯片为所述多个处理芯片中的任意一个。
在一种可能的实现方式中，所述多个处理芯片的预设阈值不同，相邻的处理芯片的预设阈值之间的差值等于相邻的处理芯片之间的数据传输周期对应的计数值。
在一种可能的实现方式中，与所述第一波特率对应的数据驱动采样率为所述第一波特率的倍数。
在一种可能的实现方式中，所述缓存单元为先入先出FIFO存储器。
在一种可能的实现方式中，所述主控芯片与第一级处理芯片之间以及所述多个处理芯片之间通过通用异步收发传输UART方式进行数据传输。
在一种可能的实现方式中，每个处理芯片还包括接收单元和发送单元，
所述接收单元用于接收所述主控芯片或前一级处理芯片的波特率配置指令；
所述发送单元用于将所述波特率配置指令发送到后一级处理芯片。
在一种可能的实现方式中，每个处理芯片还包括多个处理单元，用于根据所述寄存单元配置的波特率进行数据处理。
根据本公开的另一方面，提供了一种数据处理装置的控制方法，该数据处理装置包括串联的多个处理芯片以及主控芯片，每个处理芯片包括缓存单元以及寄存单元，所述主控芯片连接到多个处理芯片的第一级处理芯片，所述方法应用于所述多个处理芯片中的目标处理芯片，所述方法包括：
在接收到来自所述主控芯片或前一级处理芯片的波特率配置指令时，确定所述波特率配置指令所指示的第一波特率，所述波特率配置指令用于指示将数据传输的波特率由当前的第二波特率变更为第一波特率；
将所述第一波特率的数据写入缓存单元，并控制所述目标处理芯片的计数器开始计数；
在所述计数器的计数值达到预设阈值时，将所述第一波特率的数据写入寄存单元，以使所述目标处理芯片以与所述第一波特率对应的数据驱动采样率进行数据采样，
其中，所述目标处理芯片为所述多个处理芯片中的任意一个。
在一种可能的实现方式中，所述多个处理芯片的预设阈值不同，相邻的处理芯片的预设阈值之间的差值等于相邻的处理芯片之间的数据传输周期对应的计数值。
在一种可能的实现方式中，每个处理芯片还包括多个处理单元，用于根据所述寄存单元配置的波特率进行数据处理。
根据本公开的各方面的数据处理装置及其控制方法，处理芯片能够在接收到变更波特率的波特率配置指令时缓存变更后的第一波特率并开始计数，在计数值达到预设阈值时将第一波特率写入寄存单元，使得处理芯片以与第一波特率对应的数据驱动采样率工作，从而使得链路上的各个处理芯片同步切换波特率，保证了数据采样的正确性。
根据下面参考附图对示例性实施例的详细说明，本公开的其它特征及方面将变得清楚。
附图说明
包含在说明书中并且构成说明书的一部分的附图与说明书一起示出了本公开的示例性实施例、特征和方面，并且用于解释本公开的原理。
图1示出根据本公开实施例的数据处理装置的结构示意图。
图2示出根据本公开实施例的每个处理芯片的结构示意图。
图3示出根据本公开实施例的数据处理装置的控制方法的流程图。
具体实施方式
以下将参考附图详细说明本公开的各种示例性实施例、特征和方面。附图中相同的附图标记表示功能相同或相似的元件。尽管在附图中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。
在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。
另外，为了更好的说明本公开，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本公开同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本公开的主旨。
图1示出根据本公开实施例的数据处理装置的结构示意图。
本实施例的数据处理装置可以应用于任何需要处理海量数据的使用场景中，其可以设置于例如电脑、服务器、移动终端或可穿戴设备等智能设备中，以提高智能设备的数据处理性能。
如图1所示，该数据处理装置10包括串联的多个处理芯片11以及主控芯片12。每个处理芯片包括缓存单元111以及寄存单元(REG)112；主控芯片12连接到多个处理芯片11的第一级处理芯片，用于控制多个处理芯片11进行数据处理，其中，所述多个处理芯片中任意一个处理芯片(目标处理芯片)被配置为：
在接收到来自所述主控芯片或前一级处理芯片的波特率配置指令时，确定所述波特率配置指令所指示的第一波特率，所述波特率配置指令用于指示将数据传输的波特率由当前的第二波特率变更为第一波特率；
将所述第一波特率的数据写入缓存单元，并控制所述目标处理芯片的计数器开始计数；
在所述计数器的计数值达到预设阈值时，将所述第一波特率的数据写入寄存单元，以使所述目标处理芯片以与所述第一波特率对应的数据驱动采样率进行数据采样。
根据本公开的实施例，处理芯片能够在接收到变更波特率的波特率配置指令时缓存变更后的第一波特率并开始计数，在计数值达到预设阈值时将第一波特率写入寄存单元，使得处理芯片以与第一波特率对应的数据驱动采样率工作，从而使得链路上的各个处理芯片同步切换波特率，保证了数据采样的正确性。
本实施例中，各个处理芯片可以为处理器芯片(例如中央处理器CPU、图形处理器NPU等)、记忆和存储芯片(例如DRAM，NAND等)，也可以是特定功能芯片(例如深度学习运算芯片，云计算运算芯片等)，本公开对处理芯片的类型不做限定。
在一种可能的实施方式中，串联的多个处理芯片可以是相同的芯片，也可以是不同的芯片。
本实施例中，主控芯片和多个处理芯片上均可以设置有UART接口(UniversalAsynchronous Receiver/Transmitter，通用异步收发传输器)。主控芯片与第一级处理芯片之间以及所述多个处理芯片之间可通过UART方式进行数据传输。应当理解，各个芯片之间也可通过其他串行通信方式进行数据传输，本公开对此不作限制。
图2示出根据本公开实施例的每个处理芯片的结构示意图。如图2所示，每个处理芯片还包括接收单元(UART_BU_RX)113和发送单元(UART_BD_TX)114。其中，所述接收单元113用于接收所述主控芯片或前一级处理芯片的波特率配置指令以及其他的传输数据；所述发送单元114用于将波特率配置指令以及其他的传输数据发送到后一级处理芯片。
本实施例中，在需要调整数据处理装置的波特率时，主控芯片可生成波特率配置指令，该波特率配置指令医院指示下发的新的波特率(baud1)，以便将数据传输的波特率由当前的第二波特率(baud0)变更为第一波特率(baud1)。
本实施例中，当目标处理芯片的接收单元113接收到主控芯片或前一级处理芯片发送的波特率配置指令时，可通过控制模块(未示出)确定波特率配置指令所指示的第一波特率(baud1)。同时，该波特率配置指令也被传递到发送单元114处，传递到后一级处理芯片，从而一级一级的传递到各级联芯片。
在相关技术中，控制模块(RX_CTRL)将第一波特率(baud1)的数据重新组装并配置到寄存单元112中，使得目标处理芯片以第一波特率进行数据处理及发送。然而，此时后一级处理芯片的寄存单元还未改变，依旧保持第二波特率(baud0)，导致数据传输错误。
本实施例中，目标处理芯片中设置有缓存单元111，该缓存单元111可以为先入先出FIFO存储器。当目标处理芯片的接收单元113接收到波特率配置指令时，可通过控制模块(RX_CTRL)确定波特率配置指令所指示的第一波特率(baud1)，将第一波特率(baud1)的数据重新组装并写入缓存单元111中。同时，可使得控制模块(RX_CTRL)中的计数器(T_WAIT)115开始计数。
在一种可能的实现方式中，当计数器115的计数值达到预设阈值时，可将第一波特率的数据写入寄存单元112，以使目标处理芯片以与所述第一波特率对应的数据驱动采样率进行数据采样，并以第一波特率进行数据处理及发送等。
在一种可能的实现方式中，预设阈值可以是预先设置在链路上的各个处理芯片中的计数阈值。其中，各个处理芯片的预设阈值不同，相邻的处理芯片的预设阈值之间的差值等于相邻的处理芯片之间的数据传输周期对应的计数值。例如，第一级处理芯片中的预设阈值为M1，第二级处理芯片中的预设阈值为M2，则(M1-M2)可等于数据从第一级处理芯片传输到第二级处理芯片所需的数据传输周期对应的计数值。
通过这种方式，可以保证第一波特率的数据同时写入各个处理芯片的寄存单元112，使得各个处理芯片的波特率同时切换，保证了数据采样的正确性。
在一种可能的实现方式中，与第一波特率对应的数据驱动采样率可以为第一波特率的倍数。以N倍(N为大于1的整数)数据波特率的时钟进行采样，每个数据有N个时钟采样，取中间的采样值，以保证采样不会滑码或误码，保证数据采样的正确性。
在一种可能的实现方式中，每个处理芯片还包括多个处理单元(未示出)，用于根据所述寄存单元配置的波特率进行数据处理，并把处理得到结果回传给主控芯片，从而实现整个数据处理装置的数据处理过程。
根据本公开实施例的数据处理装置，能够使得各级联芯片UART波特率同步切换，保证各级联芯片的波特率一致，即切换级联芯片波特率，不会导致传输数据错误。
需要说明的是，尽管以图1和图2作为示例介绍根据本公开的数据处理装置，但本领域技术人员能够理解，本公开应不限于此。事实上，用户完全可根据个人喜好和/或实际应用场景灵活设定本公开的数据处理装置。
图3示出根据本公开实施例的数据处理装置的控制方法的流程图。根据本公开的另一方面，还提供了一种数据处理装置的控制方法。该数据处理装置包括串联的多个处理芯片以及主控芯片，每个处理芯片包括缓存单元以及寄存单元，所述主控芯片连接到多个处理芯片的第一级处理芯片，所述方法应用于所述多个处理芯片中的目标处理芯片。
如图3所示，所述方法包括：
步骤S31，在接收到来自所述主控芯片或前一级处理芯片的波特率配置指令时，确定所述波特率配置指令所指示的第一波特率，所述波特率配置指令用于指示将数据传输的波特率由当前的第二波特率变更为第一波特率；
步骤S32，将所述第一波特率的数据写入缓存单元，并控制所述目标处理芯片的计数器开始计数；
步骤S33，在所述计数器的计数值达到预设阈值时，将所述第一波特率的数据写入寄存单元，以使所述目标处理芯片以与所述第一波特率对应的数据驱动采样率进行数据采样，
其中，所述目标处理芯片为所述多个处理芯片中的任意一个。
在一种可能的实现方式中，所述多个处理芯片的预设阈值不同，相邻的处理芯片的预设阈值之间的差值等于相邻的处理芯片之间的数据传输周期对应的计数值。
在一种可能的实现方式中，每个处理芯片还包括多个处理单元，用于根据所述寄存单元配置的波特率进行数据处理。
以上已经描述了本公开的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术的技术改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。

Claims (8)

1.一种数据处理装置，其特征在于，所述装置包括：
串联的多个处理芯片，每个处理芯片包括缓存单元以及寄存单元；
主控芯片，连接到多个处理芯片的第一级处理芯片，用于控制多个处理芯片进行数据处理，
其中，所述多个处理芯片中的目标处理芯片被配置为：
在接收到来自所述主控芯片或前一级处理芯片的波特率配置指令时，确定所述波特率配置指令所指示的第一波特率，所述波特率配置指令用于指示将数据传输的波特率由当前的第二波特率变更为第一波特率；
将所述第一波特率的数据写入缓存单元，并控制所述目标处理芯片的计数器开始计数；
在所述计数器的计数值达到预设阈值时，将所述第一波特率的数据写入寄存单元，以使所述目标处理芯片以与所述第一波特率对应的数据驱动采样率进行数据采样，
其中，所述目标处理芯片为所述多个处理芯片中的任意一个；所述多个处理芯片的预设阈值不同，相邻的处理芯片的预设阈值之间的差值等于相邻的处理芯片之间的数据传输周期对应的计数值。
2.根据权利要求1所述的装置，其特征在于，与所述第一波特率对应的数据驱动采样率为所述第一波特率的倍数。
3.根据权利要求1所述的装置，其特征在于，所述缓存单元为先入先出FIFO存储器。
4.根据权利要求1所述的装置，其特征在于，所述主控芯片与第一级处理芯片之间以及所述多个处理芯片之间通过通用异步收发传输UART方式进行数据传输。
5.根据权利要求1所述的装置，其特征在于，每个处理芯片还包括接收单元和发送单元，
所述接收单元用于接收所述主控芯片或前一级处理芯片的波特率配置指令；
所述发送单元用于将所述波特率配置指令发送到后一级处理芯片。
6.根据权利要求1所述的装置，其特征在于，每个处理芯片还包括多个处理单元，用于根据所述寄存单元配置的波特率进行数据处理。
7.一种数据处理装置的控制方法，其特征在于，所述数据处理装置包括串联的多个处理芯片以及主控芯片，每个处理芯片包括缓存单元以及寄存单元，所述主控芯片连接到多个处理芯片的第一级处理芯片，所述方法应用于所述多个处理芯片中的目标处理芯片，所述方法包括：
在接收到来自所述主控芯片或前一级处理芯片的波特率配置指令时，确定所述波特率配置指令所指示的第一波特率，所述波特率配置指令用于指示将数据传输的波特率由当前的第二波特率变更为第一波特率；
将所述第一波特率的数据写入缓存单元，并控制所述目标处理芯片的计数器开始计数；
在所述计数器的计数值达到预设阈值时，将所述第一波特率的数据写入寄存单元，以使所述目标处理芯片以与所述第一波特率对应的数据驱动采样率进行数据采样，
其中，所述目标处理芯片为所述多个处理芯片中的任意一个；所述多个处理芯片的预设阈值不同，相邻的处理芯片的预设阈值之间的差值等于相邻的处理芯片之间的数据传输周期对应的计数值。
8.根据权利要求7所述的方法，其特征在于，每个处理芯片还包括多个处理单元，用于根据所述寄存单元配置的波特率进行数据处理。
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