CN111261211A - 操作存储器的方法及存储器 - Google Patents

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Abstract

本申请案涉及一种操作存储器的方法及存储器。操作存储器的方法及经配置以执行类似方法的设备包含：获得指示存储于所述存储器的特定存储器单元中的数据值的信息；将额外数据编程到所述特定存储器单元；确定在将所述额外数据编程到所述特定存储器单元时是否指示对所述存储器的功率损耗；及如果指示对所述存储器的功率损耗，那么响应于指示存储于多个存储器单元中的相应数据值的信息而编程第一多个差分存储装置，响应于地址而编程第二多个差分存储装置，且将第三差分存储装置编程为具有特定值。

Description

操作存储器的方法及存储器
技术领域
本发明一般来说涉及存储器，且特定来说，在一或多个实施例中，本发明涉及用以对设备中的功率损耗做出响应的结构及方法。
背景技术
存储器装置通常经提供作为计算机或其它电子装置中的内部半导体集成电路装置。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。
快闪存储器已发展成用于各种各样的电子应用的非易失性存储器的普遍来源。快闪存储器通常使用允许高存储器密度、高可靠性及低电力消耗的单晶体管存储器单元。通过电荷存储结构(例如，浮动栅极或电荷陷阱)的编程(其通常称为写入)或其它物理现象(例如，相变或极化)，所述存储器单元的阈值电压(Vt)的改变确定每一存储器单元的数据状态(例如，数据值)。快闪存储器及其它非易失性存储器的常见用途包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电器、交通工具、无线装置、移动电话及可抽换式存储器模块，且非易失性存储器的使用不断扩大。
NAND快闪存储器为常见类型的快闪存储器装置，因此被称为布置基本存储器单元配置的逻辑形式。通常，NAND快闪存储器的存储器单元阵列经布置使得所述阵列的行的每一存储器单元的控制栅极连接在一起以形成存取线，例如字线。所述阵列的列包含在一对选择栅极(例如，源极选择晶体管与漏极选择晶体管)之间串联连接在一起的存储器单元串(通常称为NAND串)。每一源极选择晶体管可连接到源极，而每一漏极选择晶体管可连接到数据线，例如列位线。在存储器单元串与源极之间及/或在所述存储器单元串与数据线之间使用一个以上选择栅极的变化形式为已知的。
在编程存储器时，存储器单元可经编程为通常称为单层单元(SLC)的存储器单元。SLC可使用单个存储器单元来表示数据的一个数字(例如，一个位)。举例来说，在SLC中，2.5V或更高的Vt可指示经编程存储器单元(例如，表示逻辑0)，而-0.5V或更低的Vt可指示经擦除存储器单元(例如，表示逻辑1)。此存储器可通过包含多层单元(MLC)、三层单元(TLC)、四层单元(QLC)等或其组合而实现更高水平的存储容量，其中存储器单元具有使得更多数据数字存储于每一存储器单元中的多个层级。举例来说，MLC可经配置以每存储器单元存储由四个Vt范围表示的两个数据数字，TLC可经配置以每存储器单元存储由八个Vt范围表示的三个数据数字，QLC可经配置以每存储器单元存储由十六个Vt范围表示的四个数据数字，且依此类推。虽然存储于存储器单元中的二进制数据数字的数目通常为用以表示每存储器单元的二进制数据状态数目的整数值，但可操作存储器单元以存储非整数个数据数字。举例来说，在使用三个Vt范围操作存储器单元的情况下，每一存储器单元可存储1.5个数据数字，其中两个存储器单元能够共同表示八个数据状态中的一者。
在编程存储器时，通常使用一个以上遍次来编程数据值，例如，在每一遍次中编程一或多个数字。举例来说，在MLC存储器中，通常称为下部页(LP)数据的第一数字(例如，最低有效位(LSB))可在第一遍次中编程到存储器单元，因此产生两个(例如，第一及第二)阈值电压范围。随后，通常称为上部页(UP)数据的第二数字(例如，最高有效位(MSB))可在第二遍次中编程到存储器单元，通常使第一阈值电压范围中的那些存储器单元的某一部分移动到第三阈值电压范围中，且使第二阈值电压范围中的那些存储器单元的某一部分移动到第四阈值电压范围中。类似地，TLC存储器可表示三个位的位模式，包含：第一数字，例如，最低有效位(LSB)或下部页(LP)数据；第二数字，例如，上部页(UP)数据；及第三数字，例如，最高有效位(MSB)或额外页(XP)数据。在操作TLC存储器时，LP数据及UP数据可在第一遍次中编程到存储器单元，从而产生四个阈值电压范围，后续接着XP数据在第二遍次中编程到存储器单元(且可能重新编程UP数据)，从而产生八个阈值电压范围。替代地，在操作TLC存储器时，LP数据可在第一遍次中编程到存储器单元，从而产生两个阈值电压范围，后续接着UP数据及XP数据在第二遍次中编程到存储器单元(且可能重新编程LP数据)，从而产生八个阈值电压范围。
在每一遍次中，编程通常利用将编程脉冲施加到存储器单元且响应于所述编程脉冲而验证所述存储器单元是否已达到其所要数据状态的迭代过程，且重复所述迭代过程直到所述存储器单元通过验证。一旦存储器单元通过验证，便可抑制其进行进一步编程。可在改变(例如，增加)编程脉冲的电压电平的情况下重复迭代过程，直到经选择以用于编程操作的每一存储器单元已达到其相应所要数据状态，或宣告某种失败，例如，在编程操作期间达到最大数目个所允许编程脉冲。
在第二或其它后续遍次的编程期间，现有或下部页位信息通常存储于锁存器或其它易失性存储装置(例如存储器的页缓冲器电路的寄存器(例如，锁存器或其它易失性存储装置))中。在一些情形中，可在开始后续遍次之前从存储器单元读取此信息。如果存储器装置在后续编程遍次期间突然被关闭电源，或在其它方面以不受控制方式损耗功率(例如，异步功率损耗)，那么此现有或下部页数据可能被丢失。
发明内容
本申请案的一个实施例提供一种操作存储器的方法，其包括：获得指示存储于所述存储器的对应于地址的多个存储器单元中的相应数据值的信息；将额外数据编程到所述多个存储器单元；确定在将所述额外数据编程到所述多个存储器单元时是否指示对所述存储器的功率损耗；及如果指示对所述存储器的功率损耗，那么：响应于指示存储于所述多个存储器单元中的所述相应数据值的所述信息而编程第一多个差分存储装置；响应于所述地址而编程第二多个差分存储装置；及将第三差分存储装置编程为具有特定值。
本申请案的另一实施例提供一种操作存储器的方法，其包括：获得指示存储于所述存储器的对应于地址的多个存储器单元中的相应数据值的信息，每一相应数据值包括一个以上数据数字；将额外数据编程到所述多个存储器单元；确定在将所述额外数据编程到所述多个存储器单元时是否指示对所述存储器的功率损耗；及如果指示对所述存储器的功率损耗，那么：响应于指示存储于所述多个存储器单元中的所述相应数据值的所述信息而编程第一多个差分存储装置，使得所述第一多个差分存储装置的第一子集响应于存储于所述多个存储器单元中的所述相应数据值中的每一者的特定数据数字而被编程且所述第一多个差分存储装置的不同子集响应于存储于所述多个存储器单元中的所述相应数据值中的每一者的不同数据数字而被编程；响应于所述地址而编程第二多个差分存储装置；及将第三差分存储装置编程为具有特定值。
本申请案的又一实施例提供一种操作存储器的方法，其包括：获得指示存储于所述存储器的对应于所述存储器的第一地址的第一多个存储器单元中的相应数据值的信息；将额外数据编程到所述多个存储器单元；确定在将所述额外数据编程到所述第一多个存储器单元时是否指示对所述存储器的功率损耗；及如果指示对所述存储器的功率损耗，那么：响应于指示存储于所述第一多个存储器单元中的所述相应数据值的所述信息而编程第一多个差分存储装置；响应于所述第一地址而编程第二多个差分存储装置；将第三差分存储装置编程为具有特定值；且在编程所述第一多个差分存储装置之后，在编程所述第二多个差分存储装置之后且在编程所述第三差分存储装置之后：初始化所述存储器的操作；确定所述第三差分存储装置是否具有所述特定值；如果所述第三差分存储装置具有不同于所述特定值的值，那么继续所述存储器的正常操作；且如果所述第三差分存储装置具有所述特定值，那么：从所述第二多个差分存储装置读取包括所述存储器的所述第一地址的地址数据；将数据从所述第一多个差分存储装置复制到对应于所述存储器的第二地址的第二多个存储器单元；将引用所述第一地址的映射表条目更新为引用所述第二地址；及从所述第一多个存储器单元擦除数据。
本申请案的另一实施例提供一种存储器，其包括：存储器单元阵列；差分存储装置阵列；及控制器，其用于存取所述存储器单元阵列及所述差分存储装置阵列，其中所述控制器经配置以致使所述存储器执行上述方法中的任一者。
附图说明
图1A是根据实施例的作为电子系统的一部分与处理器通信的存储器的简化框图。
图1B是根据另一实施例的作为电子系统的一部分与主机通信的设备(呈存储器模块的形式)的简化框图。
图2A到2C是如可在参考图1A所描述的类型的存储器中使用的存储器单元阵列的部分的示意图。
图3A是根据实施例的差分存储装置的示意图。
图3B是根据实施例可用作差分存储装置的非易失性存储器单元的替代结构的示意图。
图4是根据另一实施例的差分存储装置的示意图。
图5是根据额外实施例的差分存储装置的示意图。
图6A到6E共同描绘参考图3A所描述的类型的差分存储装置的特定实施方案的示意图。
图7是供与各种实施例一起使用的页缓冲器电路的框图。
图8是供与各种实施例一起使用的页缓冲器寄存器的框图。
图9是根据实施例的在操作存储器或含有存储器的系统以实现现有页数据的备份及/或复原的方法中所涉及的电路的框图。
图10是根据实施例的操作含有差分存储装置的存储器的方法的流程图。
图11是根据另一实施例的操作含有差分存储装置的存储器的方法的流程图。
具体实施方式
在以下详细描述中，参考形成本发明的一部分的附图，且在附图中以图解说明的方式展示特定实施例。在图式中，相同参考编号遍及数个视图描述基本上类似组件。可利用其它实施例，且可在不背离本发明的范围的情况下做出结构、逻辑及电改变。因此，不应在限制意义上理解下列详细说明。
本文中所使用的术语“半导体”可指代(举例来说)材料层、晶片或衬底，且包含任何基底半导体结构。“半导体”应被理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、经掺杂及未经掺杂半导体、由基底半导体结构支撑的硅的外延层以及所属领域的技术人员众所周知的其它半导体结构。此外，当在以下说明中提及半导体时，可已利用先前过程步骤来形成基底半导体结构中的区域/结，且术语半导体可包含含有此些区域/结的下伏层。如本文中所使用的术语传导(conductive)以及其各种相关形式(例如，conduct、conductively、conducting、conduction、conductivity等)指代导电的，除非上下文另有说明。类似地，如本文中所使用的术语连接(connecting)以及其各种相关形式(例如，connect、connected、connection等)指代电连接，除非上下文另有说明。尽管可在说明中给出电压的特定值以辅助理解，但此些电压取决于在以集成电路制作、设计及操作领域的技术人员所理解的方式进行制作中使用的特定设计、材料及技术。
汽车及其它交通工具在技术上变得越来越先进。信息娱乐、仪表组、引擎控制及驱动器辅助区(举例来说)通常利用较大及较大量的存储器，因为这些系统变得越来越复杂。这些存储器使用中的一些存储器使用为对于交通工具的安全及/或可靠性为系统关键的。另外，这些系统可需要或受益于时常更新。数据丢失可使交通工具被停用或以其它方式无法驱动。如此，当更新存储器时，倘若存储器在编程期间经历功率损耗，那么保存想要的数据可为至关重要的。
各种实施例可在于后续(例如，上部)数据页的编程期间指示功率损耗事件的情况下促进现有(例如，下部)页数据的保存。此些实施例利用具有相关联逻辑的差分存储装置以响应于指示已发生功率损耗而初始化(例如，自动初始化)现有页数据的备份。由于其差分性质，因此可在仅具有阈值电压的微小改变的情况下促进确定差分存储装置的数据状态。如此，验证操作在编程之后可为不必要的。此外，与典型存储器单元阵列的编程相比较，编程时间可缩短。因此，在不需要额外保持电容或其它能量存储装置(如通常用于从功率损耗事件中恢复)的情况下获得差分存储装置的充分编程可为可能的。一些实施例可在指示功率损耗事件时将数据保存扩展到经编程的存储器单元的额外(例如，所有)数据页。
图1A是根据实施例的作为第四设备(呈电子系统的形式)的一部分与第二设备(呈处理器130的形式)及第三设备(呈电力供应器136的形式)通信的第一设备(呈存储器(例如，存储器装置)100的形式)的简化框图。对于一些实施例，电力供应器136可在含有处理器130及存储器100的电子系统外部。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电器、交通工具、无线装置、移动电话、可抽换式存储器模块及类似者。处理器130(例如，在存储器100外部的控制器)可表示存储器控制器或其它外部主机装置。如果处理器130将使用物理地址对存储器100进行寻址，那么处理器130可包含映射表131以存储用于存储器100的逻辑到物理映射信息，因此促进处理器130处的逻辑到物理地址转换。如果处理器130将使用逻辑地址对存储器100进行寻址，那么映射表131可为存储器100的一部分，因此促进存储器100处的逻辑到物理地址转换。
存储器100包含在逻辑上布置成若干行及若干列的存储器单元阵列104。逻辑行的存储器单元通常连接到相同存取线(共同称为字线)，而逻辑列的存储器单元通常选择性地连接到相同数据线(共同称为位线)。单个存取线可与一个以上存储器单元逻辑行相关联，且单个数据线可与一个以上逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1A中未展示)可布置成若干串联连接的存储器单元串。
行解码电路108及列解码电路110经提供以解码地址信号。地址信号经接收及解码以存取存储器单元阵列104，例如，以用于编程操作、读取操作、擦除操作等。存储器100还包含输入/输出(I/O)控制电路112以管理命令、地址及数据到存储器100的输入以及数据及状态信息从存储器100的输出。地址寄存器114与I/O控制电路112及行解码电路108以及列解码电路110通信以在进行解码之前锁存地址信号。命令寄存器124与I/O控制电路112及控制逻辑116通信以锁存传入命令。
例如内部控制器(例如，控制逻辑116)的控制器响应于命令而控制对存储器单元阵列104的存取且产生用于外部处理器130的状态信息，即，控制逻辑116可经配置以根据本文中所描述的实施例执行操作(例如，备份及复原操作)。控制逻辑116与行解码电路108及列解码电路110通信以响应于地址而控制行解码电路108及列解码电路110。
控制逻辑116还与高速缓冲存储器寄存器118及数据寄存器120通信。高速缓冲存储器寄存器118锁存传入或传出数据(如控制逻辑116所指导)以在存储器单元阵列104正忙于分别写入或读取其它数据时暂时地存储数据。在编程操作(例如，通常称为写入操作)期间，将数据从高速缓冲存储器寄存器118传递到数据寄存器120以供传送到存储器单元阵列104；接着将来自I/O控制电路112的新数据锁存于高速缓冲存储器寄存器118中。在读取操作期间，将数据从高速缓冲存储器寄存器118传递到I/O控制电路112以供输出到外部处理器130；接着将新数据从数据寄存器120传递到高速缓冲存储器寄存器118。高速缓冲存储器寄存器118及数据寄存器120可表示可称为页缓冲器电路的装置的组件。状态寄存器122与I/O控制电路112及控制逻辑116通信以锁存用于输出到处理器130的状态信息。
根据实施例，控制逻辑116进一步与差分存储装置阵列140通信。差分存储装置阵列140可进一步与高速缓冲存储器寄存器118及I/O控制电路112通信，举例来说，以用于接收数据值(例如，一或若干数据数字的值)的指示以存储于存储器单元阵列104的存储器单元中，以用于提供数据值的指示以存储到存储器单元阵列104的存储器单元，或以用于将存储于差分存储装置阵列140中的数据值的指示提供到处理器130。根据实施例，差分存储装置阵列140可含有差分存储装置(图1A中未展示)。举例来说，差分存储装置阵列140可包含针对经选择以用于对存储器单元阵列104的编程操作(例如，单个编程操作)的存储器单元逻辑页的每一存储器单元的一相应差分存储装置，乘以将存储或先前已存储到所述存储器单元逻辑页的存储器单元中的每一者的数据数字的数目。对于MLC操作，如果在上部页数据的编程期间损耗功率，那么此可针对存储器单元逻辑页的每一相应存储器单元包含用以促进下部页数据的存储的一个差分存储装置或用以促进下部页及上部页数据的存储的两个差分存储装置。对于TLC操作，如果在上部及/或额外页数据的编程期间损耗功率，那么此可针对存储器单元逻辑页的每一相应存储器单元包含用以促进下部页数据的存储的一个差分存储装置、用以促进下部及上部页数据的存储的两个差分存储装置或用以促进每一数据页的存储的三个差分存储装置。差分存储装置阵列140可进一步针对将在如随后所描述的功率损耗的事件中保持的地址及状态信息的每一数字包含相应差分存储装置。
存储器100经由控制链路132在控制逻辑116处从处理器130接收控制信号。所述控制信号可至少包含芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE、写入启用WE#及写入保护WP#。取决于存储器100的性质，可经由控制链路132进一步接收额外控制信号(未展示)。存储器100经由多路复用输入/输出(I/O)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)及数据信号(其表示数据)且经由I/O总线134将数据输出到处理器130。
举例来说，经由输入/输出(I/O)总线134的I/O引脚[7:0]在I/O控制电路112处接收命令并将所述命令写入到命令寄存器124中。经由总线134的输入/输出(I/O)引脚[7:0]在I/O控制电路112处接收地址并将所述地址写入到地址寄存器114中。经由8位装置的输入/输出(I/O)引脚[7:0]或16位装置的输入/输出(I/O)引脚[15:0]在I/O控制电路112处接收数据并将所述数据写入到高速缓冲存储器寄存器118中。随后将所述数据写入到数据寄存器120中以用于对存储器单元阵列104进行编程。对于另一实施例，可省略高速缓冲存储器寄存器118，且将数据直接写入到数据寄存器120中。还经由8位装置的输入/输出(I/O)引脚[7:0]或16位装置的输入/输出(I/O)引脚[15:0]输出数据。尽管可参考I/O引脚，但其可包含通过外部装置(例如，处理器130)提供与存储器100的电连接(例如常用的导电垫或导电凸块)的任何导电节点。
存储器100及/或处理器130可从电力供应器136接收电力。电力供应器136可表示用于将电力提供到存储器100及/或处理器130的任何电路组合。举例来说，电力供应器136可包含独立电力供应器(例如，电池)、线路连接的电力供应器(例如，桌上型计算机及服务器中常见的切换模式电力供应器或者对于便携式电子装置常见的AC适配器)或两者的组合。
通常使用两个或多于两个电压供应节点137(例如供应电压节点(例如，Vcc)及参考电压节点(例如，Vss或接地))从电力供应器136接收电力。提供多于两个电压供应节点137对于电力供应器136是不常见的。举例来说，切换模式电力供应器的常见标准ATX(先进技术扩展)2.x使用28引脚连接提供在+3.3V下的四个电压供应节点(或引脚)、在+5V下的五个电压供应节点、在+12V下的四个电压供应节点、在12V下的一个电压供应节点及在参考电压(例如，0V)下的十个电压供应节点。ATX 2.x标准进一步提供：电源接通节点，其用于在电源接通节点被外部电路拉动到接地时激活前述电压供应节点；备用电压供应节点，其被驱动到+5V而不管其它电压供应节点是否被驱动到其相应电压电平(其可用于给负责将电源接通节点拉动到接地的外部电路供电)；及功率良好节点，其用于指示其它电压供应节点何时稳定在其相应电压处。ATX 2.x 28引脚标准的剩余引脚可为未定义的。存储器100及处理器130可取决于其相应电力需要而利用来自电力供应器136的不同电压供应节点137组合。为了简单，未描绘从电压供应节点137到存储器100内的组件的电力分布。
电压供应节点137或电子系统的其它组件可具有固有或额外能量存储装置，例如电容138(例如，保持电容)，所述固有或额外能量存储装置可在电力供应器136的故障或移除的情形中在某一有限量的时间内将电力提供到存储器100且任选地提供到处理器130。可针对本文中所描述的操作基于至少存储器100的功率要求而容易地确定电容138的定大小。虽然在本文中的实例中能量存储装置被描绘为电容138，但电容138可替代地表示电池。此外，虽然电容138被描绘为在存储器100外部，但其替代地可为存储器100的内部组件。
所属领域的技术人员将了解，可提供额外电路及信号，且已简化图1A的存储器100。应认识到，可能未必将参考图1A所描述的各种块组件的功能性隔离成集成电路装置的相异组件或组件部分。举例来说，集成电路装置的单个组件或组件部分可适于执行图1A的一个以上块组件的功能性。替代地，集成电路装置的一或多个组件或组件部分可经组合以执行图1A的单个块组件的功能性。
另外，虽然根据用于各种信号的接收及输出的通俗惯例描述特定I/O引脚，但应注意，可在各种实施例中使用其它组合或数目的I/O引脚(或其它I/O节点结构)。
给定处理器130可与一或多个存储器100(例如，裸片)通信。图1B是根据另一实施例的作为电子系统的一部分与主机150通信的设备(呈存储器模块101的形式)的简化框图。存储器100、处理器130、控制链路132、I/O总线134、电力供应器136、电压供应节点137及电容138可如参考图1A而描述。为了简单，未描绘从电压供应节点137到存储器模块101内的存储器100及处理器130的电力分布。尽管图1B的存储器模块(例如，封装)101被描绘为具有四个存储器100(例如，裸片)，但存储器模块101可具有某一其它数目的一或多个存储器100。
由于处理器130(例如，存储器控制器)介于主机150与存储器100之间，因此主机150与处理器130之间的通信可涉及不同于处理器130与存储器100之间所使用的那些通信链路的通信链路。举例来说，存储器模块101可为固态驱动器(SSD)的嵌入式多媒体卡(eMMC)。根据现有标准，与eMMC的通信可包含用于传送数据的数据链路152(例如，8位链路)、用于命令传送及装置初始化的命令链路154及提供用于同步化数据链路152及命令链路154上的传送的时钟信号的时钟链路156。处理器130可自主处置许多活动，例如功率损耗检测、错误校正、缺陷块的管理、耗损均衡及地址转换。
图2A是如可在参考图1A所描述的类型的存储器中用作(例如)存储器单元阵列104的一部分的存储器单元阵列200A的一部分的示意图。存储器阵列200A包含例如字线2020到202N的存取线及例如位线204的数据线。字线202可以多对一关系连接到全局存取线(例如，全局字线)，图2A中未展示。对于一些实施例，存储器阵列200A可形成于半导体上方，举例来说，所述半导体可经导电掺杂以具有例如p型电导率(例如，用以形成p阱)或n型电导率(例如，用以形成n阱)的电导率类型。
存储器阵列200A可布置成行(每一行对应于字线202)及列(每一列对应于位线204)。每一列可包含串联连接的存储器单元串，例如NAND串2060到206M中的一者。每一NAND串206可连接(例如，选择性地连接)到共同源极216且可包含存储器单元2080到208N，其中N为自然数。存储器单元208可表示用于存储数据的非易失性存储器单元。每一NAND串206的存储器单元208可串联连接于例如选择栅极2100到210M(例如，其可为源极选择晶体管，共同称为选择栅极源极)中的一者的选择栅极210(例如，场效晶体管)与例如选择栅极2120到212M(例如，其可为漏极选择晶体管，共同称为选择栅极漏极)中的一者的选择栅极212(例如，场效晶体管)之间。选择栅极2100到210M可共同连接到选择线214，例如源极选择线，且选择栅极2120到212M可共同连接到选择线215，例如漏极选择线。尽管被描绘为传统场效晶体管，但选择栅极210及212可利用类似于(例如，相同于)存储器单元208的结构。选择栅极210及212可表示串联连接的多个选择栅极，其中串联的每一选择栅极经配置以接收相同或独立控制信号。
每一选择栅极210的源极可连接到共同源极216。每一选择栅极210的漏极可连接到对应NAND串206的存储器单元2080。举例来说，选择栅极2100的漏极可连接到对应NAND串2060的存储器单元2080。因此，每一选择栅极210可经配置以将对应NAND串206选择性地连接到共同源极216。每一选择栅极210的控制栅极可连接到选择线214。一或多个额外栅极(未展示)可串联连接于选择栅极210与源极216之间。举例来说，栅致漏极泄漏(GIDL)产生器栅极可经并入以在擦除操作期间辅助在NAND串206的通道中形成GIDL。GIDL产生器栅极可利用类似于(例如，相同于)存储器单元208的结构，且可经编程以具有负阈值电压。
每一选择栅极212的漏极可连接到对应NAND串206的位线204。举例来说，选择栅极2120的漏极可连接到对应NAND串2060的位线2040。每一选择栅极212的源极可连接到对应NAND串206的存储器单元208N。举例来说，选择栅极2120的源极可连接到对应NAND串2060的存储器单元208N。因此，每一选择栅极212可经配置以将对应NAND串206选择性地连接到共同位线204。每一选择栅极212的控制栅极可连接到选择线215。一或多个额外栅极(未展示)可串联连接于选择栅极212与数据线204之间。举例来说，GIDL产生器栅极可经并入以在擦除操作期间辅助在NAND串206的通道中形成GIDL。
图2A中的存储器阵列可为三维存储器阵列，例如，其中NAND串206可基本上垂直于含有共同源极216的平面且垂直于含有多个位线204的平面(其可基本上平行于含有共同源极216的平面)而延伸。
存储器单元208的典型构造包含可确定存储器单元的数据状态(例如，通过阈值电压的改变)的数据存储结构234(例如，浮动栅极、电荷俘获等)，及控制栅极236，如图2A中所展示。数据存储结构234可包含导电结构及电介质结构两者，而控制栅极236一般由一或多种导电材料形成。在一些情形中，存储器单元208可进一步具有经界定源极230及经界定漏极232。存储器单元208使其控制栅极236连接到(且在一些情形中形成)字线202。
存储器单元208的列可为选择性地连接到给定位线204的NAND串206或多个NAND串206。存储器单元208的行可为共同连接到给定字线202的存储器单元208。存储器单元208的行可但不需要包含共同连接到给定字线202的所有存储器单元208。存储器单元208的行通常可划分成存储器单元208的物理页的一或多个群组，且存储器单元208的物理页通常包含共同连接到给定字线202的每隔一个存储器单元208。举例来说，共同连接到字线202N且选择性地连接到偶数位线204(例如，位线2040、2042、2044等)的存储器单元208可为存储器单元208(例如，偶数存储器单元)的一个物理页，而共同连接到字线202N且选择性地连接到奇数位线204(例如，位线2041、2043、2045等)的存储器单元208可为存储器单元208(例如，奇数存储器单元)的另一物理页。尽管未在图2A中明确地描绘位线2043到2045，但从图明了，存储器单元阵列200A的位线204可从位线2040到位线204M连续地编号，其中M为自然数。共同连接到给定字线202的存储器单元208的其它分组也可定义存储器单元208物理页。对于特定存储器装置，共同连接到给定字线的所有存储器单元可被视为存储器单元物理页。在单个读取操作期间读取或在单个编程操作期间编程的存储器单元物理页(例如，上部或下部存储器单元页)的部分(在一些实施例中，其仍可为整个列)可被视为存储器单元逻辑页。存储器单元块可包含经配置以一起被擦除的那些存储器单元，例如连接到字线2020到202N的所有存储器单元(例如，共享共同字线202的所有NAND串206)。举例来说，升高电压(例如，25V)可施加到位线204及源极216，而参考电压(例如，Vss或接地)施加到字线202以从存储器单元208移除电荷。除非明确地区分，否则本文中对存储器单元页的提及指代存储器单元逻辑页的存储器单元。
图2B是如可在参考图1A所描述的类型的存储器中用作(例如)存储器单元阵列104的一部分的存储器单元阵列200B的一部分的另一示意图。图2B中的相似经编号元件对应于如关于图2A所提供的说明。图2B提供三维NAND存储器阵列结构的一个实例的额外细节。三维NAND存储器阵列200B可并入有可包含半导体柱的垂直结构，其中柱的一部分可用作NAND串206的存储器单元的通道区域。NAND串206可各自通过选择晶体管212(例如，其可为漏极选择晶体管，共同称为选择栅极漏极)选择性地连接到位线2040到204M且通过选择栅极210(例如，其可为源极选择晶体管，共同称为选择栅极源极)选择性地连接到共同源极216。多个NAND串206可选择性地连接到同一位线204。NAND串206的子集可通过使选择线2150到215L偏置而连接到其相应位线204以选择性地激活特定选择栅极212(各自位于NAND串206与位线204之间)，其中L为自然数。选择栅极210可通过使选择线214偏置而被激活。每一字线202可连接到存储器阵列200B的多个存储器单元行。通过特定字线202共同连接到彼此的存储器单元行可共同称为层次。
图2C是如可在参考图1所描述的类型的存储器中用作(例如)存储器单元阵列104的一部分的存储器单元阵列200C的一部分的额外示意图。图2C中的相似经编号元件对应于如关于图2A所提供的说明。存储器单元阵列200C可包含串联连接的存储器单元串(例如，NAND串)206、存取(例如，字)线202、数据(例如，位)线204、选择线214(例如，源极选择线)、选择线215(例如，漏极选择线)及源极216，如图2A中所描绘。存储器单元阵列200A的一部分可为存储器单元阵列200C的一部分，举例来说。图2C描绘将NAND串206分组成若干存储器单元块250。存储器单元块250可为可在单个擦除操作中一起被擦除的存储器单元208的分组，有时称为擦除块。每一存储器单元块250可表示通常与单个选择线215(例如，选择线2150)相关联的那些NAND串206。用于存储器单元块2500的源极216可为与存储器单元块250L的源极216相同的源极。举例来说，每一存储器单元块2500到250L可共同选择性地连接到源极216。一个存储器单元块250的存取线202以及选择线214及215可不具有分别与存储器单元块2500到250L中的任何其它存储器单元块的存取线202以及选择线214及215的直接连接。
数据线2040到204M可连接(例如，选择性地连接)到缓冲器部分240，缓冲器部分240可为存储器的页缓冲器电路的一部分。缓冲器部分240可对应于存储器平面(例如，存储器单元块2500到250L组)。缓冲器部分240可包含感测电路(图2C中未展示)以用于感测在相应数据线204上指示的数据值，且包含(例如，图1的高速缓冲存储器寄存器118及/或数据寄存器120的)对应寄存器以用于存储来自其对应存储器平面的所感测数据值，或将编程到其对应存储器平面的数据值。将在单个存储器平面中被读取或被编程的存储器单元可对应于一个以上存储器单元块250的存储器单元。举例来说，可在单个读取或编程操作期间分别读取或编程属于一个存储器单元块(例如，存储器单元块2500)且连接到数据线2040到204M的第一子集的存储器单元以及属于另一存储器单元块(例如，存储器单元块250L)且连接到数据线2040到204M的第二(例如，互斥)子集的存储器单元。存取操作(例如，读取操作、编程操作或擦除操作)可涉及存取一个以上存储器平面的存储器单元。
图3A是根据实施例的差分存储装置300的示意图。差分存储装置可包含并联连接的第一非易失性存储器单元301及第二非易失性存储器单元303。非易失性存储器单元301/303中的每一者可具有参考图2A的存储器单元208所描述的类型的结构，例如，每一非易失性存储器单元301/303可包含具有数据存储结构的场效晶体管(例如，n型场效晶体管或nFET)，所述数据存储结构可通过阈值电压的改变确定所述存储器单元的数据状态。非易失性存储器单元301的栅极(例如，控制栅极)可连接到非易失性存储器单元303的栅极(例如，控制栅极)。非易失性存储器单元301可串联连接于节点307与电压节点317(例如经配置以接收例如Vss、接地或0V的参考电压的参考电压节点，举例来说)之间。非易失性存储器单元303可串联连接于节点309与电压节点317之间。举例来说，非易失性存储器单元301可具有连接到电压节点317的第一源极/漏极及连接到节点307的第二源极/漏极，而非易失性存储器单元303可具有连接到电压节点317的第一源极/漏极及连接到节点309的第二源极/漏极。差分存储装置300可促进存储响应于穿过所述对栅极连接的非易失性存储器单元的非易失性存储器单元301/303中的每一者的电流的差而确定的数据数字(例如，位)。
差分存储装置300可进一步包含具有连接到节点307的第一源极/漏极及连接到节点327的第二源极/漏极的隔离栅极(例如，nFET)311，以及具有连接到节点309的第一源极/漏极及连接到节点329的第二源极/漏极的隔离栅极(例如，nFET)313。nFET 311的栅极(例如，控制栅极)可连接到nFET 313的栅极(例如，控制栅极)。差分存储装置300可进一步包含具有连接到节点327的第一源极/漏极及连接到节点337的第二源极/漏极的p型场效晶体管(pFET)333，以及具有连接到节点329的第一源极/漏极及连接到节点337的第二源极/漏极的pFET 335。pFET 333的栅极(例如，控制栅极)可连接到节点329，而pFET 335的栅极(例如，控制栅极)可连接到节点327。
差分存储装置300可进一步包含具有连接到节点337的第一源极/漏极及连接到电压节点349的第二源极/漏极的pFET 341。电压节点349可经配置以接收供应电压，例如Vcc或大于电压节点317的电压电平的其它电压。所述供应电压可为用以存取存储器单元阵列的电压(例如，电压中的一者)。pFET 341的栅极(例如，控制栅极)可连接到控制信号节点339以接收控制信号SENSE_N。
差分存储装置300可进一步包含输出缓冲器，例如反相器331。反相器331具有连接到节点327的输入及连接到缓冲器输出节点345的输出。所述差分存储装置可进一步包含多路复用器315及多路复用器343。多路复用器315可经连接以接收多个电压信号，例如从电压信号节点319及321接收的电压信号。电压信号节点319可经配置以接收第一电压，例如读取电压，且电压信号节点321可经配置以接收第二电压，例如编程电压。多路复用器315的输出可连接到非易失性存储器单元301及303的栅极。多路复用器343可经配置以接收电压信号，例如来自电压信号节点347的电压信号。电压信号节点347可经配置以接收电压，例如，经配置以使得能够编程如下文所描述的非易失性存储器单元301或303中的一者的漏极电压。
差分存储装置300可进一步包含逻辑305以用于存取差分存储装置300。逻辑305可响应于多个控制信号，例如从控制信号节点323及325接收的控制信号。控制信号节点323可经配置以接收指示存储器单元的数据值(例如，一或多个数据数字)的一或多个控制信号。举例来说，在将上部数据页编程到经配置以存储两个数据页的存储器单元期间，下部数据页的数据值可存储于(例如)高速缓冲存储器寄存器或其它临时存储位置中。存储器单元的数据值可进一步表示存储于(例如)高速缓冲存储器寄存器或其它临时存储位置中的多层存储器单元的所有数据页，包含先前编程到存储器单元的一或多个数据页及将编程到存储器单元的一或多个数据页。
作为一个实例，控制信号节点323可经配置以接收指示下部数据页的数据值的控制信号，且可进一步经配置以接收为指示下部数据页的数据值的控制信号的补集的控制信号。控制信号节点325可经配置以接收指示是否指示电源故障的一或多个控制信号。举例来说，控制信号节点325可经配置以接收指示是否指示电源故障的控制信号，且可进一步经配置以接收为指示是否指示电源故障的控制信号的补集的控制信号。逻辑305可进一步响应于一或多个其它控制信号。
多路复用器315可响应于来自逻辑305的一或多个控制信号而选择其输入电压信号中的一者以施加到非易失性存储器单元301及303的栅极。多路复用器343可响应于来自逻辑305的一或多个控制信号而将其所接收电压施加到节点307及309中的选定一者以用于分别施加到非易失性存储器单元301的第二源极/漏极或非易失性存储器单元303的第二源极/漏极。逻辑305可进一步经配置以将控制信号提供到nFET 311及313的栅极以选择性地激活nFETS 311及313(例如在对差分存储装置300的读取操作期间)或将nFET 311及313撤销激活(例如在对非易失性存储器单元301或303中的一者的编程操作期间)。
在差分存储装置300中，可见，如果非易失性存储器单元301未经编程(例如，具有处于初始值的阈值电压)且非易失性存储器单元303经编程(例如，具有大于初始值的阈值电压)，那么未经编程非易失性存储器单元301可响应于施加到其栅极的电压电平而被激活，而经编程非易失性存储器单元303可响应于所述相同电压电平而保持被撤销激活。通过激活nFET 311及313且激活pFET 341，电流可流动穿过非易失性存储器单元301，而非易失性存储器单元303可抑制此电流。因此，节点327将具有逻辑低电平，因此激活pFET 335。此将使节点329达到逻辑高电平，因此将pFET 333撤销激活且将节点327维持在逻辑低电平。因此，缓冲器输出节点345可具有逻辑高电平。
相反地，如果非易失性存储器单元301经编程且非易失性存储器单元303未经编程，那么激活nFET 311及313且激活pFET 341可致使电流穿过非易失性存储器单元303，而非易失性存储器单元301可抑制此电流。因此，节点329将具有逻辑低电平，因此激活pFET333。此将使节点327达到逻辑高电平，因此将pFET 335撤销激活且将节点327维持在逻辑高电平。因此，缓冲器输出节点345可具有逻辑低电平。
为对差分存储装置300进行编程，nFET 311及313可经撤销激活以隔离非易失性存储器单元301及303与pFET 333及335。电压信号节点321的电压电平可施加到非易失性存储器单元301及303两者的栅极，而电压信号节点347的电压电平可施加到经选择以用于编程的非易失性存储器单元301或303的第二源极/漏极。作为一个实例，电压信号节点321的电压电平可为大约15V，而电压信号节点347的电压电平可为大约5V。以此方式，非易失性存储器单元301及303将两者均被激活，在其第二源极/漏极处(例如，分别在节点307或309处)接收电压信号节点321的电压电平的非易失性存储器单元301或303将为去往电压节点317的导电电流，且电荷载子(例如，电子)可穿遂或以其它方式注入到所述非易失性存储器单元的数据存储节点中。剩余非易失性存储器单元301或303将使其第二源极/漏极连接到电压节点317，且可未经历其数据存储节点中的电子的增加，使得其将保持在其初始(例如，经擦除)状态中。然而，即使此非易失性存储器单元经历某些穿遂效应，也将期望其小于经选择以用于编程的非易失性存储器单元。由于差分存储装置的差分性质，仍可利用此阈值电压差来区分所存储数据值。未经选择以用于编程且经历其数据存储结构中的电荷的此偶然积累的非易失性存储器单元301或303仍将被视为未经编程存储器单元。
非易失性存储器单元301及303可任选地形成于经隔离阱结构302(例如，与差分存储装置300的剩余晶体管的主体隔离的半导体结构)中。以此方式，非易失性存储器单元301及303的主体可以擦除电压(例如，20V)来偏置，而非易失性存储器单元301及303的控制栅极以预期从非易失性存储器单元301及303的数据存储结构移除电荷的较低电压(例如，Vss)来偏置。此可促进非易失性存储器单元301及303的擦除同时缓解对差分存储装置300的剩余组件的不利效应。
尽管差分存储装置300的非易失性存储器单元301及303被描绘为不同装置，但实施例可利用类似于(例如，相同于)图2A中所展示的NAND串的结构。图3B是根据实施例的可用作差分存储装置300的非易失性存储器单元301或303的替代结构的示意图。如图3B中所展示，非易失性存储器单元301或303可表示为NAND串206。另外，尽管在图3B中被描绘为具有两个串联的存储器单元208的NAND串206，但NAND串206可经修改以在选择栅极210与212之间仅包含一个存储器单元208，或其可包含串联的额外存储器单元208。对于使用具有一个以上存储器单元208的NAND串206的实施例，多路复用器315的输出可施加到字线202中的仅一者，或其可施加到字线202中的一者以上及可能全部，使得串联的多个存储器单元208可用作单个非易失性存储器单元301或303。
通过并入有隔离栅极(例如，nFET)351及353，NAND串206可与差分存储装置300的剩余电路隔离。因此，可使用关于图2A所论述的相同机构擦除非易失性存储器单元301或303。因此无论何时期望对非易失性存储器单元301或303的存取，均可修改逻辑305以激活nFET 351及353。
图4是根据另一实施例的差分存储装置400的示意图。差分存储装置400与差分存储装置300的不同之处可在于添加了隔离栅极(例如，nFET)461及463以及pFET 465及467。nFET 461串联连接于非易失性存储器单元301与电压节点317之间，而nFET 463串联连接于非易失性存储器单元303与电压节点317之间。nFET 461及463使其栅极(例如，控制栅极)连接在一起，且响应于来自逻辑305的控制信号。pFET 465具有连接到节点307的第一源极/漏极及连接到电压信号节点469的第二源极/漏极。pFET 467具有连接到节点309的第一源极/漏极及连接到电压信号节点469的第二源极/漏极。pFET 465及467使其栅极(例如，控制栅极)连接在一起，且响应于来自逻辑305的控制信号。电压信号节点469可经配置以接收擦除电压。举例来说，擦除电压可为比电压信号节点319的电压电平高的某一电压电平，当两者分别施加到节点307/309及非易失性存储器单元301/303的栅极且nFET 461及463经撤销激活(例如，以使每一非易失性存储器单元301/303的剩余源极/漏极浮动)时，从非易失性存储器单元301/303的通道到非易失性存储器单元301/303的栅极的电压降足以从非易失性存储器单元301/303的数据存储结构移除电荷。
替代地，擦除电压可施加(例如，选择性地施加)到电压信号节点347，使得多路复用器343可用于将擦除电压选择性地施加到单个节点307或309以仅擦除先前已经编程的非易失性存储器单元303或303。此在缓解对存储器单元过擦除的任何问题中可为有用的。注意，在对差分存储装置400的擦除操作期间，nFET 311及313也可经撤销激活。另外，多路复用器315可经配置以具有连接到电压节点317的第三输入，使得参考电压(例如，Vss、接地或0V)可施加到非易失性存储器单元301及303的栅极，此可促进擦除电压的电压电平相对于使用电压信号节点319的电压电平的减少。
各种实施例可经配置以仅在现有页数据的数据值具有特定逻辑电平时初始化非易失性存储器单元301或303中的一者的编程。图5是根据额外实施例的差分存储装置500的示意图。差分存储装置500与差分存储装置300的不同之处可在于用开关343′替换了多路复用器343，使得节点307及309中的仅一者选择性地连接到电压信号节点347。另外，pFET333′及335′可具有不同W/L比率或以其它方式经配置以在特定栅极电压下具有不同导率。对于图5的实例，pFET 335′的W/L比率可大于pFET 333′的W/L比率，使得在特定栅极电压下的其导率小于pFET 333′的导率。以此方式，节点327的默认逻辑电平可在非易失性存储器单元301及303两者均未经编程的情况下为逻辑低电平，且在非易失性存储器单元301经编程的情况下为逻辑高电平。在具有如参考图3B或4所论述的结构中的任何显著修改的情况下，可如参考图3A、3B及4所论述而执行在此实例中非易失性存储器单元301的编程及擦除。
图6A到6E共同描绘参考图3A所描述的类型的差分存储装置的特定实施方案的示意图。如图6A中所描绘，nFET 311及313可为足以保护pFET 333及335免受在非易失性存储器单元301及303的编程及/或擦除期间利用的电压影响的高电压nFET。反相器331可包含串联连接于节点337与电压节点317之间的pFET 671及nFET 673。作为将非易失性存储器单元301及303连接到电压节点317(例如在图3A中)的替代方案，非易失性存储器单元301可具有连接到电压节点704的第一源极/漏极及连接到节点307的第二源极/漏极，而非易失性存储器单元303可具有连接到电压节点704的第一源极/漏极及连接到节点309的第二源极/漏极。电压节点704可经配置以接收电压V_SRC，电压V_SRC可为与电压节点317所接收的电压相同的电压。电压节点317及704的分离可用于改进对非易失性存储器单元301及303的抗干扰性，举例来说。非易失性存储器单元301及303的主体可连接到电压节点702，非易失性存储器单元301及303可表示经配置以接收电压V_ATUB的图3A的经隔离阱结构302。电压V_ATUB在编程或读取差分存储装置期间可为与电压节点317所接收的电压相同的电压，且在对非易失性存储器单元301及303的擦除操作期间可为擦除电压，例如，20V。
多路复用器315可包含串联连接于电压节点319与321之间的pFET(例如，高电压pFET)683及685。pFET 683的栅极可连接到控制信号节点687以从图3A的逻辑305接收控制信号DIS_VREF，且pFET 685的栅极可连接到控制信号节点689以从图3A的逻辑305接收控制信号DIS_VPP。电压节点319可为分压器的输出，所述分压器包含串联连接于电压节点349(例如，通过pFET 341选择性地连接)与电压节点317之间的nFET691、693及695。nFET 695可为非易失性存储器单元695以准许电压节点319的电压电平的调整。举例来说，电压节点319的电压电平可经调整到足以激活未经编程非易失性存储器单元301或303且不足以激活经编程非易失性存储器单元301或303的电平。
多路复用器343可包含各自串联连接于电压信号节点347与其相应节点307或309之间的pFET(例如，高电压pFET)675及677。pFET 675的栅极可连接到控制信号节点679以从图3A的逻辑305接收控制信号PROG_A_N，且pFET 677的栅极可连接到控制信号节点681以从图3A的逻辑305接收控制信号PROG_B_N。取决于所要电压，多路复用器343的pFET 675及677替代地可为nFET，例如，高电压nFET。
如图6A中所描绘，图6A到6E的差分存储装置可进一步包含nFET 697及701以及pFET 699及703。nFET 697及701各自与pFET 699及703串联地连接于电压节点349与电压节点317之间，且彼此并联连接。nFET 697及pFET 699的控制栅极各自连接到控制信号节点705以接收控制信号PROG_A，且nFET 701及pFET 703的控制栅极各自连接到控制信号节点707以接收控制信号PROG_B。nFET 697及701以及pFET 699及703可形成图3A的逻辑305的一部分。
对于一些实施例，可期望将现有页数据的数据值与其源(例如，感测装置)高速缓冲存储器寄存器或其它临时存储器件解耦。图6B描绘可提供此解耦的差分存储装置的一部分。如图6B中所描绘，差分存储装置可进一步包含串联连接于电压节点349′与电压节点317′之间的nFET 717、719及721。电压节点349′可与图6A的电压节点349相同或以其它方式经配置以接收相同电压电平。电压节点317′可与图6A的电压节点317相同或以其它方式经配置以接收相同电压电平。nFET 717的栅极连接到控制信号节点711以接收控制信号LP_DQ_N_VALID，nFET 719的栅极连接到控制信号节点713以接收控制信号LP_DQ_N，且nFET721的栅极连接到控制信号节点715以接收控制信号PFAIL_N。控制信号LP_DQ_N_VALID在将由差分存储装置存储的现有页数据的数据值有效时可具有逻辑高电平，控制信号LP_DQ_N可表示现有页数据的数据值的补集，控制信号PFAIL_N可具有逻辑高电平以指示正常功率电平。举例来说，可从图1A的控制逻辑116接收这些控制信号中的每一者。
nFET 725及731以及pFET 727及729可形成配置为电压节点349′与电压节点317′之间的一对交叉耦合的反相器的锁存器，所述锁存器具有连接到节点741的输入(例如，nFET 725及pFET 727的栅极)。锁存器的输入进一步连接到位于nFET 731与pFET 729之间的节点745。位于nFET 725与pFET 727之间的节点743连接到nFET 731及pFET 729的栅极以及输出节点737，输出节点737提供可表示现有页数据的数据值的补集的控制信号LP_BUF_N。节点745连接到输出节点739，输出节点739提供可表示现有页数据的数据值的控制信号LP_BUF。nFET 723可连接于节点743与电压节点317′之间以用于选择性地将锁存器预充电，例如，将输出节点737设定到逻辑低电平且将输出节点739设定到逻辑高电平。nFET 723可使其栅极连接到控制信号节点以在控制信号节点709上接收控制信号PC，所述控制信号PC指示是否期望此预充电且可从图1A的控制逻辑116接收。
图6C描绘差分存储装置的电平移位器，所述电平移位器可为图3A的逻辑305的一部分，且可经配置以产生具有电压节点777的电压电平的输出控制信号，例如，经配置以接收电压VCC_VDRAIN。VCC_VDRAIN可经选择以具有足以在施加到其漏极时编程非易失性存储器单元301或303的电压电平，如先前所描述。图6C的电平移位器可为图3A的逻辑305的一部分。
如图6C中所描绘，pFET 751、nFET 753及nFET 755串联连接于电压节点349″与电压节点317″之间。电压节点349″可与图6A的电压节点349相同或以其它方式经配置以接收相同电压电平。电压节点317″可与图6A的电压节点317相同或以其它方式经配置以接收相同电压电平。pFET 751的栅极连接到控制信号节点749以接收控制信号PC_N，nFET 753的栅极连接到控制信号节点737以接收控制信号LP_BUF_N，且nFET755的栅极连接到控制信号节点747以接收控制信号PFAIL。控制信号PC_N可为控制信号PC的补集，且控制信号PFAIL可为控制信号PFAIL_N的补集，例如，具有用以指示功率损耗的逻辑高电平，且举例来说，这些控制信号中的每一者可从图1A的控制逻辑116接收。
举例来说，控制信号PFAIL及PFAIL_N可为控制逻辑116的电压电平检测电路的输出信号，所述输出信号通常用于检测例如Vcc的供应电压何时降到某一最小阈值以下。作为一个实例，供应电压Vcc可具有要求3.3V的标称值的规范，其中所要(例如，可接受)范围为2.7V到3.6V。针对此实例，电压检测电路可经配置以在Vcc的电压电平降到例如2.5V的某一阈值(例如，某一最小阈值)以下的情况下产生具有逻辑高电平的控制信号PFAIL。此些电压检测电路在此项技术中为众所周知的，且将不在本文中进行描述，因为其并非本发明的标的。可保证对阈值的调整以准许在不连接到辅助能量存储装置的情况下操作根据实施例的差分存储装置。为继续前述实例，如果2.5V的阈值将不提供足以在供应电压降到不可用电平之前编程差分存储装置的非易失性存储器单元的时间，那么阈值可经增加，且可增加到在所要阈值电压范围内(例如，在此实例中，在2.7V到3.6V的范围内)的某一电平。虽然此可响应于功率下降而产生差分存储装置的不必要编程，但可在供应电压返回到其标称值的情况下擦除差分存储装置的非易失性存储器单元。
图6C的电平移位器可进一步包含nFET(例如，高电压nFET)757，nFET 757具有连接到位于pFET 751与nFET 753之间的源极/漏极的第一源极/漏极。图6C的电平移位器可进一步包含串联连接于电压节点777与电压节点317″之间的nFET(例如，高电压nFET)763及pFET(例如，高电压pFET)761。nFET 763及pFET 761使其栅极连接到nFET 757的第二源极/漏极，且连接到pFET(例如，高电压pFET)759的源极/漏极，pFET759具有连接到电压节点777的第二源极/漏极。
图6C的电平移位器可进一步包含串联连接于电压节点777与电压节点317″之间的nFET(例如，高电压nFET)767及pFET(例如，高电压pFET)765。nFET 763及pFET 761使其栅极连接到节点769且连接到pFET 759的栅极。节点769连接到控制信号节点705以提供控制信号PROG_A，且节点771连接到控制信号节点681以提供控制信号PROG_A_N，例如，控制信号PROG_A的补集。
图6D描绘差分存储装置的另一电平移位器，所述另一电平移位器可为图3A的逻辑305的一部分，且可经配置以产生具有电压电平VCC_VDRAIN的输出控制信号。图6D的结构被描绘为与图6C的结构相同，且因此将仅关于输入与输出之间的差。代替从控制信号节点737接收控制信号LP_BUF_N(例如，表示现有页数据的数据值的补集)，图6D的电平移位器经配置以从控制信号节点739接收控制信号LP_BUF。另外，代替分别在控制信号节点705及681处提供控制信号PROG_A及PROG_A_N，图6D的电平移位器分别在控制信号节点707及679处提供控制信号PROG_B及PROG_B_N。控制信号PROG_B一般为控制信号PROG_A的补集，且控制信号PROG_B_N一般为控制信号PROG_B的补集。图6D的电平移位器可为图3A的逻辑305的一部分。
图6E描绘差分存储装置的另一电平移位器，所述另一电平移位器可为图3A的逻辑305的一部分，且可经配置以产生具有电压电平VCC_VPP的输出控制信号，例如，编程电压。图6E的结构被描绘为与图6C的结构相同，且因此将仅关于输入与输出之间的差。代替从控制信号节点737接收控制信号LP_BUF_N(例如，表示现有页数据的数据值的补集)，图6E的电平移位器经配置以接收电压节点783的电压电平(例如，在nFET753的栅极处)。电压节点783可经配置以接收与图6A的电压节点349相同的电压电平。另外，代替分别在控制信号节点705及681处提供控制信号PROG_A及PROG_A_N，图6E的电平移位器分别在控制信号节点687及689处提供控制信号DIS_VREF及DIS_VPP。控制信号DIS_VPP一般为控制信号DIS_VREF的补集。图6E的电平移位器可为图3A的逻辑305的一部分。
表1可图解说明在正常操作期间且在检测到功率损耗时图6A到6E的各种控制信号的代表性值。在表1中，“0”表示逻辑低电平，“1”表示逻辑高电平，且“X”表示逻辑电平的“任意”值。
表1
Figure BDA0002279931440000211
参考图6A到6E，响应于从逻辑低电平转变到逻辑高电平的控制信号PFAIL，图6C到6E的电平移位器将产生(例如，自动产生)控制信号PROG_A、PROG_A_N、PROG_B、PROG_B_N、DIS_VREF及DIS_VPP的值，其表示指示待存储的现有页数据的数据值的控制信号LP_BUF及LP_BUF_N的值。因此，nFET 311及313将响应于将其栅极连接到电压节点317而被撤销激活，电压VCC_VDRAIN将施加到节点307或309中的选定一者，且电压VCC_VPP将施加到非易失性存储器单元301及303的栅极。在其第一源极/漏极连接到电压节点317且其栅极经连接以接收电压VCC_VPP时在其第二源极/漏极处接收电压VCC_VDRAIN的非易失性存储器单元301或303将预期在其数据存储结构上积累电荷，因此增加其阈值电压。
图7是供与各种实施例一起使用的页缓冲器电路的框图。图7的页缓冲器电路通过多路复用器750连接到数据线764，多路复用器750可表示图1A的列解码电路110的一部分。数据线764可表示图2A到2C的数据线204。多路复用器750可通过感测电路752的输入758将数据线764的子集选择性地连接到感测电路752。举例来说，在存储器单元逻辑页包含每隔一个数据线的情况下，多路复用器750可将每隔一个数据线764(例如，偶数或奇数数据线764)连接到感测电路752。
感测电路752可包含用以在对存储器的读取操作期间感测所连接数据线764的电压或电流(举例来说)的改变的电路。感测电路752可将输出760提供到页缓冲器寄存器组754，页缓冲器寄存器组754可表示高速缓冲存储器寄存器118或数据寄存器120，举例来说。参考图2C所描述的类型的缓冲器部分240可各自含有页缓冲器寄存器组754的页缓冲器寄存器756的子集(例如，互斥子集)。
感测电路752的输出760可通过逻辑电平的转变指示经选择以用于读取操作的存储器单元的激活。举例来说，输出760可在读取操作的开始处具有逻辑0电平，且可在其对应存储器单元激活的情况下转变到逻辑1电平，因此改变电压电平或初始化穿过对应数据线764的电流。感测电路752的每一输出760可(例如)以一对一关系与页缓冲器寄存器组754的对应页缓冲器寄存器756通信。页缓冲器寄存器组754可连接到总线762以用于分别输出来自其页缓冲器寄存器756的值或接收去往其页缓冲器寄存器756的值，例如，去往或来自图1A的I/O控制电路112。
图8是供与各种实施例一起使用的页缓冲器寄存器756的框图。在图8的实例中，页缓冲器寄存器756可含有数目与存储器单元可经配置以存储的数字的数目对应的数字寄存器866，例如，数字寄存器8660到866Y，其中Y为自然数。举例来说，在存储器单元将被操作为TLC存储器的情况下，Y可等于2以针对每一页缓冲器寄存器756提供三个数字寄存器866。对于存储器单元的多遍次编程操作的第二或后续遍次，感测电路752可用于从存储器单元读取现有页数据且在编程后续页数据之前将所述现有页数据存储于对应页缓冲器寄存器756的数字寄存器866中的一或多者中。举例来说，在于第一遍次中编程LP数据且于第二遍次中编程UP数据及XP数据的TLC编程操作中，存储器可从存储器单元读取LP数据且将其存储于对应数字寄存器8660中。待编程到所述存储器单元的后续页数据接着可存储于剩余对应数字寄存器866中。为继续所述实例，UP数据及XP数据可存储于对应数字寄存器8661及866Y(其中Y＝2)中。数字寄存器866中的数据接着可用于将存储器单元编程到与待存储于存储器单元中的数据数字对应的阈值电压范围。
图9是在操作存储器或含有存储器的系统以实现根据实施例的现有页数据的备份及/或复原(其可包含打算用于在检测到功率损耗事件时编程到存储器的额外数据的备份及/或复原)的方法中所涉及的电路的框图。所述电路可包含数据备份缓冲器972，数据备份缓冲器972包含若干个差分存储单元974，例如，9740到974Z，其中Z为自然数。每一差分存储单元974对应于页缓冲器寄存器组754的相应页缓冲器寄存器756。差分存储单元974可包含一或多个差分存储装置，例如参考图3A到6E所描述。举例来说，在差分存储单元974打算存储来自其对应页缓冲器寄存器756的单个数据数字的情况下，所述差分存储单元974可含有一个差分存储装置。类似地，在差分存储单元974打算存储来自其对应页缓冲器寄存器756的两个数据数字的情况下，所述差分存储单元974可含有两个差分存储装置，且依此类推。
差分存储单元974的数目可对应于经历编程操作的整个存储器单元分组的存储器单元的数目(例如，存储器单元页的存储器单元的数目)，或差分存储单元974的数目可对应于所述存储器单元分组的某一子集的存储器单元的数目(例如，存储器平面的存储器单元的数目)。在差分存储单元974的数目对应于存储器单元分组的某一子集的存储器单元的数目的情况下，数据备份缓冲器972可进一步针对存储器单元分组的每一子集包含额外差分存储单元974组，每一差分存储单元974组以类似方式对应于不同相应页缓冲器寄存器756组。
差分存储单元974可经配置以接收其对应页缓冲器寄存器756的数据值的指示，此可包含差分存储单元974的每一差分存储装置经配置以接收所述页缓冲器寄存器756的对应数字寄存器866的数据值的指示。数据值的指示可从对应页缓冲器寄存器756接收，或其可从控制逻辑116接收，举例来说，且数据值的指示可包含互补指示。
图9的电路可进一步包含地址备份缓冲器976，地址备份缓冲器976可包含若干个差分存储装置978，例如，9780到978A，其中A为自然数。差分存储装置978的数目可对应于地址的数字的数目，所述地址对应于将针对对应差分存储单元974组使用页缓冲器寄存器756来编程的存储器单元。在图9中所描绘的差分存储单元974的数目对应于编程操作的存储器单元分组的某一子集的存储器单元的数目的情况下，地址备份缓冲器976可进一步针对与存储器单元分组的相应子集对应的每一地址包含额外差分存储装置978组。编程操作的存储器单元分组的每一子集可对应于相应存储器单元块的存储器单元，所述相应存储器单元块可相同于或不同于存储器单元分组的不同子集的相应存储器单元块。差分存储装置978组可经配置以从地址寄存器114或从控制逻辑116接收其对应地址的数字的数据值的指示，举例来说，且数据值的指示可包含互补指示。
图9的电路可进一步包含电源故障检测器980，电源故障检测器980可表示控制逻辑116的功能。电源故障检测器980可经配置以将电源故障的指示(其可包含电源故障的指示的补集)提供到数据备份缓冲器972及地址备份缓冲器976。电源故障检测器980可进一步经配置以将电源故障的指示提供到差分存储装置982，差分存储装置982可经配置以存储差分存储装置978组(例如，9780到978A)是否存储在指示功率损耗时经编程的存储器单元的地址的指示(例如，从电源故障检测器980接收)。在图9中所描绘的差分存储单元974的数目对应于编程操作的存储器单元分组的某一子集的存储器单元的数目的情况下，电源故障检测器980可类似地与额外差分存储装置982(例如，地址备份缓冲器976的每一相应差分存储装置978组中的一者)通信。差分存储单元974、差分存储装置978及差分存储装置982的相应差分存储装置可全部表示差分存储装置阵列140的差分存储装置。
在存储器的电源接通期间，电源故障检测器980可进一步经配置以响应于差分存储装置982的数据值而设定状态寄存器122的标志寄存器986。可针对地址备份缓冲器976的每一差分存储装置978组存在对应标志寄存器986，例如，针对可存储于地址备份缓冲器976中的每一地址或每一差分存储装置982的对应标志寄存器986。
图9的电路可进一步包含地址比较器984，地址比较器984可表示控制逻辑116的功能。地址比较器984可经配置以将地址寄存器114的地址与存储于地址备份缓冲器976中的一或若干地址进行比较以响应于可(举例来说)经执行以将数据复原到存储器单元阵列的读取操作而确定从来自数据备份缓冲器972的差分存储单元974组读取数据还是从来自页缓冲器寄存器组754的页缓冲器寄存器756组读取数据。
图10是根据实施例的操作含有差分存储装置的存储器的方法的流程图。在1001处，可获得指示存储于对应于地址的多个存储器单元中的相应数据值(例如，现有数据值)的信息。举例来说，所述信息可指示存储于多个存储器单元中的每一存储器单元中的现有(例如，下部)数据页的相应数据值，所述多个存储器单元打算经历编程操作以进一步将后续(例如，上部)数据页存储到那些存储器单元。对于一些实施例，指示存储于存储器单元中的数据值的信息可包含一个以上数据数字。举例来说，存储器单元在经历编程操作以将额外数据存储到所述存储器单元之前可已经存储与一个以上数据数字对应的数据值。指示相应数据值的信息可直接从数据源(例如页缓冲器寄存器组)获得，或其可与数据源解耦且存储于一或多个锁存器中，举例来说。指示相应数据值的信息可由用于每一数据数字的一或多个控制信号表示。所述多个存储器单元可包含在单个编程操作期间经编程的存储器单元逻辑页的每一存储器单元，或对应于地址的所述多个存储器单元可含有(例如，可仅含有)那些存储器单元的某一子集(例如，某一适当子集)。
使用经配置以编程为MLC存储器单元的存储器单元的实例，可在编程其第二数据数字(例如，位)之前将第一数据数字(例如，位)编程到存储器单元。如典型情况，在第一数据数字(例如，现有数据页)的编程与第二数据数字(例如，后续数据页)的编程之间可存在对其它存储器单元(例如含有所述多个存储器单元的同一串联连接的存储器单元串中的其它存储器单元)的数个介入编程操作。指示存储于所述多个存储器单元中的相应数据值的信息可通过在执行编程操作以存储第二数据数字之前从所述多个存储器单元中的每一存储器单元读取第一数据数字获得。替代地，指示存储于所述多个存储器单元中的相应数据值的信息仍可从现有编程操作获得。
在1003处，可将额外数据(例如，后续数据值)编程到所述多个存储器单元。继续MLC编程的实例，可将后续数据页(例如，第二数字)编程到所述多个存储器单元。在1005处，确定在编程额外数据时是否指示功率损耗。功率损耗可(举例来说)由从一个逻辑电平转变到不同逻辑电平的控制信号指示。如果在1005处未指示功率损耗，那么额外数据的编程可在正常操作下继续进行直到编程操作完成，且可在1007处结束。如果在1005处指示功率损耗，那么过程可继续进行到1009。
在1009处，可响应于指示存储于所述多个存储器单元中的相应数据值的信息而编程根据实施例的第一多个差分存储装置。举例来说，所述第一多个差分存储装置可对应于图9的差分存储单元974组的差分存储装置，例如，针对存储器单元的相应现有数据值的每一数字的一个差分存储装置。如此，所述第一多个差分存储装置可存储所述多个存储器单元的现有数据值。针对在单个编程操作期间编程的存储器单元逻辑页或那些存储器单元的某一子集的每一存储器单元、针对所述存储器单元的现有数据值的每一数字可存在相应差分存储装置。如此，所述多个存储器单元中的每一存储器单元的现有页数据的数字可在功率损耗的事件中存储到用于所述现有页数据数字的其相应差分存储装置的一对栅极连接的非易失性存储器单元。如针对一些实施例所述，将存储器单元的现有页数据存储到一对栅极连接的非易失性存储器单元未必需要编程所述对栅极连接的非易失性存储器单元中的存储器单元，例如，其中一个数据值通过存储器单元中的一者的编程来指示，且其它数据值通过缺少对存储器单元中的任一者的编程来指示。
另外在1009处，可响应于地址而(例如)以与针对所述第一多个差分存储装置所描述的方式类似的方式编程根据实施例的第二多个差分存储装置。举例来说，所述第二多个差分存储装置可对应于图9的差分存储装置978组。如此，所述第二多个差分存储装置可存储地址。另外，可响应于具有特定值而(例如)以与针对所述第一多个差分存储装置所描述的方式类似的方式编程根据实施例的第三差分存储装置。举例来说，第三差分存储装置可对应于差分存储装置982，且可在1005处的功率损耗的指示之前具有第一值(例如，逻辑低值)且可经编程以在1005处的功率损耗的指示之后具有第二值(例如，逻辑高值)。
虽然图10的前述论述涉及将现有数据编程到差分存储装置，但各种实施例还可(例如)与编程现有数据同时地将额外数据编程到差分存储装置。如此，任选地在1011处，可响应于指示用于根据实施例的第四多个差分存储装置的额外数据的相应数据值的信息而编程所述多个存储器单元。举例来说，所述第四多个差分存储装置可对应于图9的差分存储单元974组的差分存储装置，例如，针对存储器单元的相应现有数据值的每一数字的一个差分存储装置。如此，所述第四多个差分存储装置可存储打算编程到所述多个存储器单元的额外数据的一或多个数字。以此方式，如果在编程操作期间检测到功率损耗事件，那么复原打算编程到存储器单元中的所有数据可为可能的。
如先前所述，与典型存储器单元阵列的编程相比较，编程时间可缩短，使得在不需要如通常用于从功率损耗事件恢复的额外保持电容或其它辅助能量存储装置的情况下获得差分存储装置的栅极连接的非易失性存储器单元的充分编程可为可能的。因此，对于一些实施例，差分存储装置的电压节点可缺乏与能量存储装置的连接。
可针对编程操作的额外多个存储器单元同时执行图10的过程。举例来说，在1001处的所述多个存储器单元对应于编程操作的所有存储器单元的恰当子集的情况下，额外多个存储器单元可对应于那些存储器单元的相应剩余子集。在此情景中，每一多个存储器单元可对应于相应地址，且这些多个存储器单元中的每一者可对应于与1009处的所述第一多个差分存储装置对应的相应多个差分存储装置、与1009处的所述第二多个差分存储装置对应的相应多个差分存储装置及与1009处的第三差分存储装置对应的相应差分存储装置以及任选地与1011处的所述第四多个差分存储装置对应的相应多个差分存储装置。
图11是根据另一实施例的操作含有差分存储装置的存储器的方法的流程图。图11的方法可进一步涉及在存储器外部的装置(例如，外部控制器)的动作。
在1101处，可初始化存储器以用于操作，此可为存储器的复位或电源接通的结果，或可为在指示功率损耗事件之后电力供应器返回到某一标称值的结果。在1103处，可确定标志寄存器是否经设定，例如，具有特定值。举例来说，标志寄存器可为状态寄存器122的标志寄存器986，且作为存储器的初始化的一部分，差分存储装置982的值可传送到标志寄存器986。替代地，标志寄存器可表示差分存储装置982。存储器的内部控制器(例如，控制逻辑116)或在存储器外部的控制器(例如，处理器130)接着可读取标志寄存器以确定其值。如果标志寄存器未经设定，例如，具有指示在针对存储器的对应地址的编程操作期间未检测到功率损耗事件的值，那么存储器的正常操作可在1105处继续。如果标志寄存器经设定，例如，具有指示在针对存储器的对应地址的编程操作期间检测到功率损耗事件的值，那么过程可继续进行到1107。
在1107处，可(例如)由内部或外部控制器从对应于标志寄存器的第一多个差分存储装置读取包括存储器的第一地址(例如，物理地址)的地址数据。所述第一多个差分存储装置可表示差分存储装置978组。所述地址数据可进一步包括存储器的额外地址。举例来说，第一地址可对应于特定存储器平面的存储器单元块，且额外地址可对应于不同存储器平面的存储器单元块。每一额外地址可具有对应标志寄存器。
在1109处，可将数据从对应于标志寄存器的第二多个差分存储装置复制到存储器单元阵列的对应于存储器的第二地址(例如，物理地址)(例如，其可不同于第一地址)的第一多个存储器单元(例如，非易失性存储器单元)。所述第二多个差分存储装置可表示差分存储单元974组的差分存储装置。举例来说，差分存储单元974组可含有数目与所述第一多个存储器单元中的存储器单元的数目相等的差分存储单元974，且差分存储单元974组的每一差分存储单元974可针对待存储到所述第一多个存储器单元中的存储器单元的每一数据数字含有一个差分存储装置。待存储到所述第一多个存储器单元中的存储器单元的数据数字可包含在执行其中指示功率损耗事件(例如，触发将数据存储到第二多个差分存储装置的功率损耗事件)的编程操作之前存储到第二多个存储器单元中的存储器单元的现有数据的一或多个数字，且可进一步包含打算在执行所述编程操作时存储到所述第二多个存储器单元中的存储器单元的额外数据的一或多个数字。
连同将数据从所述第二多个差分存储装置复制到对应于第二地址的所述第一多个存储器单元，可将数据从与第一地址有关的存储器单元复制到与第二地址有关的其它存储器单元。举例来说，如果第一地址对应于特定存储器单元块的特定存储器单元物理页，那么来自所述第二多个差分存储装置的数据可复制到不同存储器单元块的存储器单元物理页。在此实例中，来自特定存储器单元块的剩余存储器单元物理页(例如，特定存储器单元块的除特定存储器单元物理页以外的所有存储器单元物理页)的数据也可复制到不同存储器单元块的剩余物理页。
在可发生在完成复制数据之后的1111处，可将引用第一地址的映射表条目更新为引用(例如，以替代地引用)第二地址。举例来说，在存储器的逻辑到物理映射中，映射表可含有指示存储器的什么物理地址对应于利用存储器的系统的逻辑地址的条目，且可包含逻辑地址及其对应物理地址两者。表1提供映射表的一个经简化实例。
表1
逻辑地址 物理地址
LogAddr<sub>0</sub> PhyAddr<sub>A</sub>
LogAddr<sub>1</sub> PhyAddr<sub>B</sub>
LogAddr<sub>2</sub> PhyAddr<sub>C</sub>
考虑其中在编程操作之前物理地址PhyAddrB对应于逻辑地址LogAddr1的实例，其中在将额外数据编程到对应于物理地址PhyAddrB的存储器单元期间指示功率损耗事件。物理地址PhyAddrB的用于存储器单元的数据(例如，现有数据的数字及任选地额外数据的数字)可响应于在额外数据的编程期间功率损耗的指示而存储到第二多个差分存储装置，如参考图10所描述。在1101处的后续初始化之后，来自所述第二多个差分存储装置的数据可在1109处复制到对应于物理地址PhyAddrD的多个存储器单元。接着可在1111处更新表1的映射以用物理地址PhyAddrD替换物理地址PhyAddrB，例如表2中所证明。
表2
逻辑地址 物理地址
LogAddr<sub>0</sub> PhyAddr<sub>A</sub>
LogAddr<sub>1</sub> PhyAddr<sub>D</sub>
LogAddr<sub>2</sub> PhyAddr<sub>C</sub>
对于其中与第一地址有关的数据还复制到与第二地址有关的存储器单元的实施例，还可执行映射表的其它条目的类似更新以指示此数据的重定位。然而，映射表可含有水平高于第一地址及第二地址的物理地址。举例来说，在第一地址对应于特定存储器单元块的存储器单元物理页的情况下，映射表可仅包含特定存储器单元块的物理地址及对应逻辑块地址。在此实施例中，更新映射表可用含有对应于第二地址的存储器单元的存储器单元块的物理地址替换特定存储器单元块的物理地址。
如先前所述，映射表可含纳于存储器内，使得可由存储器的内部控制器执行更新，或映射表可在存储器外部，使得可由在存储器外部的控制器执行更新。对于此实施例，外部控制器可在1108处读取地址数据以确定第一地址的值，且外部控制器可在1109处将第二地址提供到存储器以用于复制数据。
在1113处，可擦除来自对应于第一地址的所述第二多个存储器单元的数据。所述过程接着可继续进行到1105以继续存储器的正常操作。
如所述，地址数据可含有存储器的多个地址。对于此实施例的每一地址，可将数据从对应于所述地址的多个差分存储装置复制到对应于不同地址的多个存储器单元，可更新对应映射表条目，且可从对应于所述地址的多个存储器单元擦除数据。可顺序地执行这些动作，例如，可针对地址数据的地址中的一者执行、接着针对地址数据的另一地址执行1109到1113的过程。替代地，可同时执行这些动作，例如，可针对地址数据的地址中的一个以上地址并行地执行1109到1113的过程。
总结
尽管本文中已图解说明及描述特定实施例，但所属领域的技术人员将了解，经计算以实现相同目的的任何任何布置均可替代所展示的特定实施例。所属领域的技术人员将明了实施例的许多更改形式。因此，本申请案打算涵盖实施例的任何更改形式或变化形式。

Claims (21)

1.一种操作存储器的方法，其包括：
获得指示存储于所述存储器的对应于地址的多个存储器单元中的相应数据值的信息；
将额外数据编程到所述多个存储器单元；
确定在将所述额外数据编程到所述多个存储器单元时是否指示对所述存储器的功率损耗；及
如果指示对所述存储器的功率损耗，那么：
响应于指示存储于所述多个存储器单元中的所述相应数据值的所述信息而编程第一多个差分存储装置；
响应于所述地址而编程第二多个差分存储装置；及
将第三差分存储装置编程为具有特定值。
2.根据权利要求1所述的方法，其进一步包括：
其中编程所述第一多个差分存储装置中的差分存储装置包括：
响应于指示存储于所述多个存储器单元中的对应存储器单元中的所述相应数据值的相应数字的信息而选择性地编程所述差分存储装置的一对栅极连接的非易失性存储器单元中的一个存储器单元；
其中所述差分存储装置的所述对栅极连接的非易失性存储器单元中的所述一个存储器单元的阈值电压与所述差分存储装置的所述对栅极连接的非易失性存储器单元中的另一存储器单元的阈值电压的所得组合表示指示存储于所述多个存储器单元中的所述对应存储器单元中的所述相应数据值的所述数字的所述信息；其中编程所述第二多个差分存储装置中的差分存储装置包括：
响应于指示所述地址的对应数字的信息而选择性地编程所述差分存储装置的一对栅极连接的非易失性存储器单元中的一个存储器单元；
其中所述差分存储装置的所述对栅极连接的非易失性存储器单元中的所述一个存储器单元的阈值电压与所述差分存储装置的所述对栅极连接的非易失性存储器单元中的另一存储器单元的阈值电压的所得组合表示指示所述地址的所述对应数字的所述信息；且
其中编程所述第三差分存储装置包括：
编程所述第三差分存储装置的一对栅极连接的非易失性存储器单元中的一个存储器单元；
其中所述第三差分存储装置的所述对栅极连接的非易失性存储器单元中的所述一个存储器单元的阈值电压与所述第三差分存储装置的所述对栅极连接的非易失性存储器单元中的另一存储器单元的阈值电压的所得组合表示所述特定值。
3.根据权利要求1所述的方法，其进一步包括：
如果指示对所述存储器的功率损耗，那么：
响应于指示用于所述多个存储器单元的所述额外数据的相应数据值的信息而编程第四多个差分存储装置。
4.根据权利要求1所述的方法，其中编程特定差分存储装置包括编程所述特定差分存储装置的一对栅极连接的非易失性存储器单元中的一个存储器单元，其中所述特定差分存储装置选自由所述第一多个差分存储装置中的差分存储装置、所述第二多个差分存储装置中的差分存储装置及所述第三差分存储装置组成的群组，且其中编程所述对栅极连接的非易失性存储器单元中的所述一个存储器单元包括：
将第一电压电平施加到所述对栅极连接的非易失性存储器单元中的所述一个存储器单元的第一源极/漏极且施加到所述对栅极连接的非易失性存储器单元中的另一存储器单元的第一源极/漏极；
将高于所述第一电压电平的第二电压电平施加到所述对栅极连接的非易失性存储器单元中的所述一个存储器单元的栅极且施加到所述对栅极连接的非易失性存储器单元中的所述另一存储器单元的栅极；
将高于所述第一电压电平且低于所述第二电压电平的第三电压电平施加到所述对栅极连接的非易失性存储器单元中的所述一个存储器单元的第二源极/漏极；及
将所述第一电压电平施加到所述对栅极连接的非易失性存储器单元中的所述另一存储器单元的第二源极/漏极。
5.根据权利要求4所述的方法，其中所述第一电压电平、所述第二电压电平及所述第三电压电平的组合经选择以致使电荷在所述一个存储器单元的编程期间积累在所述一个存储器单元的数据存储结构中。
6.一种操作存储器的方法，其包括：
获得指示存储于所述存储器的对应于地址的多个存储器单元中的相应数据值的信息，每一相应数据值包括一个以上数据数字；
将额外数据编程到所述多个存储器单元；
确定在将所述额外数据编程到所述多个存储器单元时是否指示对所述存储器的功率损耗；及
如果指示对所述存储器的功率损耗，那么：
响应于指示存储于所述多个存储器单元中的所述相应数据值的所述信息而编程第一多个差分存储装置，使得所述第一多个差分存储装置的第一子集响应于存储于所述多个存储器单元中的所述相应数据值中的每一者的特定数据数字而被编程且所述第一多个差分存储装置的不同子集响应于存储于所述多个存储器单元中的所述相应数据值中的每一者的不同数据数字而被编程；
响应于所述地址而编程第二多个差分存储装置；及
将第三差分存储装置编程为具有特定值。
7.根据权利要求6所述的方法，其中所述多个存储器单元为第一多个存储器单元，所述地址为第一地址，且所述额外数据为第一额外数据，所述方法进一步包括：
获得指示存储于所述存储器的对应于第二地址的第二多个存储器单元中的相应数据值的信息，所述第二多个存储器单元的每一相应数据值包括一个以上数据数字；
将第二额外数据编程到所述第二多个存储器单元；
确定在将所述第二额外数据编程到所述第二多个存储器单元时是否指示对所述存储器的功率损耗；及
如果在将所述第二额外数据编程到所述第二多个存储器单元时指示对所述存储器的功率损耗，那么：
响应于指示存储于所述第二多个存储器单元中的所述相应数据值的所述信息而编程第四多个差分存储装置，使得所述第四多个差分存储装置的第一子集响应于存储于所述第二多个存储器单元中的所述相应数据值中的每一者的特定数据数字而被编程且所述第四多个差分存储装置的不同子集响应于存储于所述第二多个存储器单元中的所述相应数据值中的每一者的不同数据数字而被编程；
响应于所述第二地址而编程第五多个差分存储装置；及
将第六差分存储装置编程为具有特定值。
8.根据权利要求7所述的方法，其中同时发生将所述第一额外数据编程到所述第一多个存储器单元与将所述第二额外数据编程到所述第二多个存储器单元。
9.根据权利要求7所述的方法，其中确定在将所述第一额外数据编程到所述第一多个存储器单元时指示对所述存储器的功率损耗会确定在将所述第二额外数据编程到所述第二多个存储器单元时指示对所述存储器的功率损耗。
10.根据权利要求6所述的方法，其中编程特定差分存储装置包括编程所述特定差分存储装置的一对栅极连接的非易失性存储器单元中的一个存储器单元，其中所述特定差分存储装置选自由所述第一多个差分存储装置中的差分存储装置、所述第二多个差分存储装置中的差分存储装置及所述第三差分存储装置组成的群组。
11.一种操作存储器的方法，其包括：
获得指示存储于所述存储器的对应于所述存储器的第一地址的第一多个存储器单元中的相应数据值的信息；
将额外数据编程到所述多个存储器单元；
确定在将所述额外数据编程到所述第一多个存储器单元时是否指示对所述存储器的功率损耗；及
如果指示对所述存储器的功率损耗，那么：
响应于指示存储于所述第一多个存储器单元中的所述相应数据值的所述信息而编程第一多个差分存储装置；
响应于所述第一地址而编程第二多个差分存储装置；
将第三差分存储装置编程为具有特定值；且
在编程所述第一多个差分存储装置之后，在编程所述第二多个差分存储装置之后且在编程所述第三差分存储装置之后：
初始化所述存储器的操作；
确定所述第三差分存储装置是否具有所述特定值；
如果所述第三差分存储装置具有不同于所述特定值的值，那么继续所述存储器的正常操作；且
如果所述第三差分存储装置具有所述特定值，那么：
从所述第二多个差分存储装置读取包括所述存储器的所述第一地址的地址数据；
将数据从所述第一多个差分存储装置复制到对应于所述存储器的第二地址的第二多个存储器单元；
将引用所述第一地址的映射表条目更新为引用所述第二地址；及
从所述第一多个存储器单元擦除数据。
12.根据权利要求11所述的方法，其中确定所述第三差分存储装置是否具有所述特定值包括：将所述第三差分存储装置的所述值传送到所述存储器的状态寄存器的标志寄存器，且确定所述标志寄存器是否具有所述特定值。
13.根据权利要求12所述的方法，其中确定所述标志寄存器是否具有所述特定值包括使用在所述存储器外部的控制器来读取所述标志寄存器。
14.根据权利要求13所述的方法，其中读取所述地址数据包括读取所述地址数据且将所述地址数据传送到在所述存储器外部的所述控制器。
15.根据权利要求11所述的方法，其中将所述数据从所述第一多个差分存储装置复制到对应于所述存储器的所述第二地址的所述第二多个存储器单元进一步包括：将数据从与所述第一地址有关且与所述第一多个存储器单元互斥的存储器单元复制到与所述第二地址有关且与所述第二多个存储器单元互斥的其它存储器单元。
16.根据权利要求15所述的方法，其中将所述数据从与所述第一地址有关且与所述第一多个存储器单元互斥的所述存储器单元复制到与所述第二地址有关且与所述第二多个存储器单元互斥的所述其它存储器单元包括：将数据从与所述第一多个存储器单元相同的存储器单元块的存储器单元复制到与所述第二多个存储器单元相同的存储器单元块的存储器单元。
17.根据权利要求11所述的方法，其进一步包括：
其中编程所述第一多个差分存储装置中的特定差分存储装置包括编程所述差分存储装置的一对栅极连接的非易失性存储器单元中的一个存储器单元；
其中编程所述第二多个差分存储装置中的特定差分存储装置包括编程所述差分存储装置的一对栅极连接的非易失性存储器单元中的一个存储器单元；且
其中编程所述第三差分存储装置包括编程所述第三差分存储装置的一对栅极连接的非易失性存储器单元中的一个存储器单元。
18.根据权利要求11所述的方法，其中将所述第三差分存储装置编程为具有所述特定值包括编程所述第三差分存储装置的一对栅极连接的非易失性存储器单元中的一个存储器单元，且其中编程所述对栅极连接的非易失性存储器单元中的所述一个存储器单元包括：
将第一电压电平施加到所述对栅极连接的非易失性存储器单元中的所述一个存储器单元的第一源极/漏极且施加到所述对栅极连接的非易失性存储器单元中的另一存储器单元的第一源极/漏极；
将高于所述第一电压电平的第二电压电平施加到所述对栅极连接的非易失性存储器单元中的所述一个存储器单元的栅极且施加到所述对栅极连接的非易失性存储器单元中的所述另一存储器单元的栅极；
将高于所述第一电压电平且低于所述第二电压电平的第三电压电平施加到所述对栅极连接的非易失性存储器单元中的所述一个存储器单元的第二源极/漏极；及
将所述第一电压电平施加到所述对栅极连接的非易失性存储器单元中的所述另一存储器单元的第二源极/漏极。
19.根据权利要求18所述的方法，其中所述第一电压电平、所述第二电压电平及所述第三电压电平的组合经选择以致使电荷在所述一个存储器单元的编程期间积累在所述一个存储器单元的数据存储结构中。
20.根据权利要求13所述的方法，其中所述第一电压电平、所述第二电压电平及所述第三电压电平的所述组合进一步经选择以抑制在一个存储器单元的编程期间另一存储器单元的数据存储结构中的电荷积累。
21.一种存储器，其包括：
存储器单元阵列；
差分存储装置阵列；及
控制器，其用于存取所述存储器单元阵列及所述差分存储装置阵列，其中所述控制器经配置以致使所述存储器执行根据权利要求1到20中任一权利要求所述的方法。
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