CN111259612A - 基于半集总拓扑的可重构带通滤波器芯片及其设计方法 - Google Patents

Abstract

本发明涉及基于半集总拓扑的可重构带通滤波器芯片及其设计方法。芯片包括半集总拓扑、GaAs FET管拓扑、输入端PAD和输出端PAD。半集总拓扑包括依次串联连接的第一串联耦合电容、第二串联耦合电容、第三串联耦合电容、第四串联耦合电容、并联在第一串联耦合电容和第二串联耦合电容之间的节点上的第一组半集总谐振器、并联在第二串联耦合电容与第三串联耦合电容之间的节点上的第二组半集总谐振器以及并联在第三串联耦合电容与第四串联耦合电容之间的节点上的第三组半集总谐振器。本发明能够解决现有技术中存在的良好的可重构性能必须牺牲滤波器尺寸的难题，在保持可重构滤波器良好性能的同时，尽可能地实现高度集成化。

Description

基于半集总拓扑的可重构带通滤波器芯片及其设计方法

技术领域

本发明涉及集成电路技术领域，具体涉及一种基于半集总拓扑的可重构带通滤波器芯片及其设计方法。

背景技术

随着现代天线通信系统的飞速发展，频谱拥挤的矛盾日益突出。由于手持便携设备的普及，接收机向小型化和集成化发展，多种通信指标并存的情况日益明显。现在的便携设备需要能够适应不同频段的移动通信。传统做法是设计多个接收机，他们共用天线，每个接收机通过一个滤波器来选择信号，然后通过开关来进行频带之间的切换。但是这样的设计需要较多的开关和滤波器。然而可调滤波器的出现，为这个难题提供了一个很好的解决办法，通过在通信设备中添加频率可调滤波器，可以实现对不同频率信号的接收。可调滤波器具有中心频率可调、通带带宽可调和传输零点可调等功能。可以根据系统要求指标，通过外部控制电路进行相应的改变，其频率和带宽对于整个系统具有很好的灵活性，同时可以有效的减少接收机中使用的滤波器数量、系统损耗和整体费用，很好的适应了天线通信系统的发展要求。对于集成在微带线结构上的微带可调滤波器，因其拥有加工工艺方便快捷、设计成本低和性能好等特点，逐渐成为微波领域的研究热点。微带可调滤波器尺寸的大小和性能的好坏将对未来通信设备发展起到关键性影响。

微波滤波器作为无线通讯系统中的核心组成器件，在射频通信链路中起着频带选择即滤出带外信号的作用。在发射链路中它可以提高发射机的邻道功率抑制比，减少对其他通信接收设备的干扰。在接收链路中，一个性能优良的滤波器在超外差结构的接收机中可以抑制镜频信号和其他频带的杂波，在满足最小的接收信噪比前提下，提高接收系统的抗干扰性能。伴随着现阶段无线通讯技术的迅猛发展，微波滤波器也迎来了巨大的挑战，系统尺寸越来越小，给滤波器留下的空间也随之减小。尤其是现在的移动通信系统覆盖了越来越多的频段，以至于滤波器的数量成倍的增加。在这种情况下，如何实现滤波器的小型化以及电可调特性逐渐引起了人们的重视。电可调滤波器一般是将有源射频开关或者变容二极管，射频微机电系统等基础元件集成在无源微波滤波器中。通过改变可调器件的属性进而影响滤波器的频率选择特性，从而实现微波滤波器的电可调特性。然而，可调滤波器被认为可以在降低微波系统复杂性的同时实现多个频带的切换能力。但是，传统的可调滤波器是采用印刷电路板(PCB)处理设计的，这会使电路尺寸太大而无法实现电路系统集成。

因此，如何在保持可重构滤波器的良好性能的同时尽可能地实现高度集成化已经成为急需解决的技术问题。

发明内容

本发明的目的在于提供一种基于半集总拓扑的可重构带通滤波器芯片及其设计方法，该可重构带通滤波器芯片及其设计方法能够解决现有技术中存在的良好的可重构性能必须牺牲滤波器尺寸的难题，在保持可重构滤波器良好性能的同时，尽可能地实现高度集成化。

为实现上述目的，本发明采用了以下技术方案：

基于半集总拓扑的可重构带通滤波器芯片，包括半集总拓扑、GaAs FET管拓扑、输入端PAD和输出端PAD。

所述半集总拓扑包括依次串联连接的第一串联耦合电容、第二串联耦合电容、第三串联耦合电容、第四串联耦合电容、并联在第一串联耦合电容和第二串联耦合电容之间的节点上的第一组半集总谐振器、并联在第二串联耦合电容与第三串联耦合电容之间的节点上的第二组半集总谐振器以及并联在第三串联耦合电容与第四串联耦合电容之间的节点上的第三组半集总谐振器；所述第一组半集总谐振器包括并联连接的第一并联MIM电容和第一MET短截线；所述第二组半集总谐振器包括并联连接的第二并联MIM电容和第二MET短截线；所述第三组半集总谐振器包括并联连接的第三并联MIM电容和第三MET短截线。

所述GaAs FET管拓扑包括并联在第一串联耦合电容与第二串联耦合电容之间的节点上的第一GaAs FET管、并联在第二串联耦合电容与第三串联耦合电容之间的节点上的第二GaAs FET管和并联在第三串联耦合电容与第四串联耦合电容之间的节点上的第三GaAs FET管。

进一步的，所述第一MET短截线，第二MET短截线，第三MET短截线的长度均小于四分之一波长。

进一步的，所述第一并联MIM电容、第二并联MIM电容和第三并联MIM电容均采用平行板电容，所述平行板电容由金属-绝缘体-金属堆叠而成。

进一步的，所述输入端PAD、输出端PAD、半集总拓扑和GaAs FET管拓扑均采用微波单片集成电路工艺中的0.25um GaAs pHEMT工艺制造，所述0.25um GaAs pHEMT工艺中的GaAs衬底的介电常数为12.9，损耗角正切值为0.001，厚度为0.1mm；所述GaAs衬底上设有接地焊盘。

进一步的，所述第一串联耦合电容和第二串联耦合电容之间、第二串联耦合电容和第三串联耦合电容之间、第三串联耦合电容和第四串联耦合电容之间均通过50欧姆MET传输线相连。

进一步的，所述第一GaAs FET管、第二GaAs FET管和第三GaAs FET管均采用GaAsFET管；该GaAs FET管的栅宽为120um、栅指数为8，在该GaAs FET管的栅极偏压为0V时，其沟道是开启的，处在低阻状态；在该GaAs FET管的栅极偏压为-5V时，其沟道是关闭的，处在高阻状态；该GaAs FET管的栅极接偏置电压V_C1，源极通过接地焊盘700接地。

进一步的，所述第一MET短截线、第二MET短截线和第三MET短截线通过接地焊盘接地。

本发明还涉及一种上述基于半集总拓扑的可重构带通滤波器芯片的设计方法，该可重构带通滤波器芯片的设计方法包括以下步骤：

(1)确定可重构带通滤波器芯片的带通滤波器原型为电容性耦合并联谐振器的结构，并根据隔离度和插入损耗的指标要求，确定带通滤波器原型的阶数为3；所述带通滤波器原型包括依次串联的电容C₁、电容C₂、电容C₃和电容C₄；所述电容C₁与电容C₂之间的节点与地之间设有并联连接的电感L1与电容C₅，电容C₂与电容C₃之间的节点与地之间设有并联连接的电感L₂与电容C₆，电容C₃与电容C₄之间的节点与地之间设有并联连接的电感L₃与电容C₇。

(2)设定电感L₁、电感L₂和电感L₃的电感值均为L，并采用公式(1)-(5)求得电容C₁～C₇的电容值：

其中，ω₀＝2πf₀,f₀是带通滤波器原型通带的中心频率；FBW表示相对分数带宽；Z₀是50Ω的特性阻抗；g₀，g₁和g₂是所选滤波器原型的值，三者均为常量；J₀₁，J₀₂为导纳变换器常数。

在实际设计过程中，可以先预设一个电感值L。基于芯片尺寸，优化难度和GaAs工艺的版图设计规则之间的综合考虑，确定LC并联谐振器内的预设电感值L。采用公式(1)-(5)，可以由期望的中心频率和可调滤波器的FBW推导出串联耦合电容器C₁-C₄和并联谐振器中的电容C₅-C₇。

(3)将带通滤波器原型中的电感L₁～L₃均采用MET短截线来替代，并采用公式(6)和公式(7)，求得MET短截线的特性导纳Y₀₀：

同时，采用公式(8)和公式(9)，求出MET短截线的电气长度θ₀₀：

其中，C₀表示第三组半集总谐振器的中的等效电容。

(4)在每个MET短截线上，分别并联一个GaAs FET管，每一组并联的GaAs FET管与MET短截线构成一个可重构元件，得到可重构带通滤波器芯片的电路原理图。

该可重构元件用于改变片上滤波器的工作频率。当GaAs FET管处于导通状态时，带通滤波器的中心频率为9GHz，如果GaAs FET管处于截止状态时，带通滤波器工作频带的中心频率为10GHz，通过控制GaAs FET管栅极的偏置电压，可以实现频段之间的切换。

(5)根据可重构带通滤波器芯片的电路原理图，根据版图设计规则，调整版图的布线和器件位置，确定最终的版图布局。

具体地说，设计在电路原理图初步设计完成以后，直接对电路原理图进行仿真，得到的仿真结果不准确。因为在电路原理图中，各个元器件的位置分布比较理想化，不涉及版图的布局规则，它们在电路版图中有可能出现重叠，或者距离太近，或者某些分布式元器件的尺寸太大。如果不将这些版图上存在的问题解决，就进行电路原理图的仿真和优化，最终得到的结果会出现误差，甚至是错误的。总之，版图中各个元器件的尺寸及其间距必须符合MMIC生产工艺要求。不同的MMIC工艺生产厂商的版图规则略有不同。版图设计除了要注意电路中各个元器件的位置、尺寸及其间距之外，还要遵守所采用工艺的版图规则。

现如今，在已有的可重构滤波器的设计中，大多数的设计都是基于PCB板级工艺来设计的，由于现有的PCB板级工艺的最小线宽和最小缝隙的限制，这种设计方法难以满足较高频段、较小尺寸、较高集成度的需求，很难将可重构滤波器向更小的尺寸和更高的频段发展。本发明旨在解决现有的可重构滤波器中存在的尺寸过大、频率不高等问题。

本发明所述的可重构带通滤波器芯片的设计过程为：首先基于芯片尺寸，优化难度和GaAs处理的设计规则之间的权衡，确定LC并联谐振器内的电感值。然后，采用公式(1)-(4)，以期望的中心频率和可调滤波器的FBW推导出串联耦合电容器C₁-C₄。其次，利用LC并联谐振器的值，通过公式(6)-(9)，可以求出并联谐振器的电气长度θ₀₀和特性导纳Y₀₀。再次，通过公式(5)从所需的中心频率和可调滤波器的串联耦合电容器C1获得并联谐振电容器C₅-C₇。接着，将短端金属短截线与FET并联，以构成可重配置组件，该可重配置组件用于调整片上滤波器的谐振频率。最后，基于设计预测，使用电磁仿真软件优化了所提出的可调片上滤波器的结构参数。

在上述设计过程中，本发明为了突破PCB板级工艺的屏障及难题，采用GaAs微波单片集成工艺来设计可重构滤波器，该芯片级技术使得可重构滤波器甚至可以在毫米波波段工作。本发明是基于GaAs pHEMT工艺设计的可重构滤波器，该滤波器使用了电容性耦合并联谐振器的带通滤波器电路作为基础，通过使用金属短截线和MIM电容组成的半集总并联谐振器替代传统的LC并联谐振器，并通过控制并联GaAs FET管的栅极偏压来对了工作频段的切换，实现了可重构的性能。

在上述设计过程中，本发明解决的技术难题为：在GaAs工艺中有严格版图设计规则，致使很多可以种类的滤波器结构都无法使用。由于GaAs工艺中的接地层无法改变，因此诸如SIW结构，EBG结构都无法应用于GaAs工艺中。而且GaAs工艺不支持多层的设计，因此，LTCC技术中的一些结构也不能应用在GaAs工艺中。最终为了实现更小的尺寸，本发明选用了上述的半集总拓扑。另外，由于GaAs工艺中的螺旋电感的尺寸过大而且Q值较低，因此，本发明使用金属短截线来替代螺旋电感，实现更小的尺寸和更低的Q值，使得本发明提出的这种结构更适用于GaAs微波单片集成电路中。

本发明的创新点为：为了实现小型化，本发明采用了半集总拓扑，解决了使用螺旋电感导致版图面积过大的问题。另外，本发明通过改变GaAs FET管栅极的偏置电压来实现了可重构的性能。与使用变容二极管的可调滤波器相比，本发明实现了更低的功耗。本发明使用的基于GaAs的单片微波工艺可以实现比PCB更小的尺寸，而且通过使用半集总拓扑能够更进一步的使得本发明中的设计与其他芯片级可重构滤波器相比更加紧凑，使得更高集成度的可重构滤波器的实现成为可能。通过使用金属短截线代替集总电感，可以降低插入损耗并提高滤波器的Q值。与传统的全集总电路相比，本发明通过提出的滤波器的半集总拓扑，可以实现小型化，高Q值和低插入损耗的良好性能，所提出的设计将更适合于GaAs微波片上滤波器结构。

由以上技术方案可知，本发明所述的可重构带通滤波器芯片是基于0.25um GaAspHEMT工艺下实现的，与现有技术相比，本发明通过将现有技术中的螺旋电感用MET短截线来代替，与MIM电容形成一种半集总拓扑结构。和螺旋电感相比，MET短截线尺寸小很多，能够有效减小版图面积。在本发明所述的可重构带通滤波器芯片中，当各个GaAs FET管处于导通状态时，整个可重构带通滤波器芯片的中心频率为8.8GHz，FBW为13.35％，回波损耗为25dB；当各个GaAs FET管处于截止状态时，整个可重构带通滤波器芯片的中心频率为10GHz，FBW在8.89至11.32GHz之间为24.94％，插入损耗为4.1dB，返回损耗为20dB。此外，阻带内的带外抑制水平优于40dB，整个版图的面积为1.0×1.3mm²。与传统的基于PCB工艺的可重构滤波器相比，本发明所述的可重构带通滤波器芯片，具有尺寸小、带外抑制高的优点，适合于小型化、高性能微波电路系统，可广泛应用于无线收发系统、多通道通信系统、可重构电路系统等场合。

附图说明

图1是本发明中可重构带通滤波器芯片的拓扑结构示意图；

图2为本发明中电容性耦合并联谐振器的带通滤波器原型的电路原理图；

图3为使用半集总拓扑的带通滤波器的等效电路图；

图4为使用半集总拓扑的可重构带通滤波器芯片的等效电路图；

图5为GaAs FET管的总栅宽对传输极点的影响图；

图6为加载不同的并联MIM电容器对插入损耗的影响图；

图7为本发明所述的可重构带通滤波器芯片的仿真和测量S参数结果对比图。

其中：

101、第一串联耦合电容，102、第二串联耦合电容，103、第三串联耦合电容，104、第四串联耦合电容，201、第一并联MIM电容，202、第二并联MIM电容，203、第三并联MIM电容，301、第一MET短截线，302、第二MET短截线，303、第三MET短截线，401、第一GaAs FET管，402、第二GaAs FET管，403、第三GaAs FET管，500、输入端PAD，600、输出端PAD，700、接地焊盘。

具体实施方式

下面结合附图对本发明做进一步说明：

如图1所示的一种基于半集总拓扑的可重构带通滤波器芯片，包括半集总拓扑、GaAs FET管拓扑、输入端PAD500和输出端PAD600。

所述半集总拓扑包括依次串联连接的第一串联耦合电容101、第二串联耦合电容102、第三串联耦合电容103、第四串联耦合电容104、并联在第一串联耦合电容101和第二串联耦合电容102之间的节点上的第一组半集总谐振器、并联在第二串联耦合电容102与第三串联耦合电容103之间的节点上的第二组半集总谐振器以及并联在第三串联耦合电容103与第四串联耦合电容104之间的节点上的第三组半集总谐振器。所述第一组半集总谐振器包括并联连接的第一并联MIM电容201和第一MET短截线301；所述第二组半集总谐振器包括并联连接的第二并联MIM电容202和第二MET短截线302；所述第三组半集总谐振器包括并联连接的第三并联MIM电容203和第三MET短截线303。

所述GaAs FET管拓扑包括并联在第一串联耦合电容101与第二串联耦合电容102之间的节点上的第一GaAs FET管401、并联在第二串联耦合电容102与第三串联耦合电容103之间的节点上的第二GaAs FET管402和并联在第三串联耦合电容103与第四串联耦合电容104之间的节点上的第三GaAs FET管403。

所述第一MET短截线301，第二MET短截线302，第三MET短截线303的长度均小于四分之一波长。本发明所述的微波单片开关芯片的MIM电容为平行板电容，是由金属-绝缘体-金属堆叠而成。本发明使用的GaAs工艺中有两层金属层分别为MET1和MET2，MIM电容就是由两层金属层MET1，MET2和之间绝缘体构成的，这样能够大大减小电容在版图中所占的面积。

设第一MET短截线301，第二MET短截线302，第三MET短截线303替代了Q值较低，面积较大的螺旋电感，分别与第一并联MIM电容201、第二并联MIM电容202和第三并联MIM电容203组成了三个半集总的并联谐振器，这种半集总拓扑结构，能够使版图面积更加紧凑，使输入驻波比在通带内更稳定，传输损耗在通带内更小，实现更低插入损耗。

进一步的，所述输入端PAD 500、输出端PAD 600、半集总拓扑和GaAs FET管均采用微波单片集成电路工艺中的0.25um GaAs pHEMT工艺制造，所述0.25um GaAs pHEMT工艺中的GaAs衬底的介电常数为12.9，损耗角正切值为0.001，厚度为0.1mm；所述GaAs衬底上设有接地焊盘。

进一步的，所述第一串联耦合电容101和第二串联耦合电容102之间、第二串联耦合电容102和第三串联耦合电容103之间、第三串联耦合电容103和第四串联耦合电容104之间，均通过50欧姆MET传输线相连。

进一步的，所述第一GaAs FET管401、第二GaAs FET管402和第三GaAs FET管403均采用GaAs FET管，该GaAs FET管的栅宽为120um、栅指数为8，在该GaAs FET管的栅极偏压为0V时，其沟道是开启的，处在低阻状态，在该GaAs FET管的栅极偏压为-5V时，其沟道是关闭的，处在高阻状态。GaAs FET管的栅极接偏置电压V_C1，源极通过接地焊盘700接地。

进一步的，所述第一MET短截线301、第二MET短截线302和第三MET短截线303通过接地焊盘700接地。

本发明还涉及一种上述基于半集总拓扑的可重构带通滤波器芯片的设计方法，该可重构带通滤波器芯片的设计方法包括以下步骤：

(1)确定可重构带通滤波器芯片的带通滤波器原型为电容性耦合并联谐振器的结构，并根据隔离度和插入损耗的指标要求，确定带通滤波器原型的阶数为3。如图2所示，所述带通滤波器原型包括依次串联的电容C₁、电容C₂、电容C₃和电容C₄；所述电容C₁与电容C₂之间的节点与地之间设有并联连接的电感L1与电容C₅，电容C₂与电容C₃之间的节点与地之间设有并联连接的电感L₂与电容C₆，电容C₃与电容C₄之间的节点与地之间设有并联连接的电感L₃与电容C₇。

(2)设定电感L₁、电感L₂和电感L₃的电感值均为L，并采用公式(1)-(5)求得电容C₁～C₇的电容值：

其中，ω₀＝2πf₀,f₀是带通滤波器原型通带的中心频率；FBW表示相对分数带宽；Z₀是50Ω的特性阻抗；g₀，g₁和g₂是所选滤波器原型的值，三者均为常量；J₀₁，J₀₂为导纳变换器常数。

在实际设计过程中，可以先预设一个电感值L。基于芯片尺寸，优化难度和GaAs工艺的版图设计规则之间的综合考虑，确定LC并联谐振器内的预设电感值L。采用公式(1)-(5)，可以由期望的中心频率和可调滤波器的FBW推导出串联耦合电容器C₁-C₄和并联谐振器中的电容C₅-C₇。

(3)将带通滤波器原型中的电感L₁～L₃均采用MET短截线来替代，得到如图3所示的使用半集总拓扑的带通滤波器的等效电路图，并采用公式(6)和公式(7)，求得MET短截线的特性导纳Y₀₀：

同时，采用公式(8)和公式(9)，求出MET短截线的电气长度θ₀₀：

其中，C₀表示第三组半集总谐振器的中的等效电容。

(4)在每个MET短截线上，分别并联一个GaAs FET管，每一组并联的GaAs FET管与MET短截线构成一个可重构元件，得到如图4所示的可重构带通滤波器芯片的电路原理图。

该可重构元件用于改变片上滤波器的工作频率。当GaAs FET管处于导通状态时，带通滤波器的中心频率为9GHz，如果GaAs FET管处于截止状态时，带通滤波器工作频带的中心频率为10GHz，通过控制GaAs FET管栅极的偏置电压，可以实现频段之间的切换。

(5)根据如图4所示的可重构带通滤波器芯片的电路原理图，根据版图设计规则，调整版图的布线和器件位置，确定最终的版图布局。

具体地说，设计在电路原理图初步设计完成以后，直接对电路原理图进行仿真，得到的仿真结果不准确。因为在电路原理图中，各个元器件的位置分布比较理想化，不涉及版图的布局规则，它们在电路版图中有可能出现重叠，或者距离太近，或者某些分布式元器件的尺寸太大。如果不将这些版图上存在的问题解决，就进行电路原理图的仿真和优化，最终得到的结果会出现误差，甚至是错误的。总之，版图中各个元器件的尺寸及其间距必须符合MMIC生产工艺要求。不同的MMIC工艺生产厂商的版图规则略有不同。版图设计除了要注意电路中各个元器件的位置、尺寸及其间距之外，还要遵守所采用工艺的版图规则。

本发明所述的可重构滤带通滤波器芯片运用了半集总拓扑，使可重构滤波器在GaAs芯片级工艺上得到了实现。与传统的采用印刷电路板(PCB)的可调滤波器相比，本发明所述的可重构带通滤波器芯片的尺寸大大减小，实现了较高的集成度，而且解决了GaAs工艺中的螺旋电感的Q值较低、占用面积大的问题。本发明中所采用的半集总拓扑比使用螺旋电感的LC集总拓扑对整个滤波器传输损耗的影响会更小，容易实现更低的插入损耗，而且该半集总拓扑也能够使版图面积更加紧凑。

图5分析了GaAs FET管的总栅宽对传输极点的影响，导通状态等效电导和关断状态等效电容受GaAs FET管的总栅极长度Wg变化的影响。如图5a所示，当FET处于导通状态时，随着总栅极宽度Wg的变化，传输极点f_p1，f_p2和f_p3的谐振频率几乎不变。换句话说，导通状态等效电导Gon对传输极点几乎没有影响。此外，从图5b可以看出，当FET处于截止状态时，传输极点f_p1，f_p2和f_p3随着Wg的增加而朝着低频段移动，这表明传输极点位置可以通过断态等效电容进行改变。

图6分析了半集总拓扑中的并联MIM电容对传输响应的影响。对于三阶带通滤波器，并联谐振器内的三个并联MIM电容值是相同的。从图6中可以看出，随着并联MIM电容值的增加，滤波器的中心频率将移至更低的频带。另外，可以通过增加并联MIM电容值来缩小滤波器的FBW。此外，还可以从图6中推断出，随着中心频率的降低，FBW变小，这也由可以通过公式(1)-(4)得到验证。

图7显示了根据本发明所述的可重构带通滤波器芯片的仿真与测试结果比较图。如图7a所示，当FET处于导通状态时，滤波器的中心频率为8.8GHz，FBW为13.35％，回波损耗为25dB。从图7b中可以看出，如果FET处于截止状态，则测得工作频带的中心频率在10GHz处，FBW在8.89至11.32GHz之间为24.94％，插入损耗为4.1dB，回波损耗为20dB，最终的版图面积仅为1.0×1.3mm²。此外，阻带内的带外抑制水平优于40dB。测量结果与模拟预测吻合良好，存在小量误差是由制造误差和片上测量的校准容差导致的。

以上所述的实施例仅仅是对本发明的优选实施方式进行描述，并非对本发明的范围进行限定，在不脱离本发明设计精神的前提下，本领域普通技术人员对本发明的技术方案作出的各种变形和改进，均应落入本发明权利要求书确定的保护范围内。

Claims (8)

1.基于半集总拓扑的可重构带通滤波器芯片，其特征在于：包括半集总拓扑、GaAs FET管拓扑、输入端PAD和输出端PAD；

所述半集总拓扑包括依次串联连接的第一串联耦合电容、第二串联耦合电容、第三串联耦合电容、第四串联耦合电容、并联在第一串联耦合电容和第二串联耦合电容之间的节点上的第一组半集总谐振器、并联在第二串联耦合电容与第三串联耦合电容之间的节点上的第二组半集总谐振器以及并联在第三串联耦合电容与第四串联耦合电容之间的节点上的第三组半集总谐振器；所述第一组半集总谐振器包括并联连接的第一并联MIM电容和第一MET短截线；所述第二组半集总谐振器包括并联连接的第二并联MIM电容和第二MET短截线；所述第三组半集总谐振器包括并联连接的第三并联MIM电容和第三MET短截线；

所述GaAs FET管拓扑包括并联在第一串联耦合电容与第二串联耦合电容之间的节点上的第一GaAs FET管、并联在第二串联耦合电容与第三串联耦合电容之间的节点上的第二GaAs FET管和并联在第三串联耦合电容与第四串联耦合电容之间的节点上的第三GaAsFET管。

2.根据权利要求1所述的基于半集总拓扑的可重构带通滤波器芯片，其特征在于：所述第一MET短截线，第二MET短截线，第三MET短截线的长度均小于四分之一波长。

3.根据权利要求1所述的基于半集总拓扑的可重构带通滤波器芯片，其特征在于：所述第一并联MIM电容、第二并联MIM电容和第三并联MIM电容均采用平行板电容，所述平行板电容由金属-绝缘体-金属堆叠而成。

4.根据权利要求1所述的基于半集总拓扑的可重构带通滤波器芯片，其特征在于：所述输入端PAD、输出端PAD、半集总拓扑和GaAs FET管拓扑均采用微波单片集成电路工艺中的0.25um GaAs pHEMT工艺制造，所述0.25um GaAs pHEMT工艺中的GaAs衬底的介电常数为12.9，损耗角正切值为0.001，厚度为0.1mm；所述GaAs衬底上设有接地焊盘。

5.根据权利要求1所述的基于半集总拓扑的可重构带通滤波器芯片，其特征在于：所述第一串联耦合电容和第二串联耦合电容之间、第二串联耦合电容和第三串联耦合电容之间、第三串联耦合电容和第四串联耦合电容之间均通过50欧姆MET传输线相连。

6.根据权利要求1所述的基于半集总拓扑的可重构带通滤波器芯片，其特征在于：所述第一GaAs FET管、第二GaAs FET管和第三GaAs FET管均采用GaAs FET管；该GaAs FET管的栅宽为120um、栅指数为8，在该GaAs FET管的栅极偏压为0V时，其沟道是开启的，处在低阻状态；在该GaAs FET管的栅极偏压为-5V时，其沟道是关闭的，处在高阻状态；该GaAs FET管的栅极接偏置电压V_C1，源极通过接地焊盘700接地。

7.根据权利要求1所述的基于半集总拓扑的可重构带通滤波器芯片，其特征在于：所述第一MET短截线、第二MET短截线和第三MET短截线通过接地焊盘接地。

8.根据权利要求1～7任意一项所述的基于半集总拓扑的可重构带通滤波器芯片的设计方法，其特征在于：该可重构带通滤波器芯片的设计方法包括以下步骤：

(1)确定可重构带通滤波器芯片的带通滤波器原型为电容性耦合并联谐振器的结构，并根据隔离度和插入损耗的指标要求，确定带通滤波器原型的阶数为3；所述带通滤波器原型包括依次串联的电容C₁、电容C₂、电容C₃和电容C₄；所述电容C₁与电容C₂之间的节点与地之间设有并联连接的电感L1与电容C₅，电容C₂与电容C₃之间的节点与地之间设有并联连接的电感L₂与电容C₆，电容C₃与电容C₄之间的节点与地之间设有并联连接的电感L₃与电容C₇；

(2)设定电感L₁、电感L₂和电感L₃的电感值均为L，并采用以下公式求得电容C₁～C₇的电容值：

其中，ω₀＝2πf₀,f₀是带通滤波器原型通带的中心频率，FBW表示相对分数带宽，Z₀是50Ω的特性阻抗，g₀，g₁和g₂是所选滤波器原型的值，三者均为常量；J₀₁，J₀₂为导纳变换器常数；

(3)将带通滤波器原型中的电感L₁～L₃均采用MET短截线来替代，并采用以下公式，求得MET短截线的特性导纳Y₀₀：

同时，采用公式(8)和公式(9)，求出MET短截线的电气长度θ₀₀：

其中，C₀表示第三组半集总谐振器的中的等效电容；

(4)在每个MET短截线上，分别并联一个GaAs FET管，每一组并联的GaAs FET管与MET短截线构成一个可重构元件，得到可重构带通滤波器芯片的电路原理图；

(5)根据可重构带通滤波器芯片的电路原理图，根据版图设计规则，调整版图的布线和器件位置，确定最终的版图布局。

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