CN111240244A - 一种适用于fpga的可编程脉冲产生装置、电路及方法 - Google Patents

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Abstract

一种适用于FPGA的可编程脉冲产生装置及方法，有效地解决了FPGA逻辑功能真值表存储单元复用的问题。装置包括：端口信号单元、时钟信号单元、内部写使能脉冲单元、存储器内部数据单元、旧数据读输出信号单元、新数据读输出信号单元、中间寄存器；在两端口同时对同一存储单元进行读写时，在写之前读，先在时钟信号单元的上升沿处将新数据采入，在内部写使能脉冲单元之前的下降沿处，将存储器内部数据单元的数据存入中间寄存器，在内部写使能脉冲单元为高期间，将新数据写入存储器内部数据单元，在下一个时钟信号单元的上升沿处从中间寄存器将旧数据读出；在写后再读，在内部写使能脉冲单元后的上升沿处，读出数据。

Description

一种适用于FPGA的可编程脉冲产生装置、电路及方法
技术领域
本发明涉及数字集成电路的技术领域，尤其涉及一种适用于FPGA(Field－Programmable Gate Array，数字集成电路中现场可编程门阵列)的可编程脉冲产生装置，还涉及一种适用于FPGA的可编程脉冲产生电路、方法。
背景技术
在传统的基于sram(Static Random-Access Memory，静态随机存取存储器)技术的FPGA中，可用的存储资源主要包括块存储和寄存器。块存储，一般采用sram技术，容量固定，一般为4K，9K和36K等。寄存器资源位于可编程逻辑块中，主要用来实现逻辑功能的时序化，面积大，单位面积内的存储密度非常低。在所需存储容量极小的时候，一般为几bit，可以使用，但随着存储容量的稍微增加，代价急剧增大。此时，如若调用块存储资源，利用率过低，显得有些浪费。
在后来的FPGA中，考虑使用用于存储逻辑功能真值表的sram单元，因为FPGA中实现组合逻辑功能的lut(Look-Up-Table，显示查找表)结构本质上就是通过各输入逐级译码来读取存储在sram单元里的真值表来实现逻辑功能的，具有天然的读功能。只需增加必要的写功能逻辑和控制逻辑，既可在用户需要时，配置成用户可用的存储器，又可在用户释放后，恢复原本实现组合逻辑功能的能力。从而有效地填补了寄存器资源和块存储资源间的鸿沟。
当由存储逻辑功能真值表的sram单元组成的存储器被配置成简单双端口模式时，就会和通常专用存储器一样，面临两端口同时操作同一存储单元时出现的读写冲突问题。由于是在原来lut结构的基础上，复用其sram单元，希望采用尽可能简单的逻辑，实现写入新数据之前读出之前存储的旧数据，或者写入新数据之后再进行读操作的可编程功能。
发明内容
为克服现有技术的缺陷，本发明要解决的技术问题是提供了一种适用于FPGA的可编程脉冲产生装置，其采用简单的逻辑，实现写入新数据之前读出之前存储的旧数据，或者写入新数据之后再进行读操作的可编程功能，有效地解决了FPGA逻辑功能真值表存储单元复用的问题，大大地提高了资源利用率，节省了成本。
本发明的技术方案是：这种适用于FPGA的可编程脉冲产生装置，其包括：端口信号单元、时钟信号单元、内部写使能脉冲单元、存储器内部数据单元、旧数据读输出信号单元、新数据读输出信号单元、中间寄存器，旧数据读输出信号单元、新数据读输出信号单元为二选一；
在两端口同时对同一存储单元分别进行写和读操作时，如果需要在写入新数据之前读出之前存储的旧数据，那么先在时钟信号单元的上升沿处将新数据采入，然后在内部写使能脉冲单元之前的下降沿处，先将存储器内部数据单元的数据存入下降沿采样的中间寄存器，接着在内部写使能脉冲单元为高期间，将新数据写入存储器内部数据单元，最后在下一个时钟信号单元的上升沿处从中间寄存器将旧数据读出；如果需要在写入新数据后再进行读操作，直接在内部写使能脉冲单元后的上升沿处，读出数据。
本发明在两端口同时对同一存储单元分别进行写和读操作时，如果需要在写入新数据之前读出之前存储的旧数据，那么先在时钟信号单元的上升沿处将新数据采入，然后在内部写使能脉冲单元之前的下降沿处，先将存储器内部数据单元的数据存入下降沿采样的中间寄存器，接着在内部写使能脉冲单元为高期间，将新数据写入存储器内部数据单元，最后在下一个时钟信号单元的上升沿处从中间寄存器将旧数据读出；如果需要在写入新数据后再进行读操作，不需要插入下降沿采样的中间寄存器，直接在内部写使能脉冲单元后的上升沿处，读出数据；因此逻辑简单就能够实现写入新数据之前读出之前存储的旧数据，或者写入新数据之后再进行读操作的可编程功能，从而有效地解决了FPGA逻辑功能真值表存储单元复用的问题，大大地提高了资源利用率，节省了成本。
还提供了一种适用于FPGA的可编程脉冲产生电路，其包括：可编程延时模块、或门、非门、寄存器，外部时钟信号经过非门取反后输入寄存器和可编程延时模块，可编程延时模块的输出和高电平有效的上电复位信号经过或门后连接寄存器的复位端，寄存器的数据输入端连接固定的高电平，寄存器的数据输出端输出脉冲信号；
电路中各节点的时序为：上电复位信号为高时，内部写使能脉冲被复位成低电平；外部时钟信号的下降沿到来后，寄存器的时钟脉冲为上升沿，寄存器将数据输入端的高电平传输到寄存器的数据输出端，同时寄存器的时钟脉冲经过可编程延时模块，传到寄存器的异步复位端，寄存器的数据输出端变低，产生脉冲信号。
还提供了一种适用于FPGA的可编程脉冲产生方法，将存储器的读写时序控制为下降沿后写，上升沿读，其包括以下步骤：
(1)在两端口同时对同一存储单元分别进行写和读操作时，判断读写方式：如果需要在写入数据之前读出之前存储的旧数据，则执行步骤(2)；如果需要在写入新数据后再进行读操作，则执行步骤(3)；
(2)先在时钟信号单元的上升沿处将新数据采入，然后在内部写使能脉冲单元之前的下降沿处，先将存储器内部数据单元的数据存入下降沿采样的中间寄存器，接着在内部写使能脉冲单元为高期间，将新数据写入存储器内部数据单元，最后在下一个时钟信号单元的上升沿处从中间寄存器将旧数据读出，跳转至步骤(4)；
(3)直接在内部写使能脉冲单元后的上升沿处，读出数据；
(4)结束。
附图说明
图1是根据本发明的适用于FPGA的可编程脉冲产生装置的一种读写时序。
图2是根据本发明的适用于FPGA的可编程脉冲产生电路的电路图。
图3是图2的电路对应的时序图。
图4是根据本发明的适用于FPGA的可编程脉冲产生方法的流程图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，下面结合附图和具体实施例对本发明作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
为了使本揭示内容的叙述更加详尽与完备，下文针对本发明的实施方式与具体实施例提出了说明性的描述；但这并非实施或运用本发明具体实施例的唯一形式。实施方式中涵盖了多个具体实施例的特征以及用以建构与操作这些具体实施例的方法步骤与其顺序。然而，亦可利用其它具体实施例来达成相同或均等的功能与步骤顺序。
这种适用于FPGA的可编程脉冲产生装置，其包括：端口信号单元、时钟信号单元、内部写使能脉冲单元、存储器内部数据单元、旧数据读输出信号单元、新数据读输出信号单元、中间寄存器，旧数据读输出信号单元、新数据读输出信号单元为二选一；
图1中，data信号为端口信号，clk为时钟信号，wen为内部写使能脉冲，高电平有效，internal_data为存储器内部数据，old data和new data为读输出信号，只能二选一，Reg_tmp为读old data时需要插入的中间寄存器。在两端口同时对同一存储单元分别进行写和读操作时，如果需要在写入新数据new data之前读出之前存储的旧数据old data，那么先在时钟信号单元clk的上升沿处将新数据采入，然后在内部写使能脉冲单元wen之前的下降沿处，先将存储器内部数据单元internal_data的数据存入下降沿采样的中间寄存器Reg_tmp，接着在内部写使能脉冲单元为高期间，将新数据写入存储器内部数据单元，最后在下一个时钟信号单元的上升沿处从中间寄存器将旧数据读出；如果需要在写入新数据后再进行读操作，直接在内部写使能脉冲单元后的上升沿处，读出数据。
本发明在两端口同时对同一存储单元分别进行写和读操作时，如果需要在写入新数据之前读出之前存储的旧数据，那么先在时钟信号单元的上升沿处将新数据采入，然后在内部写使能脉冲单元之前的下降沿处，先将存储器内部数据单元的数据存入下降沿采样的中间寄存器，接着在内部写使能脉冲单元为高期间，将新数据写入存储器内部数据单元，最后在下一个时钟信号单元的上升沿处从中间寄存器将旧数据读出；如果需要在写入新数据后再进行读操作，不需要插入下降沿采样的中间寄存器，直接在内部写使能脉冲单元后的上升沿处，读出数据；因此逻辑简单就能够实现写入新数据之前读出之前存储的旧数据，或者写入新数据之后再进行读操作的可编程功能，从而有效地解决了FPGA逻辑功能真值表存储单元复用的问题，大大地提高了资源利用率，节省了成本。
在图1的解决方案中，写脉冲wen的时序产生是整个解决方案的核心。在FPGA中，wen写脉冲上升沿距离clk下降沿的时间t，一方面取决于下降沿采样时，所需的数据稳定时间，另一方面由于FPGA每次布局布线的随机性，信号传播延时略有差异，wen需要在写地址数据稳定到达后再开启。wen写脉冲宽度t0，一方面取决于从写地址数据稳定到数据写入存储单元的逻辑实现延时，另一方面存储单元数据读出到输出寄存器的延时，以确保clk上升沿能正确采样数据。由于布局布线的随机性，根据约束的不同，每次的写路径的逻辑实现和输出寄存器的布局会有差异。
本发明创造性地设计了一种可编程脉冲产生电路，可以根据每次约束的不同，实时地调整延时，来精确匹配每次的布局布线，提高工程效率。
如图2所示，还提供了一种适用于FPGA的可编程脉冲产生电路，其包括：可编程延时模块、或门、非门、寄存器，外部时钟信号clk经过非门取反后输入寄存器和可编程延时模块，可编程延时模块的输出和高电平有效的上电复位信号por经过或门后连接寄存器的复位端R，寄存器的数据输入端D连接固定的高电平，寄存器的数据输出端输出脉冲信号pulse；
如图3所示，电路中各节点的时序为：上电复位信号por为高时，内部写使能脉冲wen被复位成低电平；外部时钟信号clk的下降沿到来后，寄存器的时钟脉冲为上升沿，寄存器将数据输入端的高电平传输到寄存器的数据输出端，同时寄存器的时钟脉冲经过可编程延时模块，传到寄存器的异步复位端，寄存器的数据输出端变低，产生脉冲信号pulse。
优选地，所述脉冲信号的宽度由可编程延时模块的具体配置延时t1决定。
优选地，当时钟频率一定时，若读输出寄存器布局近，放宽写逻辑实现的约束，所述脉冲信号pulse的宽度放大；若读输出寄存器布局远，对写逻辑的实现约束得紧，所述脉冲信号的宽度缩小。
优选地，该电路还包括第二可编程延时模块，寄存器的数据输出端连接第二可编程延时模块，从第二可编程延时模块输出内部写使能脉冲；脉冲信号经过第二可编程延时模块后，传到写脉冲输出内部写使能脉冲wen。
优选地，所述内部写使能脉冲信号距离外部时钟信号下降沿的距离由第二可编程延时模块的具体配置延时t2决定。
优选地，存储器写地址来自电路外部，通过可编程互连资源连接到本电路，地址到达本电路的延时，由地址产生模块的布局位置及通过互连资源到达本电路的布线策略决定。
以下更详细地说明本发明的技术方案。
1)本设计先对外部进来的clk进行了取反操作，这样wen脉冲信号就会在时钟下降沿到来后产生；
2)本设计通过可编程延时模块来决定wen写脉冲的宽度。这样就可以根据每次约束的不同，实时地配置可编程延时模块的延时，来精确地匹配每次的写逻辑所需的译码和控制逻辑实现，及读输出寄存器的不同布局。时钟频率一定时，若读输出寄存器布局近，就可以适当地放宽写逻辑实现地约束，wen宽度可以适当大一些；若读输出寄存器布局相对远些，就要对写逻辑的实现约束得紧些，此时wen宽度要小一些。从图3可以看出，最终的写脉冲宽度由图2中可编程延时模块的具体配置延时t1决定。
3)本设计通过可编程延时模块2(即第二可编程延时模块)来决定wen写脉冲上升沿距离clk下降沿的时间。在本方案的实现中，存储器写地址来自模块外部，通过可编程互连资源连接到本模块，地址到达本模块的延时，由地址产生模块的布局位置，及通过互连资源到达本模块的布线策略决定。可编程延时模块2，可以根据实时的布局布线策略灵活调整写脉冲与clk下降沿的距离，在一定程度上放宽了对布局布线的要求，更容易满足时序要求。从图3可以看出，wen脉冲信号距离clk下降沿的距离由可编程模块2的具体配置延时t2决定。
如图4所示，还提供了一种适用于FPGA的可编程脉冲产生方法，将存储器的读写时序控制为下降沿后写，上升沿读，其包括以下步骤：
(1)在两端口同时对同一存储单元分别进行写和读操作时，判断读写方式：如果需要在写入数据之前读出之前存储的旧数据，则执行步骤(2)；如果需要在写入新数据后再进行读操作，则执行步骤(3)；
(2)先在时钟信号单元的上升沿处将新数据采入，然后在内部写使能脉冲单元之前的下降沿处，先将存储器内部数据单元的数据存入下降沿采样的中间寄存器，接着在内部写使能脉冲单元为高期间，将新数据写入存储器内部数据单元，最后在下一个时钟信号单元的上升沿处从中间寄存器将旧数据读出，跳转至步骤(4)；
(3)直接在内部写使能脉冲单元后的上升沿处，读出数据；
(4)结束。
本发明通过很小的代价，有效地解决了FPGA逻辑功能真值表存储单元复用的问题，大大地提高了资源利用率，节省了成本。同时，可以作为解决类似时序问题的参考方案。
以上所述，仅是本发明的较佳实施例，并非对本发明作任何形式上的限制，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属本发明技术方案的保护范围。

Claims (8)

1.一种适用于FPGA的可编程脉冲产生装置，其特征在于：其包括：端口信号单元、时钟信号单元、内部写使能脉冲单元、存储器内部数据单元、旧数据读输出信号单元、新数据读输出信号单元、中间寄存器，旧数据读输出信号单元、新数据读输出信号单元为二选一；在两端口同时对同一存储单元分别进行写和读操作时，如果需要在写入新数据之前读出之前存储的旧数据，那么先在时钟信号单元的上升沿处将新数据采入，然后在内部写使能脉冲单元之前的下降沿处，先将存储器内部数据单元的数据存入下降沿采样的中间寄存器，接着在内部写使能脉冲单元为高期间，将新数据写入存储器内部数据单元，最后在下一个时钟信号单元的上升沿处从中间寄存器将旧数据读出；如果需要在写入新数据后再进行读操作，直接在内部写使能脉冲单元后的上升沿处，读出数据。
2.一种适用于FPGA的可编程脉冲产生电路，其特征在于：其包括：可编程延时模块、或门、非门、寄存器，外部时钟信号经过非门取反后输入寄存器和可编程延时模块，可编程延时模块的输出和高电平有效的上电复位信号经过或门后连接寄存器的复位端，寄存器的数据输入端连接固定的高电平，寄存器的数据输出端输出脉冲信号；电路中各节点的时序为：上电复位信号为高时，内部写使能脉冲被复位成低电平；外部时钟信号的下降沿到来后，寄存器的时钟脉冲为上升沿，寄存器将数据输入端的高电平传输到寄存器的数据输出端，同时寄存器的时钟脉冲经过可编程延时模块，传到寄存器的异步复位端，寄存器的数据输出端变低，产生脉冲信号。
3.根据权利要求2所述的适用于FPGA的可编程脉冲产生电路，其特征在于：所述脉冲信号的宽度由可编程延时模块的具体配置延时决定。
4.根据权利要求3所述的适用于FPGA的可编程脉冲产生电路，其特征在于：当时钟频率一定时，若读输出寄存器布局近，放宽写逻辑实现的约束，所述脉冲信号的宽度放大；若读输出寄存器布局远，对写逻辑的实现约束得紧，所述脉冲信号的宽度缩小。
5.根据权利要求4所述的适用于FPGA的可编程脉冲产生电路，其特征在于：该电路还包括第二可编程延时模块，寄存器的数据输出端连接第二可编程延时模块，从第二可编程延时模块输出内部写使能脉冲；脉冲信号经过第二可编程延时模块后，传到写脉冲输出内部写使能脉冲。
6.根据权利要求5所述的适用于FPGA的可编程脉冲产生电路，其特征在于：所述内部写使能脉冲信号距离外部时钟信号下降沿的距离由第二可编程延时模块的具体配置延时决定。
7.根据权利要求6所述的适用于FPGA的可编程脉冲产生电路，其特征在于：存储器写地址来自电路外部，通过可编程互连资源连接到本电路，地址到达本电路的延时，由地址产生模块的布局位置及通过互连资源到达本电路的布线策略决定。
8.一种适用于FPGA的可编程脉冲产生方法，其特征在于：将存储器的读写时序控制为下降沿后写，上升沿读，其包括以下步骤：
(1)在两端口同时对同一存储单元分别进行写和读操作时，判断读写方式：如果需要在写入新数据之前读出之前存储的旧数据，则执行步骤(2)；如果需要在写入新数据后再进行读操作，则执行步骤(3)；
(2)先在时钟信号单元的上升沿处将新数据采入，然后在内部写使能脉冲单元之前的下降沿处，先将存储器内部数据单元的数据存入下降沿采样的中间寄存器，接着在内部写使能脉冲单元为高期间，将新数据写入存储器内部数据单元，最后在下一个时钟信号单元的上升沿处从中间寄存器将旧数据读出，跳转至步骤(4)；
(3)直接在内部写使能脉冲单元后的上升沿处，读出数据；
(4)结束。
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