CN111208939B - 存储器系统以及存储器系统的操作方法 - Google Patents

存储器系统以及存储器系统的操作方法 Download PDF

Info

Publication number
CN111208939B
CN111208939B CN201910977740.3A CN201910977740A CN111208939B CN 111208939 B CN111208939 B CN 111208939B CN 201910977740 A CN201910977740 A CN 201910977740A CN 111208939 B CN111208939 B CN 111208939B
Authority
CN
China
Prior art keywords
memory
normal
area
spare
address
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910977740.3A
Other languages
English (en)
Other versions
CN111208939A (zh
Inventor
李峻瑞
赵南律
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN111208939A publication Critical patent/CN111208939A/zh
Application granted granted Critical
Publication of CN111208939B publication Critical patent/CN111208939B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601Interfaces specially adapted for storage systems
    • G06F3/0602Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614Improving the reliability of storage systems
    • G06F3/0619Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/07Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751Error or fault detection not based on redundancy
    • G06F11/0754Error or fault detection not based on redundancy by exceeding limits
    • G06F11/076Error or fault detection not based on redundancy by exceeding limits by exceeding a count or rate limit, e.g. word- or bit count limit
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/0223User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023Free address space management
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/16Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668Details of memory controller
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/30Monitoring
    • G06F11/3003Monitoring arrangements specially adapted to the computing system or computing system component being monitored
    • G06F11/3037Monitoring arrangements specially adapted to the computing system or computing system component being monitored where the computing system component is a memory, e.g. virtual memory, cache
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/30Monitoring
    • G06F11/34Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
    • G06F11/3466Performance evaluation by tracing or monitoring
    • G06F11/3471Address tracing
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/0223User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023Free address space management
    • G06F12/0238Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/0223User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/0284Multiple user address space allocation, e.g. using different base addresses
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601Interfaces specially adapted for storage systems
    • G06F3/0628Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638Organizing or formatting or addressing of data
    • G06F3/0644Management of space entities, e.g. partitions, extents, pools
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601Interfaces specially adapted for storage systems
    • G06F3/0628Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658Controller construction arrangements
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601Interfaces specially adapted for storage systems
    • G06F3/0628Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659Command handling arrangements, e.g. command buffers, queues, command scheduling
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601Interfaces specially adapted for storage systems
    • G06F3/0668Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671In-line storage system
    • G06F3/0683Plurality of storage devices
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409Read-write [R-W] circuits 
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70Masking faults in memories by using spares or by reconfiguring
    • G11C29/76Masking faults in memories by using spares or by reconfiguring using address translation or modifications
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/81Threshold
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/88Monitoring involving counting
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10Providing a specific technical effect
    • G06F2212/1032Reliability improvement, data loss prevention, degraded operation etc
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/50Control mechanisms for virtual memory, cache or TLB
    • G06F2212/502Control mechanisms for virtual memory, cache or TLB using adaptive policy
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72Details relating to flash memory management
    • G06F2212/7201Logical to physical mapping or translation of blocks or pages
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72Details relating to flash memory management
    • G06F2212/7204Capacity control, e.g. partitioning, end-of-life degradation
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72Details relating to flash memory management
    • G06F2212/7206Reconfiguration of flash memory system
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72Details relating to flash memory management
    • G06F2212/7208Multiple device management, e.g. distributing data over multiple flash devices
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408Address circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C8/00Arrangements for selecting an address in a digital store
    • G11C8/12Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02DCLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Computing Systems (AREA)
  • Quality & Reliability (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Computer Security & Cryptography (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

本申请公开一种存储器系统。该存储器系统可以包括:一个或多个正常存储器区域;一个或多个备用存储器区域;以及控制器,适于控制正常存储器区域和备用存储器区域。控制器可以在正常存储器区域之中确定第一正常单元区域,该第一正常单元区域包括访问计数超过第一阈值的集中单元区域和距集中单元区域设定范围内的相邻单元区域;执行第一地址映射以将第一正常单元区域的地址映射到备用存储器区域中的第一备用单元区域的地址;以及当第一备用单元区域的访问计数超过第二阈值时,执行第二地址映射以将第一备用单元区域的地址映射到正常存储器区域中的第二正常单元区域的地址。

Description

存储器系统以及存储器系统的操作方法
相关申请的交叉引用
本申请要求于2018年11月22日提交的申请号为10-2018-0145537的韩国专利申请的优先权,其通过引用整体并入本文。
技术领域
各个实施例涉及一种存储器系统,并且更特别地,涉及一种包括存储器装置的存储器系统以及存储器系统的操作方法。
背景技术
计算机环境范例已经转变成可随时随地使用计算系统的普适计算。因此,诸如移动电话、数码相机和膝上型计算机的便携式电子装置的使用已经迅速增加。这些便携式电子装置通常使用具有一个或多个存储器装置的存储器系统来存储数据。存储器系统可用作便携式电子装置的主存储器装置或辅助存储器装置。
因为存储器系统不具有移动部件,所以它们提供诸如以下的优点:优异的稳定性和耐用性、高信息访问速度和低功耗。
当存储器单元被连续访问时,邻近相应存储器单元的存储器单元可能始终受到电磁场的影响。在这种情况下,存储在存储器单元中的数据可能会失真。这种现象称为行锤击(row hammering)。
发明内容
各个实施例涉及一种能够在保持存储器系统的性能的同时防止由行锤击引起的数据失真的方法和存储器系统。
在实施例中,存储器系统可以包括:一个或多个正常存储器区域;一个或多个备用存储器区域;以及控制器,适于控制正常存储器区域和备用存储器区域。控制器可以在正常存储器区域之中确定第一正常单元区域,该第一正常单元区域包括访问计数超过第一阈值的集中单元区域和距集中单元区域设定范围内的相邻单元区域;执行第一地址映射以将第一正常单元区域的地址映射到备用存储器区域中的第一备用单元区域的地址;以及当第一备用单元区域的访问计数超过第二阈值时,执行第二地址映射以将第一备用单元区域的地址映射到正常存储器区域中的第二正常单元区域的地址。
在实施例中,提供了一种存储器系统的操作方法,该存储器系统包括一个或多个正常存储器区域以及一个或多个备用存储器区域。该操作方法可以包括:在正常存储器区域之中确定第一正常单元区域,该第一正常单元区域包括访问计数超过第一阈值的集中单元区域和距集中单元区域设定范围内的相邻单元区域;执行第一地址映射以将第一正常单元区域的地址映射到备用存储器区域中的第一备用单元区域的地址;以及当第一备用单元区域的访问计数超过第二阈值时,执行第二地址映射以将第一备用单元区域的地址映射到正常存储器区域中的第二正常单元区域的地址。
附图说明
图1是示出包括存储器单元阵列的存储器装置的框图。
图2示出根据本发明的实施例的包括存储器系统的数据处理系统的结构。
图3和图4是示出根据本发明的实施例的存储器系统的操作的流程图。
图5示意性地示出存储器单元阵列。
图6是示出根据本发明的实施例的存储器系统的操作的流程图。
图7是示出根据本发明的实施例的存储器系统的操作的流程图。
图8至图11示出根据本发明的实施例的包括存储器系统的数据处理系统的结构。
具体实施方式
下面参照附图详细地描述各个实施例。以下描述集中于本发明的特征和方面,而省略了公知的技术材料,以免不必要地模糊该描述。在整个说明书中,对“实施例”等的参考不一定仅针对一个实施例,并且对任意这种短语的不同参考不一定针对相同的实施例。
图1是示出包括存储器单元阵列1010的存储器装置1000的框图。虽然在存储器装置1000为动态随机存取存储器(DRAM)的背景下描述本发明的特征和方面,但本发明不限于该类型的存储器。
参照图1,存储器装置1000可以包括存储器单元阵列1010、行解码器1020、感测放大器1030、列解码器1040、刷新控制电路1050、命令解码器1060、地址缓冲器1070以及数据输入和输出(输入/输出)电路1080。
存储器单元阵列1010可以包括在行方向和列方向上布置的多个存储器单元。在本说明书中,布置在一个行方向上的存储器单元可以被定义为行。
多个存储器单元不仅可以包括用于存储数据的主单元,还可以包括用于替换已经发生错误的存储器单元的冗余单元(redundancy cells)。冗余单元可以具有与主单元相同的结构,并且包括冗余单元的冗余单元阵列可以用作存储器装置1000的额外存储器区域。
命令解码器1060可以从控制器(未示出)接收命令CMD1,并且通过解码命令CMD1在内部生成控制信号。控制信号可以包括激活信号、读取信号、写入信号和刷新信号。刷新控制电路1050可以从命令解码器1060接收刷新信号,并且将行地址输出到行解码器1020以便刷新存储器单元阵列1010的一个字线。
控制器可以将地址ADD1与命令CMD1一起传输至存储器装置1000。地址ADD1可以指定待向其写入数据或待从其读取数据的存储器单元。地址缓冲器1070可以从控制器接收地址ADD1并生成行/列地址。
行解码器1020可以解码从刷新控制电路1050或地址缓冲器1070输出的行地址以便指定存储器单元阵列1010的一个字线。在写入操作期间,行解码器1020可以解码从地址缓冲器1070输出的行地址,并且启用联接至待向其写入数据的存储器单元的字线。在读取操作期间,行解码器1020可以解码从地址缓冲器1070输出的行地址,并且启用联接至待从其读取数据的存储器单元的字线。此外,行解码器1020可以刷新与从刷新控制电路1050输出的行地址对应的字线。
感测放大器1030可以感测和放大与由行解码器1020指定的字线联接的存储器单元的数据,并且存储存储器单元的数据。列解码器1040可以解码从地址缓冲器1070输出的列地址,以便指定与待向其输入或待从其输出数据的一个或多个存储器单元联接的一个或多个位线。
数据输入/输出电路1080可以通过感测放大器1030输出从存储器单元阵列1010中的存储器单元接收的数据,或者将数据输入到相应存储器单元。因此,通过数据输入/输出电路1080输入的数据可以基于地址ADD1被写入到存储器单元阵列1010,或者基于地址ADD1从存储器单元阵列1010读取的数据可以通过数据输入/输出电路1080被输出到控制器。
当行解码器1020将电压施加到与某个存储器单元联接的字线以便访问相应存储器单元时,可以在相应字线周围形成电磁场。当相应存储器单元被频繁访问时,在相邻存储器单元持续受到电磁场的影响的同时,存储在相邻存储器单元中的数据可能失真。也就是说,可能发生行锤击。
当相应存储器单元被频繁访问时,为了防止由于行锤击导致的存储器系统中的数据丢失,可以以较高的频率刷新邻近某个存储器单元的存储器单元。然而,频繁的刷新操作可能是降低存储器系统性能的因素。也就是说,由于为了执行刷新,需要将电压施加到与邻近存储器单元联接的字线,所以在执行刷新时不能访问邻近存储器单元。
根据实施例的存储器系统以及存储器系统的操作方法可以在保持存储器系统的性能的同时防止由行锤击引起的数据丢失。
图2是示出根据本发明的实施例的数据处理系统100的框图。
参照图2,数据处理系统100可以包括被可操作地联接至存储器系统110的主机102。
主机102可以包括一个或多个处理元件。主机102可以将命令传输至存储器系统110。存储器系统110可以响应于主机102的命令而操作。特别地,存储器系统110可以存储由主机102访问的数据。存储器系统110可以用作主机102的主存储器装置或辅助存储器装置。
存储器系统110可以包括控制器130、一个或多个正常存储器区域以及一个或多个备用存储器区域。通过示例的方式,图2示出包括四个正常存储器区域152a至152d以及两个备用存储器区域154a和154b的存储器系统110。正常存储器区域152a至152d以及备用存储器区域154a和154b中的每一个可以在控制器130的控制下存储或写入数据并且输出或读取其中存储的数据。
在实施例中,正常存储器区域152a至152d以及备用存储器区域154a和154b中的每一个可以是存储器模块,例如双列直插式存储器模块(DIMM)。例如,存储器区域152a至152d、154a和154b中的每一个可以是无缓冲双列直插式存储器模块(UDIMM)、寄存式双列直插式存储器模块(RDIMM)、低负载双列直插式存储器模块(LRDIMM)、全缓冲双列直插式存储器模块(FBDIMM)等。
当存储器区域152a至152d、154a和154b中的每一个是存储器模块时,存储器区域可以包括一个或多个存储器装置1000。存储器装置1000可以具有相同或不同的特性。在各个实施例中,正常存储器区域152a至152d以及备用存储器区域154a和154b可以包括在存储容量或延迟方面具有不同特性的存储器装置1000。也就是说,一个存储区域可以是汇聚了诸如下列的多个存储器装置的汇聚存储器装置:动态随机存取存储器(DRAM)、相变随机存取存储器(PCRAM)、磁性随机存取存储器(MRAM)、自旋转移力矩磁性随机存取存储器(STT-RAM)和闪速存储器。
本发明不限于存储器区域152a至152d、154a和154b中的每一个是存储器模块的情况。在实施例中,存储器区域152a至152d、154a和154b中的每一个可以是存储器装置1000。例如,存储器系统110可以包括多个存储器模块,并且存储器模块中的每一个可以包括一个或多个正常存储器区域以及一个或多个备用存储器区域。
在实施例中,正常存储器区域152a至152d以及备用存储器区域154a和154b中的至少任何一个可以包括访问计数存储器172和映射表174。图2示出访问计数存储器172和映射表174包括在备用存储器区域154b中的示例。下面参照图3描述访问计数存储器172和映射表174。
控制器130可以包括数据控制单元134、多个存储器控制单元(MCU)136以及输入和输出(I/O)接口132。
数据控制单元134可以控制存储器系统110的全部操作。例如,数据控制单元134可以响应于写入命令,控制将从主机102提供的写入数据写入到存储器区域的写入操作。又例如,数据控制单元134可以响应于读取命令,控制读取存储在存储器区域中的数据并且将读取数据提供至主机102的读取操作。
存储器控制单元136可以支持数据控制单元134和存储器区域之间的接口连接。存储器控制单元136可以分别对应于正常存储器区域152a至152d以及备用存储器区域154a和154b。
I/O接口132可以支持数据控制单元134和主机102之间的接口连接。此时,主机102和I/O接口132可以通过互连板(interconnect board)(例如下面将参照图10描述的互连板300)连接。I/O接口132可以使用与一种或多种有线/无线通信技术有关的协议,将从数据控制单元134传输的数据输出到主机102,并且将从主机102接收的数据输入到数据控制单元134。例如,I/O接口132可以根据诸如高速外围组件互连(PCIe),快速通道互连(QPI)和以太网的协议来支持数据控制单元134和主机102之间的通信。此外,I/O接口132可以根据诸如针对加速器的高速缓存一致性互连(CCIX)和GEN-Z的接口规范来支持数据控制单元134和主机102之间的通信。
根据各个实施例,控制器130可以检测在正常存储器区域152a至152d之中的访问计数超过第一(第1)阈值的集中单元区域。控制器130可以确定距集中单元区域设定范围(例如距离)内的存储器单元区域作为相邻单元区域。控制器130可以确定包括集中单元区域和相邻单元区域的存储器区域作为第一正常单元区域。然后,控制器130可以执行第一地址映射以将第一正常单元区域的地址映射到备用存储器区域154a和154b的第一备用单元区域的地址。
在第一地址映射之后,当第一备用单元区域的访问计数超过第二阈值时,控制器130可以执行第二(第2)地址映射以将第一备用单元区域的地址映射到正常存储器区域152a至152d的第二正常存储器单元区域的地址。
图3和图4是示出根据实施例的存储器系统110的操作的流程图。
参照图3,在步骤S302中,控制器130可以基于正常存储器区域152a至152d的各自访问计数来确定第一(第1)正常单元区域。
步骤S302可以包括如图4所示的步骤S402至S406。
参照图4,在步骤S402中,控制器130可以对包括在正常存储器区域152a至152d中的存储器单元区域中的每一个的访问次数进行计数。例如,控制器130可以对包括在正常存储器区域152a至152d中的每一行的访问次数进行计数。
在步骤S404中,控制器130可以检测访问计数超过第一阈值的集中单元区域。
在实施例中,对于正常存储器区域152a至152d中的每一个,第一阈值可以不同。例如,第一阈值可以根据构成正常存储器区域152a至152d中的每一个的存储器的类型而改变。
在实施例中,控制器130可以在设定时段中,例如每当执行刷新时执行步骤S404的操作。
在步骤S406中,控制器130可以确定包括集中单元区域和距集中单元区域设定范围(例如距离)内的相邻单元区域的存储器区域作为第一正常单元区域。
具体地,控制器130可以确定与在对应于集中单元区域的行周围,例如紧邻对应于集中单元区域的行的设定范围内的行对应的存储器单元区域作为相邻单元区域。控制器130可以确定包括集中单元区域和相邻单元区域的存储器区域作为第一正常单元区域。
图5是示意性地示出存储器单元阵列1010的示图。具体地,图5示出与邻近对应于集中单元区域的第3行的第2行和第4行对应的相邻单元区域。在图5的示例中,控制器130可以确定与第2行至第4行对应的存储器单元区域(即集中单元区域和相邻单元区域)作为第一(第1)正常单元区域。
返回参照图3,在步骤304中,控制器130可以执行第一地址映射以将第一正常单元区域的地址映射到备用存储器区域154a和154b中包括的第一备用单元区域的地址。
具体地,控制器130可以确定备用存储器区域154a和154b的可用存储器区域之中的具有与第一正常单元区域相同大小的存储器区域作为第一备用单元区域。控制器130可以将第一正常单元区域的地址映射到第一备用单元区域的地址,并且更新映射表174。
在实施例中,控制器130可以执行第一地址映射,并且将存储在第一正常单元区域中的数据复制到第一备用单元区域中。
在步骤S306中,控制器130可以检测第一备用单元区域的访问计数是否超过第二(第2)阈值。
在实施例中,控制器130可以对包括在备用存储器区域154a和154b中的存储器单元区域的访问次数进行计数,并且基于存储器单元区域的访问计数来检测第一备用单元区域的访问计数是否超过第二阈值。
在实施例中,可以针对每行对存储器单元区域的访问次数进行计数,并且针对每行的访问计数可以存储在访问计数存储器172中。
在实施例中,对于备用存储器区域154a和154b中的每一个,第二阈值可以不同。例如,第二阈值可以根据构成备用存储器区域154a和154b中的每一个的存储器的类型而改变。
在实施例中,控制器130可以在设定时段中,例如每当执行刷新时,检测第一备用单元区域的访问计数是否超过第二阈值。
当检测到第一备用单元区域的访问计数超过第二阈值时,在步骤S308中,控制器130可以执行第二地址映射以将第一备用单元区域的地址映射到包括在正常存储器区域152a至152d中的第二正常单元区域的地址。
控制器130可以确定正常存储器区域152a至152d的可用存储器单元区域之中的具有与第一备用单元区域相同大小的存储器区域为第二正常单元区域。控制器130可以将第一备用单元区域的地址映射到第二正常单元区域的地址,并且更新映射表174。
在实施例中,第二正常单元区域可以与第一正常单元区域相同。也就是说,控制器130可以将第一备用单元区域的地址映射到第一正常单元区域的地址。
在实施例中,控制器130可以执行第二地址映射,并且将存储在第一备用单元区域中的数据复制到第二正常单元区域中。
根据实施例,存储器系统110可以访问第一备用单元区域而不是可能发生行锤击的第一正常单元区域,或者存储器系统110可以访问第二正常单元区域而不是可能发生行锤击的第一备用单元区域,从而避免由行锤击引起的数据丢失。因此,存储器系统110的可靠性可以得到提高。由于存储器系统110可以不频繁地执行刷新,因此也可以保持存储器系统110的性能。
图6是示出根据实施例的存储器系统110的操作的流程图。
参照图6,在步骤S602中,控制器130可以基于正常存储器区域152a至152d的访问计数来决定第一正常单元区域。已经参照图4描述了控制器130确定第一正常单元区域的方法。在确定第一正常单元区域之后,控制器130可以不立即执行第一地址映射。
在步骤S604中,控制器130可以响应于对第一正常单元区域的地址的写入命令,执行第一地址映射以将第一正常单元区域的地址映射到备用存储器区域154a和154b中包括的第一备用单元区域的地址。写入命令可以从主机102接收或在存储器系统110内部生成。
在步骤S606中,控制器130可以响应于写入命令对第一备用单元区域执行写入操作。
也就是说,当确定第一正常单元区域并且更新存储在第一正常单元区域中的数据时,控制器130可以在执行第一地址映射的同时将更新的数据写入到第一备用单元区域。在将更新的数据写入到第一备用单元区域之后,第一正常单元区域仍然可以存储未被更新的数据。然而,当控制器130在第一地址映射之后访问第一备用单元区域的地址时,可以不访问第一正常单元区域的未被更新的数据。
在步骤S608中,控制器130可以检测第一备用单元区域的访问计数是否超过第二阈值。
在检测第一备用单元区域是否被密集访问之后,控制器130可以不立即执行第二地址映射。
在步骤S610中,控制器130可以响应于对第一备用单元区域的地址的写入命令,执行第二地址映射以将第一备用单元区域的地址映射到正常存储器区域152a至152d中包括的第二正常单元区域的地址。
在步骤S612中,控制器130可以响应于写入命令对第二正常单元区域执行写入操作。
返回参照图2,根据其中存储的数据,正常存储器区域152a至152d的访问频率可以彼此不同。在本说明书中,以相对高的频率访问的正常存储器区域可以被定义为热存储器区域,并且以相对低的频率访问的正常存储器区域可以被定义为冷存储器区域。
根据实施例,当在冷存储器区域中检测到集中单元区域时,可以认为在相应冷存储器区域的总访问频率较低时仅频繁地访问集中单元区域。因此,控制器130可以通过仅对集中单元区域和具有相对较小大小的相邻单元区域执行地址映射来充分地保持存储在冷存储器区域中的数据的可靠性。
另一方面,当在热存储器区域中检测到集中单元区域时,因为相邻单元区域以及集中单元区域可能被频繁地访问,所以控制器130需要对集中单元区域和具有相对较大大小的相邻单元区域执行地址映射。
在实施例中,可以根据各个正常存储器区域152a至152d的访问计数来确定正常存储器区域152a至152d的第一正常单元区域的大小。例如,可以根据正常存储器区域152a至152d中的每一个是热存储器区域还是冷存储器区域来确定正常存储器区域152a至152d的第一正常单元区域的大小。参照图7描述根据各个正常存储器区域152a至152d的访问计数确定正常存储器区域152a至152d的第一正常单元区域的大小的实施例。
图7是示出根据实施例的存储器系统110的操作的流程图。
参照图7,在步骤S702中,控制器130可以基于各个正常存储器区域152a至152d的访问计数来确定正常存储器区域152a至152d中的每一个是热存储器区域还是冷存储器区域。
例如,控制器130可以确定访问计数超过设置阈值的正常存储器区域是热存储器区域,并且访问计数不超过阈值的正常存储器区域是冷存储器区域。
在步骤S704中,控制器130可以基于正常存储器区域152a至152d是热存储器区域还是冷存储器区域,确定正常存储器区域152a至152d的第一正常单元区域的大小。
在实施例中,控制器130可以将热存储器区域的第一正常单元区域的大小设置为比冷存储器区域的第一正常单元区域的大小更大的大小。
在实施例中,控制器130可以通过确定相邻单元区域的大小来确定第一正常单元区域的大小。
在步骤S706中,控制器130可以基于正常存储器区域152a至152d的访问计数和所确定的第一正常单元区域的大小来确定第一正常单元区域。
具体地,控制器130可以检测访问计数超过第一阈值的集中单元区域。例如,当集中单元区域所属的正常单元区域是热存储器区域时,控制器130可以将集中单元区域周围的相对大的存储器区域确定为相邻单元区域。控制器130可以确定包括集中单元区域和相对大的相邻单元区域的存储器区域作为第一正常单元区域。
在步骤S708中,控制器130可以执行第一地址映射以将第一正常单元区域的地址映射到备用存储器区域154a和154b中包括的第一备用单元区域的地址。
在实施例中,控制器130可以执行第一地址映射,并且将存储在第一正常单元区域中的数据复制到第一备用单元区域中。
在步骤S710中,控制器130可以检测第一备用单元区域的访问计数是否超过第二阈值。
当检测到第一备用单元区域的访问计数超过第二阈值时,在步骤S712中,控制器130可以执行第二地址映射以将第一备用单元区域的地址映射到包括在正常存储器区域152a至152d中的第二正常单元区域的地址。
在实施例中,控制器130可以执行第二地址映射,并且将存储在第一备用单元区域中的数据复制到第二正常单元区域中。
根据本实施例,控制器130可以对热存储器区域的相对大的第一正常单元区域执行地址映射。因此,控制器130可以避免访问可能发生行锤击的相对大的第一正常单元区域,从而提高存储器系统110的可靠性。
另一方面,控制器130可以对冷存储器区域的相对小的第一正常单元区域执行地址映射。因此,在执行地址映射之后,控制器130可以将相对少量的数据复制到第一备用单元区域中。因此,可以保持存储器系统110的可靠性。
参照图1至图7描述的存储器系统110可以作为存储器板安装在机架中,并且配置服务器系统或诸如数据中心的数据处理系统。下面参照图8至图11描述根据各种实施例的包括存储器系统110的数据处理系统。
图8是示出数据处理系统10的框图。
参照图8,数据处理系统10可以包括多个计算机架(computing rack)20、管理接口30以及用于计算机架20和管理接口30之间的通信的网络40。具有这种机架规模架构(rackscale architecture)的数据处理系统10可以由数据中心使用以用于处理大规模数据。
计算机架20中的每一个可以单独地实施一个计算装置。可选地,计算机架20中的每一个可以与一个或多个其它计算机架组合以实施一个计算装置。下面描述计算机架20的示例结构和操作。
管理接口30可以为用户提供控制、操纵和/或管理数据处理系统10的交互接口。管理接口30可以被实施为包括下列中的任意一种的任何类型的计算装置:计算机、多处理器系统、服务器、机架式服务器、板服务器、膝上型计算机、笔记本计算机、平板计算机、可穿戴计算装置、网络装置、上网装置、分布式计算系统、基于处理器的系统、消费电子装置等。
在本公开的一些实施例中,管理接口30可以被实施为具有可以由计算机架20执行的操作功能或者具有可以由管理接口30执行的用户接口功能的分布式系统。在本公开的其它实施例中,管理接口30可以被实施为包括通过网络40分布的多计算装置的虚拟云服务器。管理接口30可以包括处理器、输入/输出子系统、存储器、数据存储装置、通信电路等。
网络40可以在计算机架20和管理接口30之间和/或计算机架20之中发送和/或接收数据。网络40可以利用各种有线和/或无线网络中的任意一种来实施。例如,网络40可以包括诸如有线或无线局域网(LAN)、广域网(WAN)、蜂窝网络和/或因特网的可公共访问的全球网络。另外,网络40可以包括适当数量的诸如辅助计算机、路由器、交换机等的辅助网络装置。
图9示出根据本公开的实施例的计算机架20的架构。
参照图9,计算机架20可以包括各种形式和结构的组成元件。例如,计算机架20可以包括多个抽屉(drawers)21至29。抽屉21至29中的每一个可以包括多个模块,多个模块中的每一个可以包括多个板。
在本公开的各个实施例中,计算机架20可以通过适当数量的计算板、存储器板和/或互连板的组合来实施。虽然计算机架20被描述为板的组合,但是计算机架20也可以由诸如抽屉、模块、托盘、板、框格或其它合适的单元的其它元件来实施。计算机架20可以具有根据其功能分解和分类组成元件的结构。计算机架20可以具有按从上到下的分类顺序的互连板、计算板和存储器板的结构,虽然计算机架20不限于这种结构。计算机架20和包括计算机架20的计算装置可以被称为“机架规模系统”或“分解系统”。
在本公开的实施例中,计算装置可以被实施为一个计算机架20。在其它实施例中,计算装置可以由两个或更多个计算机架20的全部或一些组成元件或者一个计算机架20的一些组成元件来实施。
在本公开的各个实施例中,计算装置可以通过包括在计算机架20中的适当数量的计算板、存储器板和互连板的组合来实施。如图9所示,计算机架20A可以包括两个计算板、三个存储器板和一个互连板。在其它它示例中,计算机架20B可以包括三个计算板、两个存储器板和一个互连板。在其它示例中,计算机架20C可以包括一个计算板、四个存储器板和一个互连板。
虽然图9示出计算机架20包括适当数量的计算板、存储器板和互连板的示例,但是计算机架20可以包括在典型服务器中包括的附加组成元件,诸如电力系统、冷却系统、输入/输出装置等。
图10示出根据本公开的实施例的计算装置100。
参照图10,计算装置100可以包括多个计算板200,多个存储器板400和互连板300。计算板200可以是共用的计算板或共用的计算系统。存储器板可以是共用的存储器板或共用的存储器系统。虽然计算装置100被描述为多个板的组合,但是计算装置100也可以由诸如抽屉、模块、托盘、板、框格或其它合适的单元的元件来实施。
计算板200中的每一个可以包括诸如一个或多个处理器、处理/控制电路和中央处理单元(CPU)的处理元件。参照图1描述的主机102可以对应于计算板200。
存储器板400中的每一个可以包括诸如多个易失性存储器和/或非易失性存储器的各种类型的存储器。例如,存储器板400中的每一个可以包括多个动态随机存取存储器(DRAM)、闪速存储器、存储卡、硬盘驱动器(HDD)、固态驱动器(SSD)和/或其组合。
参照图1至图7描述的存储器系统110可以对应于存储器板400中的每一个。存储器板400中的每一个可以包括基于访问计数执行正常存储器区域152a至152d以及备用存储器区域154a和154b中的第一地址映射和第二地址映射的控制器130。
存储器板400中的每一个可以由包括在计算板200的每一个中的一个或多个处理元件划分、分配或指定并由其使用。而且,存储器板400中的每一个可以存储可以由计算板200初始化和/或运行的一个或多个操作系统(OS)。
互连板300可以包括通信电路、通信装置或其组合,该通信电路、通信装置或其组合可以由包括在计算板200的每一个中的一个或多个处理元件划分、分配或指定并由其使用。例如,互连板300可以由任何合适数量的网络接口端口、接口卡或接口交换机来实施。互连板300可以使用与一种或多种有线通信技术有关的协议进行通信。例如,互连板300可以基于诸如高速外围组件互连(PCIe)、快速通道互连(QPI)、以太网等协议中的一个或多个来支持计算板200和存储器板400之间的通信。
图11是示出根据本公开的实施例的计算板200的框图。
参照图11,计算板200可以包括一个或多个中央处理单元(CPU)210、一个或多个本地存储器220以及输入/输出(I/O)接口230。
CPU 210可以划分、分配或指定在图7所示的存储器板400之中待使用的一个或多个存储器板。而且,CPU 210可以初始化该一个或多个存储器板,并且对该一个或多个存储器板执行数据读取操作和/或数据写入(即编程)操作。
本地存储器220可以存储数据以执行CPU 210的操作。在本公开的各个实施例中,本地存储器220可以与CPU 210一一对应。
输入/输出接口230可以通过图10的互连板300支持CPU 210和存储器板400之间的接口连接。输入/输出接口230可以使用与一种或多种有线通信技术有关的协议,输出并将来自CPU 210的数据提供至互连板300,并且接收从互连板300输入到CPU 210的数据。例如,输入/输出接口230可以使用诸如高速外围组件互连(PCIe)、快通道互连(QPI)、以太网等协议中的一个或多个来支持CPU 210和互连板300之间的通信。
根据各种实施例,可以提供一种通过分别反映本地地址的访问计数来确定数据属性,并且将具有不同属性的数据分类并存储在存储器池中的存储器系统。
根据各个实施例,可以提供一种能够在保持存储器系统的性能的同时防止由行锤击引起的数据失真的方法和存储器系统。
虽然已经示出并描述了各个实施例,但是对于本领域技术人员将显而易见的是,根据本公开,在不脱离如所附权利要求中限定的本发明的精神和范围的情况下,可以进行各种改变和修改。

Claims (18)

1.一种存储器系统,包括:
一个或多个正常存储器区域;
一个或多个备用存储器区域;以及
控制器,控制所述正常存储器区域和所述备用存储器区域,
其中所述控制器在所述正常存储器区域之中确定第一正常单元区域,所述第一正常单元区域包括访问计数超过第一阈值的集中单元区域和距所述集中单元区域设定范围内的相邻单元区域;执行第一地址映射以将所述第一正常单元区域的地址映射到所述备用存储器区域中的第一备用单元区域的地址;以及当所述第一备用单元区域的访问计数超过第二阈值时,执行第二地址映射以将所述第一备用单元区域的地址映射到所述正常存储器区域中的第二正常单元区域的地址。
2.根据权利要求1所述的存储器系统,其中所述控制器响应于对所述第一正常单元区域的地址的写入命令,执行所述第一地址映射并且对所述第一备用单元区域执行写入操作。
3.根据权利要求1所述的存储器系统,其中所述第二正常单元区域与所述第一正常单元区域相同。
4.根据权利要求1所述的存储器系统,其中针对所述正常存储器区域中的每一个单独确定所述第一阈值。
5.根据权利要求1所述的存储器系统,其中所述控制器响应于对所述第一备用单元区域的地址的写入命令,执行所述第二地址映射并且对所述第二正常单元区域执行写入操作。
6.根据权利要求5所述的存储器系统,其中针对所述备用存储器区域中的每一个单独确定所述第二阈值。
7.根据权利要求1所述的存储器系统,其中所述控制器基于各个正常存储器区域的访问计数确定所述正常存储器区域中的每一个是热存储器区域还是冷存储器区域,并且根据被确定是所述热存储器区域还是所述冷存储器区域来设定所述第一正常单元区域的大小。
8.根据权利要求7所述的存储器系统,其中与确定所述第一正常单元区域为所述冷存储器区域时相比,所述控制器将确定所述第一正常单元区域为所述热存储器区域时的所述第一正常单元区域的大小设置为更大的大小。
9.根据权利要求1所述的存储器系统,其中所述控制器在所述第一地址映射之后将存储在所述第一正常单元区域中的数据复制到所述第一备用单元区域中,并且在所述第二地址映射之后将存储在所述第一备用单元区域中的数据复制到所述第二正常单元区域中。
10.一种存储器系统的操作方法,所述存储器系统包括一个或多个正常存储器区域和一个或多个备用存储器区域,所述操作方法包括:
在所述正常存储器区域之中确定第一正常单元区域,所述第一正常单元区域包括访问计数超过第一阈值的集中单元区域和距所述集中单元区域设定范围内的相邻单元区域;
执行第一地址映射以将所述第一正常单元区域的地址映射到所述备用存储器区域中的第一备用单元区域的地址;以及
当所述第一备用单元区域的访问计数超过第二阈值时,执行第二地址映射以将所述第一备用单元区域的地址映射到所述正常存储器区域中的第二正常单元区域的地址。
11.根据权利要求10所述的操作方法,其中响应于对所述第一正常单元区域的地址的写入命令,执行所述第一地址映射,
其中所述方法进一步包括响应于所述写入命令对所述第一备用单元区域执行写入操作。
12.根据权利要求10所述的操作方法,其中执行所述第二地址映射包括将所述第一备用单元区域的地址映射到与所述第一正常单元区域相同的所述第二正常单元区域的地址。
13.根据权利要求10所述的操作方法,其中针对所述正常存储器区域中的每一个单独确定所述第一阈值。
14.根据权利要求10所述的操作方法,其中响应于对所述第一备用单元区域的地址的写入命令,执行所述第二地址映射,
其中所述方法进一步包括响应于所述写入命令对所述第二正常单元区域执行写入操作。
15.根据权利要求14所述的操作方法,其中针对所述备用存储器区域中的每一个单独确定所述第二阈值。
16.根据权利要求10所述的操作方法,进一步包括:
基于各个正常存储器区域的访问计数,确定所述正常存储器区域中的每一个是热存储器区域还是冷存储器区域;以及
根据被确定是所述热存储器区域还是所述冷存储器区域来设置所述第一正常单元区域的大小。
17.根据权利要求16所述的操作方法,其中设置所述第一正常单元区域的大小包括与确定所述第一正常单元区域为所述冷存储器区域时相比,将确定所述第一正常单元区域为所述热存储器区域时的所述第一正常单元区域的大小设置为更大的大小。
18.根据权利要求10所述的操作方法,进一步包括:
在执行所述第一地址映射之后,将存储在所述第一正常单元区域中的数据复制到所述第一备用单元区域中;以及
在执行所述第二地址映射之后,将存储在所述第一备用单元区域中的数据复制到所述第二正常单元区域中。
CN201910977740.3A 2018-11-22 2019-10-15 存储器系统以及存储器系统的操作方法 Active CN111208939B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180145537A KR20200060053A (ko) 2018-11-22 2018-11-22 메모리 시스템 및 메모리 시스템의 동작방법
KR10-2018-0145537 2018-11-22

Publications (2)

Publication Number Publication Date
CN111208939A CN111208939A (zh) 2020-05-29
CN111208939B true CN111208939B (zh) 2023-10-20

Family

ID=70769954

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910977740.3A Active CN111208939B (zh) 2018-11-22 2019-10-15 存储器系统以及存储器系统的操作方法

Country Status (3)

Country Link
US (1) US11216326B2 (zh)
KR (1) KR20200060053A (zh)
CN (1) CN111208939B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230022474A (ko) 2021-08-09 2023-02-16 삼성전자주식회사 메모리 장치 및 시스템

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2733332B1 (fr) * 1995-04-24 2002-10-18 Samsung Electronics Co Ltd Dispositif de memoire a semi-conducteurs ayant une fonction de redondance
CN107102816A (zh) * 2016-02-23 2017-08-29 爱思开海力士有限公司 存储系统及其操作方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050144516A1 (en) * 2003-12-30 2005-06-30 Gonzalez Carlos J. Adaptive deterministic grouping of blocks into multi-block units
JP5192352B2 (ja) * 2008-10-30 2013-05-08 株式会社日立製作所 記憶装置及びデータ格納領域管理方法
TWI454911B (zh) * 2011-10-12 2014-10-01 Phison Electronics Corp 資料寫入方法、記憶體控制器與記憶體儲存裝置
KR102020905B1 (ko) 2012-04-10 2019-09-11 삼성전자주식회사 집중 어드레스 캐어링 방법 및 집중 어드레스 캐어링 기능을 갖는 메모리 시스템
KR20140085756A (ko) * 2012-12-27 2014-07-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 동작방법
US9564205B2 (en) * 2014-11-13 2017-02-07 Winbond Electronics Corp. Memory apparatus and method for accessing memory
US10235233B2 (en) 2015-11-03 2019-03-19 Hewlett Packard Enterprise Development Lp Storage error type determination
US10545681B2 (en) * 2016-02-08 2020-01-28 International Business Machines Corporation Asymmetric storage data distribution
TWI599880B (zh) * 2016-03-22 2017-09-21 威盛電子股份有限公司 非揮發性記憶體裝置及其操作方法
CN108228085A (zh) * 2016-12-21 2018-06-29 伊姆西Ip控股有限责任公司 用于管理存储系统的方法和设备
KR20190073125A (ko) * 2017-12-18 2019-06-26 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2733332B1 (fr) * 1995-04-24 2002-10-18 Samsung Electronics Co Ltd Dispositif de memoire a semi-conducteurs ayant une fonction de redondance
CN107102816A (zh) * 2016-02-23 2017-08-29 爱思开海力士有限公司 存储系统及其操作方法

Also Published As

Publication number Publication date
US20200167216A1 (en) 2020-05-28
KR20200060053A (ko) 2020-05-29
US11216326B2 (en) 2022-01-04
CN111208939A (zh) 2020-05-29

Similar Documents

Publication Publication Date Title
US9971697B2 (en) Nonvolatile memory module having DRAM used as cache, computing system having the same, and operating method thereof
CN108780423B (zh) 多级存储器管理电路、管理方法和管理设备
CN111399757B (zh) 存储器系统及其操作方法
CN109923514B (zh) 对数据的存储器操作
US10033411B2 (en) Adjustable error protection for stored data
US20190042162A1 (en) Back-end memory channel that resides between first and second dimm slots and applications thereof
US20230094634A1 (en) Memory system and data processing system including the same
EP3422353A1 (en) Stacked memory chip device with enhanced data protection capability
US20170147230A1 (en) Memory device and memory system having heterogeneous memories
CN111208939B (zh) 存储器系统以及存储器系统的操作方法
US10936534B2 (en) Converged memory device and method thereof
US11901032B2 (en) Memory device and memory system capable of using redundancy memory cells
US11797440B2 (en) Method and NMP DIMM for managing address map
US10402325B2 (en) Memory system
US10180904B2 (en) Cache memory and operation method thereof
US20210191811A1 (en) Memory striping approach that interleaves sub protected data words
CN114863969A (zh) 跳过刷新操作的存储器件及其操作方法
KR20190102998A (ko) 컨트롤러, 데이터 저장 장치 및 그것의 동작 방법
CN111209227A (zh) 数据处理系统
US11853555B2 (en) NVMe dual port enterprise SSD optimization
US20230142174A1 (en) Memory system using host memory buffer and operation method thereof
US20230352084A1 (en) Latch-based storage circuits having efficient integrated circuit layouts
US20200026655A1 (en) Direct mapped caching scheme for a memory side cache that exhibits associativity in response to blocking from pinning
CN116994621A (zh) 存储电路及半导体器件
KR20140064546A (ko) 반도체 메모리 장치 및 이를 포함하는 컴퓨터 시스템

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant